JPH07161985A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH07161985A JPH07161985A JP5305198A JP30519893A JPH07161985A JP H07161985 A JPH07161985 A JP H07161985A JP 5305198 A JP5305198 A JP 5305198A JP 30519893 A JP30519893 A JP 30519893A JP H07161985 A JPH07161985 A JP H07161985A
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Abstract
(57)【要約】
【目的】 ＬＤＤ（Lightly Doped Drain）構造のＭＯ
Ｓトランジスタであって、オン電流当たりの基板電流が
低減され、オン電流の経時変化が抑制された半導体装置
を製造できる方法を提供する。 【構成】 低濃度ドレイン領域（第１の低濃度Ｎ型領域
１０６、第２の低濃度Ｎ型領域１０７）をイオン注入に
よって形成するときに、イオン１２０,１２１を斜め方
向から入射させ、かつ、複数回に分けてイオン注入を行
なう。
Ｓトランジスタであって、オン電流当たりの基板電流が
低減され、オン電流の経時変化が抑制された半導体装置
を製造できる方法を提供する。 【構成】 低濃度ドレイン領域（第１の低濃度Ｎ型領域
１０６、第２の低濃度Ｎ型領域１０７）をイオン注入に
よって形成するときに、イオン１２０,１２１を斜め方
向から入射させ、かつ、複数回に分けてイオン注入を行
なう。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に基板電流またはゲート電流が抑制されたＭＯ
ＳあるいはＭＩＳ型トランジスタを提供できる製造方法
に関する。
関し、特に基板電流またはゲート電流が抑制されたＭＯ
ＳあるいはＭＩＳ型トランジスタを提供できる製造方法
に関する。
【０００２】
【従来の技術】ＭＯＳ型電界効果トランジスタ（ＭＯＳ
ＦＥＴ）の長期信頼性を評価する指標の一つとして、長
期間使用時のオン電流の経時変化量がある。ところで、
オン電流の経時変化量と、基板電流またはゲート電流の
大きさとは相関があることが知られており、オン電流の
経時変化を抑えるためには、基板電流あるいはゲート電
流が小さくなるように素子を作成することが有効であ
る。基板電流あるいはゲート電流を低くするためには、
ドレイン領域内に不純物濃度の低い領域を設けることが
行なわれる。このような構造はＬＤＤ（Lightly Doped
Drain）構造と呼ばれる。例えば特開昭61-14763号公報
には、イオンの加速電圧（注入エネルギー）とドーズ量
とを制御することにより、ドレイン領域内の電界の最大
値が高不純物領域と低不純物領域でほぼ等分されるよう
に不純物を注入する技術が開示されている。
ＦＥＴ）の長期信頼性を評価する指標の一つとして、長
期間使用時のオン電流の経時変化量がある。ところで、
オン電流の経時変化量と、基板電流またはゲート電流の
大きさとは相関があることが知られており、オン電流の
経時変化を抑えるためには、基板電流あるいはゲート電
流が小さくなるように素子を作成することが有効であ
る。基板電流あるいはゲート電流を低くするためには、
ドレイン領域内に不純物濃度の低い領域を設けることが
行なわれる。このような構造はＬＤＤ（Lightly Doped
Drain）構造と呼ばれる。例えば特開昭61-14763号公報
には、イオンの加速電圧（注入エネルギー）とドーズ量
とを制御することにより、ドレイン領域内の電界の最大
値が高不純物領域と低不純物領域でほぼ等分されるよう
に不純物を注入する技術が開示されている。
【０００３】図４(a)〜(d)は、ＭＯＳトランジスタを製
造する従来の製造方法における各工程を示したものであ
る。この図は、ＭＯＳトランジスタのチャネル方向の断
面図として描かれている。以下、従来技術による製造方
法を説明する。
造する従来の製造方法における各工程を示したものであ
る。この図は、ＭＯＳトランジスタのチャネル方向の断
面図として描かれている。以下、従来技術による製造方
法を説明する。
【０００４】まず、図４(a)に示すように、シリコン基
板３０１上にＰ型導電体領域３０２を形成したのち、ゲ
ート酸化膜３０３とゲート電極３０４を形成する。レジ
ストマスク３１０を設けたのち、ゲート電極３０４を自
己整合マスクとして、不純物のリン(Ｐ)のイオン注入を
行ない、図４(b)に示すように、低濃度Ｎ型層（ｎ-層）
３０５を形成する。このときのイオンの入射角は、シリ
コン基板３０１の表面の法線方向に対してほぼ０゜であ
る。すなわち、シリコン基板３０１の表面に対してほぼ
垂直にイオンが入射する。
板３０１上にＰ型導電体領域３０２を形成したのち、ゲ
ート酸化膜３０３とゲート電極３０４を形成する。レジ
ストマスク３１０を設けたのち、ゲート電極３０４を自
己整合マスクとして、不純物のリン(Ｐ)のイオン注入を
行ない、図４(b)に示すように、低濃度Ｎ型層（ｎ-層）
３０５を形成する。このときのイオンの入射角は、シリ
コン基板３０１の表面の法線方向に対してほぼ０゜であ
る。すなわち、シリコン基板３０１の表面に対してほぼ
垂直にイオンが入射する。
【０００５】続いて、図４(c)に示されるように、ゲー
ト電極３０４の両脇にサイドウォール３０６と呼ばれる
絶縁層を形成し、ゲート電極３０４およびサイドウォー
ル３０６をマスクとして、リン(Ｐ)またはヒ素(Ａｓ)の
イオン注入を行ない、高濃度Ｎ型層（ｎ+層）３０７を
形成する。低濃度Ｎ型層３０５と高濃度Ｎ型層３０７と
は、ドレイン領域を構成している。ここでサイドウォー
ル３０６は、例えば、ゲート電極３０４に酸化膜を約２
００ｎｍの厚さで成長させたのちに、異方性エッチング
を行なうことで形成される。また、高濃度Ｎ型層３０７
の形成のためのイオン注入も、シリコン基板３０１の表
面にほぼ垂直にイオンが入射するようにして行なわれ
る。最後に、図４(d)に示されるように、絶縁層３０９
と配線層３０８を設けることにより、ＭＯＳトランジス
タが完成する。
ト電極３０４の両脇にサイドウォール３０６と呼ばれる
絶縁層を形成し、ゲート電極３０４およびサイドウォー
ル３０６をマスクとして、リン(Ｐ)またはヒ素(Ａｓ)の
イオン注入を行ない、高濃度Ｎ型層（ｎ+層）３０７を
形成する。低濃度Ｎ型層３０５と高濃度Ｎ型層３０７と
は、ドレイン領域を構成している。ここでサイドウォー
ル３０６は、例えば、ゲート電極３０４に酸化膜を約２
００ｎｍの厚さで成長させたのちに、異方性エッチング
を行なうことで形成される。また、高濃度Ｎ型層３０７
の形成のためのイオン注入も、シリコン基板３０１の表
面にほぼ垂直にイオンが入射するようにして行なわれ
る。最後に、図４(d)に示されるように、絶縁層３０９
と配線層３０８を設けることにより、ＭＯＳトランジス
タが完成する。
【０００６】
【発明が解決しようとする課題】ところが、基板電流の
大きさはＭＯＳトランジスタのオン電流自体にも相関が
あり、基板電流の低下を目的としてドレイン領域内に低
濃度不純物領域を設けた場合、オン電流も低下してしま
うという問題点がある。
大きさはＭＯＳトランジスタのオン電流自体にも相関が
あり、基板電流の低下を目的としてドレイン領域内に低
濃度不純物領域を設けた場合、オン電流も低下してしま
うという問題点がある。
【０００７】本発明の目的は、オン電流を低下させるこ
となく基板電流をさらに低減させることができる半導体
装置を製造するための方法を提供することにある。
となく基板電流をさらに低減させることができる半導体
装置を製造するための方法を提供することにある。
【０００８】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、第１の導電型の半導体基板と、前記半導体基
板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上
に形成された電極と、前記半導体基板内であって前記電
極の脇にあたる部位に形成され前記第１の導電型とは異
なる導電型の領域であるドレイン領域とを有し、前記ド
レイン領域が低濃度ドレイン領域および高濃度ドレイン
領域とからなる半導体装置の製造方法において、前記半
導体基板の表面に関して斜めの方向からの、複数回のイ
オン注入によって、前記低濃度ドレイン領域を形成す
る。
造方法は、第１の導電型の半導体基板と、前記半導体基
板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜上
に形成された電極と、前記半導体基板内であって前記電
極の脇にあたる部位に形成され前記第１の導電型とは異
なる導電型の領域であるドレイン領域とを有し、前記ド
レイン領域が低濃度ドレイン領域および高濃度ドレイン
領域とからなる半導体装置の製造方法において、前記半
導体基板の表面に関して斜めの方向からの、複数回のイ
オン注入によって、前記低濃度ドレイン領域を形成す
る。
【０００９】
【作用】本発明は、いわゆるＬＤＤ構造のＭＯＳトラン
ジスタを製造する場合に、半導体基板の表面に関して斜
めの方向からの複数回のイオン注入によって低濃度ドレ
イン領域を形成することにより、ＭＯＳトランジスタの
オン電流当たりの基板電流あるいはゲート電流を軽減で
きるという、新たな知見に基づいてなされたものであ
る。この場合、複数回のイオン注入で、注入エネルギー
を変化させることが好ましく、さらに、イオンの入射角
を変えるようにすることもできる。本発明においてイオ
ンの入射角は、半導体基板の表面の法線方向に対して３
０°〜４０°の範囲にあるようにするのが好ましい。
ジスタを製造する場合に、半導体基板の表面に関して斜
めの方向からの複数回のイオン注入によって低濃度ドレ
イン領域を形成することにより、ＭＯＳトランジスタの
オン電流当たりの基板電流あるいはゲート電流を軽減で
きるという、新たな知見に基づいてなされたものであ
る。この場合、複数回のイオン注入で、注入エネルギー
を変化させることが好ましく、さらに、イオンの入射角
を変えるようにすることもできる。本発明においてイオ
ンの入射角は、半導体基板の表面の法線方向に対して３
０°〜４０°の範囲にあるようにするのが好ましい。
【００１０】
【実施例】次に、本発明の実施例を図面を参照して説明
する。図１(a)〜(c)および図２(a)〜(c)は、本発明の一
実施例の半導体装置の製造方法の工程を示す図である。
これらの図は、チャネル方向での断面図である。ここで
は、ＮチャネルＭＯＳトランジスタを製造する場合を例
に挙げて説明する。
する。図１(a)〜(c)および図２(a)〜(c)は、本発明の一
実施例の半導体装置の製造方法の工程を示す図である。
これらの図は、チャネル方向での断面図である。ここで
は、ＮチャネルＭＯＳトランジスタを製造する場合を例
に挙げて説明する。
【００１１】まず、図１(a)に示すように、シリコンな
どからなるＮ型半導体基板１０１上に、周知の技術を用
いて選択的にＰ型領域１０２を形成する。次に、ゲート
酸化膜１０３とポリシリコン層１０４とを順次成長させ
（図１(b)）、これらを選択的に除去することによりゲ
ート電極１０５を形成する（図１(c)） 続いて、レジストマスク１０８を設け、ゲート電極１０
５を自己整合マスクとして、低濃度ドレイン領域である
低濃度Ｎ型領域を形成するためのイオン注入を２回に分
けて行なう。１回目として、図２(a)で実線の矢印で示
されるように、斜め方向から約７０ｋｅＶのエネルギー
で不純物のリン(Ｐ)のイオン１２０を２.５×１０-13ｃ
ｍ-2のドーズ量で注入し、第１の低濃度Ｎ型領域１０６
を形成する。このとき、イオン１２０が基板表面の法線
方向に対して約３０°の角をなして入射するようにし、
また、Ｎ型半導体基板１０１をその面内で回転させる。
その結果、第１の低濃度Ｎ型領域１０６は、深さ方向に
関して台形状に広がって形成されることとなり、ゲート
電極１０５の下にあたる部分にも食い込むようにオーバ
ーラップすることになる。
どからなるＮ型半導体基板１０１上に、周知の技術を用
いて選択的にＰ型領域１０２を形成する。次に、ゲート
酸化膜１０３とポリシリコン層１０４とを順次成長させ
（図１(b)）、これらを選択的に除去することによりゲ
ート電極１０５を形成する（図１(c)） 続いて、レジストマスク１０８を設け、ゲート電極１０
５を自己整合マスクとして、低濃度ドレイン領域である
低濃度Ｎ型領域を形成するためのイオン注入を２回に分
けて行なう。１回目として、図２(a)で実線の矢印で示
されるように、斜め方向から約７０ｋｅＶのエネルギー
で不純物のリン(Ｐ)のイオン１２０を２.５×１０-13ｃ
ｍ-2のドーズ量で注入し、第１の低濃度Ｎ型領域１０６
を形成する。このとき、イオン１２０が基板表面の法線
方向に対して約３０°の角をなして入射するようにし、
また、Ｎ型半導体基板１０１をその面内で回転させる。
その結果、第１の低濃度Ｎ型領域１０６は、深さ方向に
関して台形状に広がって形成されることとなり、ゲート
電極１０５の下にあたる部分にも食い込むようにオーバ
ーラップすることになる。
【００１２】次に、２回目として、図２(a)で破線の矢
印で示されるように、１回目と同様に、斜め方向から約
６０ｋｅＶのエネルギーでリン(Ｐ)のイオン１２１を
１.５×１０-13ｃｍ-2のドーズ量で注入する。このとき
の注入エネルギーは１回目よりも小さいので、イオン１
２１は基板内のより表面に近い部分に分布することとな
り、第１の低濃度Ｎ型領域１０６のうちの表面側の部分
に第２の低濃度Ｎ型領域１０７が形成されることにな
る。この第２の低濃度Ｎ型領域１０７も深さ方向に台形
状に広がっている。
印で示されるように、１回目と同様に、斜め方向から約
６０ｋｅＶのエネルギーでリン(Ｐ)のイオン１２１を
１.５×１０-13ｃｍ-2のドーズ量で注入する。このとき
の注入エネルギーは１回目よりも小さいので、イオン１
２１は基板内のより表面に近い部分に分布することとな
り、第１の低濃度Ｎ型領域１０６のうちの表面側の部分
に第２の低濃度Ｎ型領域１０７が形成されることにな
る。この第２の低濃度Ｎ型領域１０７も深さ方向に台形
状に広がっている。
【００１３】そして、従来の製造方法の場合と同様に、
図２(b)に示されるように、ゲート電極１０５の両脇に
サイドウォール１０９と呼ばれる絶縁膜を形成し、約７
０ｋｅＶのエネルギーでリン(Ｐ)を５×１０-15ｃｍ-2
前後のドーズ量でイオン注入し、高濃度ドレイン領域で
ある高濃度Ｎ型領域１１０を形成する。高濃度Ｎ型領域
１１０を形成する場合、イオンは、図示実線の矢印で示
されるように、基板に対してほぼ垂直方向から入射する
ようにする。そして絶縁層１１１を設け、さらにアルミ
ニウムからなる配線層１１２によって高濃度Ｎ型領域１
１０とゲート電極１０５に対して電気的接続を行なうこ
とにより、図２(c)に示されるように、ＭＯＳトランジ
スタが完成する。
図２(b)に示されるように、ゲート電極１０５の両脇に
サイドウォール１０９と呼ばれる絶縁膜を形成し、約７
０ｋｅＶのエネルギーでリン(Ｐ)を５×１０-15ｃｍ-2
前後のドーズ量でイオン注入し、高濃度ドレイン領域で
ある高濃度Ｎ型領域１１０を形成する。高濃度Ｎ型領域
１１０を形成する場合、イオンは、図示実線の矢印で示
されるように、基板に対してほぼ垂直方向から入射する
ようにする。そして絶縁層１１１を設け、さらにアルミ
ニウムからなる配線層１１２によって高濃度Ｎ型領域１
１０とゲート電極１０５に対して電気的接続を行なうこ
とにより、図２(c)に示されるように、ＭＯＳトランジ
スタが完成する。
【００１４】以上、ＮチャネルＭＯＳトランジスタを製
造する場合を例に挙げて本発明を説明したが、Ｐチャネ
ルＭＯＳトランジスタを製造する場合にも本発明が適用
できることは言うまでもない。また、注入角度を一定に
し注入エネルギーを変えて、低濃度ドレイン領域を形成
するための２回のイオン注入を行なっているが、注入角
度も変化させて低濃度ドレイン領域形成のための複数回
のイオン注入を行なうことによっても、同様の特性を有
するＭＯＳトランジスタを製造することができる。
造する場合を例に挙げて本発明を説明したが、Ｐチャネ
ルＭＯＳトランジスタを製造する場合にも本発明が適用
できることは言うまでもない。また、注入角度を一定に
し注入エネルギーを変えて、低濃度ドレイン領域を形成
するための２回のイオン注入を行なっているが、注入角
度も変化させて低濃度ドレイン領域形成のための複数回
のイオン注入を行なうことによっても、同様の特性を有
するＭＯＳトランジスタを製造することができる。
【００１５】次に、本発明の方法によって製造されたＭ
ＯＳトランジスタと従来の方法によって製造されたＭＯ
Ｓトランジスタを比較した結果について、図３のグラフ
を用いて説明する。図３は、チャネル幅Ｗを１０μｍ、
チャネル長Ｌを０.５６μｍとした場合における、ドレ
イン電流Ｉdおよび基板電流Ｉsubのゲート電圧依存性を
示している。図中、○印は、従来の方法、すなわち基板
に対して垂直にイオンを入射させる１回のイオン注入で
低濃度ドレイン領域を形成した場合を示す。●印は、上
述の実施例によって形成されたＭＯＳトランジスタを示
す。△印は、上述の実施例において２回目の注入エネル
ギーを５０ｋｅＶとした場合に得られたＭＯＳトランジ
スタを示す。
ＯＳトランジスタと従来の方法によって製造されたＭＯ
Ｓトランジスタを比較した結果について、図３のグラフ
を用いて説明する。図３は、チャネル幅Ｗを１０μｍ、
チャネル長Ｌを０.５６μｍとした場合における、ドレ
イン電流Ｉdおよび基板電流Ｉsubのゲート電圧依存性を
示している。図中、○印は、従来の方法、すなわち基板
に対して垂直にイオンを入射させる１回のイオン注入で
低濃度ドレイン領域を形成した場合を示す。●印は、上
述の実施例によって形成されたＭＯＳトランジスタを示
す。△印は、上述の実施例において２回目の注入エネル
ギーを５０ｋｅＶとした場合に得られたＭＯＳトランジ
スタを示す。
【００１６】この図から明らかなように、本発明の方法
によって得られたＭＯＳトランジスタ（斜め注入を２回
行ったもの）は、従来法によるＭＯＳトランジスタより
も、基板電流Ｉsubが２５〜３０％も低減している。基
板電流Ｉsubの大きさは、ドレイン電流Ｉdの大きさとも
相関があるのでドレイン電流Ｉdもあわせて示している
が、本発明の方法によるＭＯＳトランジスタと従来の方
法によるＭＯＳトランジスタのドレイン電流Ｉdの差
は、ゲート電圧が５Ｖ（通常動作電圧）の場合に、１％
未満である。すなわち、本発明の方法によって、ドレイ
ン電流Ｉdを低下させることなく基板電流Ｉsubを減少さ
せることができることが示された。
によって得られたＭＯＳトランジスタ（斜め注入を２回
行ったもの）は、従来法によるＭＯＳトランジスタより
も、基板電流Ｉsubが２５〜３０％も低減している。基
板電流Ｉsubの大きさは、ドレイン電流Ｉdの大きさとも
相関があるのでドレイン電流Ｉdもあわせて示している
が、本発明の方法によるＭＯＳトランジスタと従来の方
法によるＭＯＳトランジスタのドレイン電流Ｉdの差
は、ゲート電圧が５Ｖ（通常動作電圧）の場合に、１％
未満である。すなわち、本発明の方法によって、ドレイ
ン電流Ｉdを低下させることなく基板電流Ｉsubを減少さ
せることができることが示された。
【００１７】
【発明の効果】以上説明したように本発明は、半導体基
板の表面に関して斜めの方向からの複数回のイオン注入
によって低濃度ドレイン領域を形成することにより、Ｍ
ＯＳトランジスタのオン電流当たりの基板電流あるいは
ゲート電流が低減され、オン電流の経時変化が抑制され
た半導体装置を製造できるという効果がある。
板の表面に関して斜めの方向からの複数回のイオン注入
によって低濃度ドレイン領域を形成することにより、Ｍ
ＯＳトランジスタのオン電流当たりの基板電流あるいは
ゲート電流が低減され、オン電流の経時変化が抑制され
た半導体装置を製造できるという効果がある。
【図１】(a)〜(c)は、本発明の一実施例の半導体装置の
製造方法における各工程を説明する断面図である。
製造方法における各工程を説明する断面図である。
【図２】(a)〜(c)は、本発明の一実施例の半導体装置の
製造方法における各工程を説明する断面図である。
製造方法における各工程を説明する断面図である。
【図３】ドレイン電流および基板電流のゲート電圧依存
性を示す特性図である。
性を示す特性図である。
【図４】(a)〜(d)は、従来の半導体装置の製造工程を説
明する図である。
明する図である。
１０１ Ｎ型半導体基板 １０２ Ｐ型領域 １０３ ゲート酸化膜 １０４ ポリシリコン層 １０５ ゲート電極 １０６ 第１の低濃度Ｎ型領域 １０７ 第２の低濃度Ｎ型領域 １０８ レジストマスク １０９ サイドウォール １１０ 高濃度Ｎ型領域 １１１ 絶縁層 １１２ 配線層 １２０,１２１ イオン
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/265 Ｖ Ｆ 7514−4Ｍ 29/78 ３０１ Ｐ
Claims (6)
- 【請求項１】 第１の導電型の半導体基板と、前記半導
体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁
膜上に形成された電極と、前記半導体基板内であって前
記電極の脇にあたる部位に形成され前記第１の導電型と
は異なる導電型の領域であるドレイン領域とを有し、前
記ドレイン領域が低濃度ドレイン領域および高濃度ドレ
イン領域とからなる半導体装置の製造方法において、前
記半導体基板の表面に関して斜めの方向からの、複数回
のイオン注入によって、前記低濃度ドレイン領域を形成
することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記複数回のイオン注入が、注入エネル
ギーを変えて実行される請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記複数回のイオン注入が、イオンの入
射角を変えて実行される請求項２に記載の半導体装置の
製造方法。 - 【請求項４】 イオンの入射角が、前記半導体基板の表
面の法線方向に対して３０°〜４０°の範囲にある請求
項１ないし３いずれか１項に記載の半導体装置の製造方
法。 - 【請求項５】 前記ドレイン領域が前記電極の両脇に設
けられている請求項１ないし４に記載の半導体装置の製
造方法。 - 【請求項６】 前記半導体装置がＭＯＳトランジスタで
あり、該ＭＯＳトランジスタのオン電流当たりの基板電
流が低減されるように前記ドレイン領域が形成される請
求項１ないし５いずれか１項に記載の半導体装置の製造
方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5305198A JPH07161985A (ja) | 1993-12-06 | 1993-12-06 | 半導体装置の製造方法 |
| GB9424332A GB2284709A (en) | 1993-12-06 | 1994-12-01 | Manufacturing semiconductor devices using angled ion implantation process |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5305198A JPH07161985A (ja) | 1993-12-06 | 1993-12-06 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161985A true JPH07161985A (ja) | 1995-06-23 |
Family
ID=17942236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5305198A Pending JPH07161985A (ja) | 1993-12-06 | 1993-12-06 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH07161985A (ja) |
| GB (1) | GB2284709A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244125A (ja) * | 2011-05-24 | 2012-12-10 | Toshiba Corp | 固体撮像装置及びその製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127439A (ja) * | 1990-09-18 | 1992-04-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| JPH04192337A (ja) * | 1990-11-24 | 1992-07-10 | Yamaha Corp | 電界効果トランジスタの製法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0212960A (ja) * | 1988-06-30 | 1990-01-17 | Sony Corp | 半導体装置の製造方法 |
| US5223445A (en) * | 1990-05-30 | 1993-06-29 | Matsushita Electric Industrial Co., Ltd. | Large angle ion implantation method |
| US5155369A (en) * | 1990-09-28 | 1992-10-13 | Applied Materials, Inc. | Multiple angle implants for shallow implant |
| KR940004446B1 (ko) * | 1990-11-05 | 1994-05-25 | 미쓰비시뎅끼 가부시끼가이샤 | 반도체장치의 제조방법 |
-
1993
- 1993-12-06 JP JP5305198A patent/JPH07161985A/ja active Pending
-
1994
- 1994-12-01 GB GB9424332A patent/GB2284709A/en not_active Withdrawn
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04127439A (ja) * | 1990-09-18 | 1992-04-28 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012244125A (ja) * | 2011-05-24 | 2012-12-10 | Toshiba Corp | 固体撮像装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| GB9424332D0 (en) | 1995-01-18 |
| GB2284709A (en) | 1995-06-14 |
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