JPH07153953A - ポリサイド構造を有するゲート電極形成方法 - Google Patents
ポリサイド構造を有するゲート電極形成方法Info
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- JPH07153953A JPH07153953A JP6098773A JP9877394A JPH07153953A JP H07153953 A JPH07153953 A JP H07153953A JP 6098773 A JP6098773 A JP 6098773A JP 9877394 A JP9877394 A JP 9877394A JP H07153953 A JPH07153953 A JP H07153953A
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Abstract
(57)【要約】 (修正有)
【目的】シリコン基板に突出部を形成し有効チャンネル
長さを増加させ、スペーサ酸化膜なしにLDD構造が形
成されるようにし、しきい値電圧や破壊電圧が低下して
半導体素子の特性が低下しないようにできるポリサイド
構造を有するゲート電極の形成方法を提供する。 【構成】シリコン基板1上に第1熱酸化膜9を形成し、
感光膜8でパターンを形成後写真食刻法により露出した
第1熱酸化膜9と基板1を所定深さにエッチングする。
感光膜を除去して基板と第1熱酸化膜上に第2熱酸化膜
10を形成し、低濃度不純物を注入し第1不純物注入領
域11を形成する。第1、第2熱酸化膜をHF溶液で除
去後露出基板上にゲート酸化膜12を形成し、その表面
にドープポリシリコン13とシリサイド14を形成後所
定のゲート電極を形成する。次に第3熱酸化膜15を形
成後高濃度不純物を注入し第2不純物注入領域16の形
成によりポリサイド構造のゲート電極が形成される。
長さを増加させ、スペーサ酸化膜なしにLDD構造が形
成されるようにし、しきい値電圧や破壊電圧が低下して
半導体素子の特性が低下しないようにできるポリサイド
構造を有するゲート電極の形成方法を提供する。 【構成】シリコン基板1上に第1熱酸化膜9を形成し、
感光膜8でパターンを形成後写真食刻法により露出した
第1熱酸化膜9と基板1を所定深さにエッチングする。
感光膜を除去して基板と第1熱酸化膜上に第2熱酸化膜
10を形成し、低濃度不純物を注入し第1不純物注入領
域11を形成する。第1、第2熱酸化膜をHF溶液で除
去後露出基板上にゲート酸化膜12を形成し、その表面
にドープポリシリコン13とシリサイド14を形成後所
定のゲート電極を形成する。次に第3熱酸化膜15を形
成後高濃度不純物を注入し第2不純物注入領域16の形
成によりポリサイド構造のゲート電極が形成される。
Description
【0001】
【産業上の利用分野】本発明はポリサイド構造を有する
ゲート電極形成方法にかんするもので、特にゲート電極
の有効チャンネルの長さを延長させ半導体素子の電器的
特性を改善させたポリサイド構造を有するゲート電極形
成方法に関するものである。
ゲート電極形成方法にかんするもので、特にゲート電極
の有効チャンネルの長さを延長させ半導体素子の電器的
特性を改善させたポリサイド構造を有するゲート電極形
成方法に関するものである。
【0002】
【従来の技術】従来のポリサイド構造を有するゲート電
極の構成が第1図に示されているが、これを説明すれば
下記の通りである。
極の構成が第1図に示されているが、これを説明すれば
下記の通りである。
【0003】シリコン基板(1)上にゲート酸化膜
(2),ポリシリコン(3)およびシリサイド(4)を
形成した状態で感光マスク(図示していない)を所定の
幅で配列したのち、写真エッチング法によって露出した
ゲート酸化膜(2),ポリシリコン(3)およびシリサ
イド(4)をエッチングし所定のゲート電極を形成し、
ゲート電極の表面に所定の熱酸化膜(5)を形成してか
らN- 形不純物イオン注入をしたのち、スペーサ酸化膜
(7)を形成した状態でN+ 形不純物イオン注入を通じ
て不純物イオン注入領域(6)を形成し、ポリサイド構
造を有する電極が完成される。
(2),ポリシリコン(3)およびシリサイド(4)を
形成した状態で感光マスク(図示していない)を所定の
幅で配列したのち、写真エッチング法によって露出した
ゲート酸化膜(2),ポリシリコン(3)およびシリサ
イド(4)をエッチングし所定のゲート電極を形成し、
ゲート電極の表面に所定の熱酸化膜(5)を形成してか
らN- 形不純物イオン注入をしたのち、スペーサ酸化膜
(7)を形成した状態でN+ 形不純物イオン注入を通じ
て不純物イオン注入領域(6)を形成し、ポリサイド構
造を有する電極が完成される。
【0004】
【発明が解決しようとする課題】しかし、このような方
法によって形成されるポリサイド構造を有するゲート電
極は有効チャンネルの長さが短くなりしきい値電圧(V
T)および破壊電圧(BVDSS)が低くなるばかりで
はなく、基板電流が増加し半導体素子の特性が低下する
という短所がある。
法によって形成されるポリサイド構造を有するゲート電
極は有効チャンネルの長さが短くなりしきい値電圧(V
T)および破壊電圧(BVDSS)が低くなるばかりで
はなく、基板電流が増加し半導体素子の特性が低下する
という短所がある。
【0005】したがって、本発明はシリコン基板に突出
部分を形成し有効チャンネルの長さを増加させる一方、
LDD(Lightly Doped Drain) 構造がスペーサ酸化膜な
しに簡単に形成されるようにし上記の短所を解消するこ
とができるポリサイド構造を有するゲート電極の形成方
法を提供するにその目的がある。
部分を形成し有効チャンネルの長さを増加させる一方、
LDD(Lightly Doped Drain) 構造がスペーサ酸化膜な
しに簡単に形成されるようにし上記の短所を解消するこ
とができるポリサイド構造を有するゲート電極の形成方
法を提供するにその目的がある。
【0006】
【課題を解決するための手段】上記した目的を達成する
ための本発明のポリサイド構造を有するゲート電極形成
方法はシリコン基板(1)上に第1熱酸化膜(9)を形
成してから感光膜(8)でパターンを形成したのち、写
真エッチング法によって露出した第1熱酸化膜(9)お
よびシリコン基板(1)を所定の深さでエッチングする
第1工程と、上記第1工程から感光膜(8)を除去した
のち第2熱酸化膜(10)を形成し低濃度の不純物を注
入し第1不純物注入領域を形成する第2工程と、上記第
2工程から上記第1および第2熱酸化膜(9および1
0)を除去したのち所定の厚みのゲート酸化膜(12)
を形成し、ゲート酸化膜(12)表面にドープポリシリ
コン(13)とシリサイド(14)を形成してから写真
エッチング法によって所定のゲート電極を形成する第3
工程と、上記第3工程から第3熱酸化膜(15)を形成
したのち高濃度の不純物を注入し第2不純物注入領域
(16)を形成する第4工程から成ることを特徴とす
る。
ための本発明のポリサイド構造を有するゲート電極形成
方法はシリコン基板(1)上に第1熱酸化膜(9)を形
成してから感光膜(8)でパターンを形成したのち、写
真エッチング法によって露出した第1熱酸化膜(9)お
よびシリコン基板(1)を所定の深さでエッチングする
第1工程と、上記第1工程から感光膜(8)を除去した
のち第2熱酸化膜(10)を形成し低濃度の不純物を注
入し第1不純物注入領域を形成する第2工程と、上記第
2工程から上記第1および第2熱酸化膜(9および1
0)を除去したのち所定の厚みのゲート酸化膜(12)
を形成し、ゲート酸化膜(12)表面にドープポリシリ
コン(13)とシリサイド(14)を形成してから写真
エッチング法によって所定のゲート電極を形成する第3
工程と、上記第3工程から第3熱酸化膜(15)を形成
したのち高濃度の不純物を注入し第2不純物注入領域
(16)を形成する第4工程から成ることを特徴とす
る。
【0007】
【実施例】以下、添付した図面を参照し本発明を詳細に
説明することにする。
説明することにする。
【0008】図2Aないし図2Eは本発明によるポリサ
イド構造を有するゲート電極の形成段階を示す断面図で
ある。
イド構造を有するゲート電極の形成段階を示す断面図で
ある。
【0009】図2Aはシリコン基板(1)上に例えば1,
000 ないし5,000 Åの第1熱酸化膜(9)を形成したの
ち感光膜(8)によって所定のパターンが形成された状
態の断面図である。
000 ないし5,000 Åの第1熱酸化膜(9)を形成したの
ち感光膜(8)によって所定のパターンが形成された状
態の断面図である。
【0010】図2Bは図2Aの状態で写真エッチング法
によって露出した第1熱酸化膜(9)と上記のシリコン
基板(1)を所定の深さでエッチングした状態から上記
の感光膜(8)を除去した状態の断面図である。
によって露出した第1熱酸化膜(9)と上記のシリコン
基板(1)を所定の深さでエッチングした状態から上記
の感光膜(8)を除去した状態の断面図である。
【0011】図2Cは図2Bの状態でシリコン基板
(1)と第1熱酸化膜(9)の表面に例えば100 ないし
500 Åの第2熱酸化膜(10)を形成したのちに低濃度
の不純物をイオン注入し第1不純物注入領域(11)を
形成した状態の断面図である。
(1)と第1熱酸化膜(9)の表面に例えば100 ないし
500 Åの第2熱酸化膜(10)を形成したのちに低濃度
の不純物をイオン注入し第1不純物注入領域(11)を
形成した状態の断面図である。
【0012】図2Dは図2Cの状態で上記第1および第
2熱酸化膜(9および10)をエッチング溶液であるH
Fで除去した後露出したシリコン基板(1)上にゲート
酸化膜(12)を形成し、ゲート酸化膜(12)の表面
にドープポリシリコン(13)とシリサイド(14)を
形成したのち写真エッチング法によって所定のゲート電
極を形成した状態の断面図であり、上記ポリシリコン
(13)は必ず傾斜するようにエッチングしなければな
らない。
2熱酸化膜(9および10)をエッチング溶液であるH
Fで除去した後露出したシリコン基板(1)上にゲート
酸化膜(12)を形成し、ゲート酸化膜(12)の表面
にドープポリシリコン(13)とシリサイド(14)を
形成したのち写真エッチング法によって所定のゲート電
極を形成した状態の断面図であり、上記ポリシリコン
(13)は必ず傾斜するようにエッチングしなければな
らない。
【0013】図2Eは図2Dの状態で第3熱酸化膜また
は窒化膜(15)を形成したのち高濃度の不純物をイオ
ン注入し第2不純物注入領域(16)が形成された状態
の断面図である。
は窒化膜(15)を形成したのち高濃度の不純物をイオ
ン注入し第2不純物注入領域(16)が形成された状態
の断面図である。
【0014】
【発明の効果】上述した方法によって形成されたポリサ
イド構造を有するゲート電極は、有効チャンネルの長さ
が延長され、しきい値電圧および破壊電圧が高くなるば
かりでなく、基板電流が減少し半導体素子の電気的特性
が改善され、さらにスペーサ酸化膜なしに簡単にLDD
構造を形成することができる卓越した効果を有する。
イド構造を有するゲート電極は、有効チャンネルの長さ
が延長され、しきい値電圧および破壊電圧が高くなるば
かりでなく、基板電流が減少し半導体素子の電気的特性
が改善され、さらにスペーサ酸化膜なしに簡単にLDD
構造を形成することができる卓越した効果を有する。
【図1】従来のポリサイド構造を有するゲート構造が形
成された状態の半導体素子の断面図である。
成された状態の半導体素子の断面図である。
【図2】本発明によりポリサイド構造を有するゲート電
極が形成される各段階を示す半導体素子の断面図であ
る。
極が形成される各段階を示す半導体素子の断面図であ
る。
1 シリコン基板 2,12 ゲート酸
化膜 3,13 ポリシリコン 4,14 ポリサイ
ド 5 熱酸化膜 6 不純物イ
オン注入領域 7 スペーサ酸化膜 8 感光膜 9 第1熱酸化膜 10 第2熱酸
化膜 11 第1不純物注入領域 15 第3熱酸
化膜 16 第2不純物注入領域
化膜 3,13 ポリシリコン 4,14 ポリサイ
ド 5 熱酸化膜 6 不純物イ
オン注入領域 7 スペーサ酸化膜 8 感光膜 9 第1熱酸化膜 10 第2熱酸
化膜 11 第1不純物注入領域 15 第3熱酸
化膜 16 第2不純物注入領域
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H01L 21/318 B 7352−4M 21/3205
Claims (4)
- 【請求項1】半導体素子のポリサイド構造を有するゲー
ト電極の形成方法において、 シリコン基板(1)上に第1熱酸化膜(9)を形成し
て、感光膜(8)でパターンを形成したのち写真エッチ
ング法によって露出した第1熱酸化膜(9)およびシリ
コン基板(1)を所定の深さでエッチングする第1工程
と、 前記第1工程から感光膜(8)を除去したのち第2熱酸
化膜(10)を形成し低濃度の不純物を注入し第1不純
物注入領域を形成する第2工程と、 前記第2工程から前記第1および第2熱酸化膜(9およ
び10)を除去したのち所定の厚みのゲート酸化膜(1
2)を形成し、ゲート酸化膜(12)の表面にドープポ
リシリコン(13)とシリサイド(14)を形成したの
ち写真エッチング法によって所定のゲート電極を形成す
る第3工程と、 前記第3工程から第3熱酸化膜(15)を形成したのち
高濃度の不純物を注入し第2不純物注入領域を形成する
第4工程から成されることを特徴とするポリサイド構造
を有するゲート電極形成方法。 - 【請求項2】第1項において、前記の第1熱酸化膜
(9)は1,000 ないし5,000 Åの厚みで形成し第2およ
び第3熱酸化膜(10および15)は夫々100 ないし50
0 Åの厚みで形成することを特徴とするポリサイド構造
を有するゲート電極形成方法。 - 【請求項3】第1項において、前記のポリシリコン(1
3)は傾斜するようにエッチングされることを特徴とす
るポリサイド構造を有するゲート電極形成方法。 - 【請求項4】第1項において、前記の第3熱酸化膜(1
5)の代わりに窒化膜が形成されることを特徴とするポ
リサイド構造を有するゲート電極形成方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR93-8192 | 1993-05-13 | ||
KR1019930008192A KR960014720B1 (ko) | 1993-05-13 | 1993-05-13 | 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07153953A true JPH07153953A (ja) | 1995-06-16 |
Family
ID=19355336
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6098773A Pending JPH07153953A (ja) | 1993-05-13 | 1994-05-12 | ポリサイド構造を有するゲート電極形成方法 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5407848A (ja) |
JP (1) | JPH07153953A (ja) |
KR (1) | KR960014720B1 (ja) |
DE (1) | DE4416735C2 (ja) |
Families Citing this family (5)
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---|---|---|---|---|
KR970008820B1 (en) * | 1993-12-28 | 1997-05-29 | Hyundai Electronics Ind | Mos fet manufacture |
KR0151195B1 (ko) * | 1994-09-13 | 1998-10-01 | 문정환 | 박막 트랜지스터의 구조 및 제조방법 |
US6197673B1 (en) * | 1999-06-08 | 2001-03-06 | United Semiconductor Corp. | Method of fabricating passivation of gate electrode |
US6316322B1 (en) * | 1999-09-24 | 2001-11-13 | Advanced Micro Devices, Inc. | Method for fabricating semiconductor device |
JP2002184716A (ja) * | 2000-12-11 | 2002-06-28 | Sharp Corp | 半導体装置の製造方法 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5097300A (en) * | 1989-03-28 | 1992-03-17 | Seiko Epson Corporation | Semiconductor device and manufacturing method thereof |
JP2765976B2 (ja) * | 1989-08-18 | 1998-06-18 | 沖電気工業株式会社 | 半導体装置の製造方法 |
US5089432A (en) * | 1990-08-17 | 1992-02-18 | Taiwan Semiconductor Manufacturing Company | Polycide gate MOSFET process for integrated circuits |
KR940004269B1 (ko) * | 1991-03-13 | 1994-05-19 | 금성일렉트론 주식회사 | 모오스 fet 제조방법 및 구조 |
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1993
- 1993-05-13 KR KR1019930008192A patent/KR960014720B1/ko not_active IP Right Cessation
-
1994
- 1994-05-11 DE DE4416735A patent/DE4416735C2/de not_active Expired - Fee Related
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- 1994-05-13 US US08/242,474 patent/US5407848A/en not_active Expired - Lifetime
Also Published As
Publication number | Publication date |
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