KR940004269B1 - 모오스 fet 제조방법 및 구조 - Google Patents

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Abstract

내용 없음.

Description

모오스 FET 제조방법 및 구조
제1도는 종래의 LDD 모오스 FET의 구조도.
제2도는 종래의 LDD 모오스 FET의 동작 설명도.
제3a-3f도는 본 발명에 따른 모오스 FET 제조공정도.
제4도는 본 발명에 따른 모오스 FET 구조도.
* 도면의 주요부분에 대한 부호의 설명
1 : 실리콘 기판 2 : 게이트 산화막
3 : 게이트 4 : 측벽산화막
5 : 저농도 소오스/드레인 영역 6 : 고농도 소오스/드레인 영역
11 : 마스크 물질
본 발명은 게이트와 소오스/드레인의 중첩 구조를 가지는 모오스 FET(field effect transistor)에 관한 것으로, 특히 모오스 FET의 고전계(high electric field)에서의 신뢰성을 향상시키는데 적당하도록 한 모오스 FET 제조방법 및 구조에 관한 것이다.
종래의 고전계에 의한 모오스 FET의 동작수명(Life Time) 감소와 신뢰성의 저하를 막기 위한 구조는 제1도와 같은 LDD(Lightly Doped Drain) 구조가 있는데 이는 게이트 폴리실리콘(3)과 측벽산화막(4)을 이용한 자기정렬(self alignment) 방식으로 소오스/드레인 부분의 불순물 농도를 고농도 부분(6)과 저농도 부분(5)으로 제작하여 게이트의 양쪽 가장자리 부분이 저농도 영역(5)이 되도록 구성된다.
제1도에서 미설명부호 '1'은 기판이고, '2'는 게이트 산화막이다.
상기와 같은 구조를 갖는 모오스 FET는 동작시에 게이트와 드레인에 고전압이 인가되어 채널이 포화(saturation) 영역에서 동작할 때 고전압이 인가된 드레인의 채널가장 자리에는 드레인에서 소오스 방향의 수평 전계가 강하게 된다.
그리고 LDD 구조(저농도 영역(5))에서는 저농도 드레인 영역에서 수평전계의 크기를 감쇄시켜서 고전계에 의한 임팩트 이온화(Impact ionization)의 감소와 게이트 산화막으로의 전자트랩(trap)을 감소시킨다.
그러나, 제2도에서와 같이 수평전계의 가장 강한 지점(B)의 위치가 측벽산화막 (4) 아래부분에 위치하여 임펙트 이온화가 이 지점에서 가장 많이 발생하며 측벽산화막 (4)에 전자의 트랩(A)을 발생시킨다.
즉, 상기와 같은 종래의 모오스 FET 구조에서는 수평전계의 최고점 스위치(B)가 게이트 전극에 의하여 조절이 용이한 게이트 산화막의 아래 위치가 아닌 측벽 산화막(4)의 아래지점에 위치하므로 소자는 동작수명(Life time)과 신뢰성의 저하를 가져오게 되는 문제점이 있는데 이는 측벽산화막(4)은 CVD와 같은 방식으로 제작되므로 실리콘의 열산화에 의하여 만들어진 게이트 산화막에 비하여 질이 떨어지고 전자의 트랩이 게이트 산화막에 비하여 용이하고, 측벽산화막(4)에 전자가 트랩되면 드레인의 저항값을 변화시켜서 소자의 수명을 빨리 단축시키기 때문이다.
따라서 본 발명은 이러한 문제점을 해결하기 위해 저농도 n형 혹은 저농도 P형 불순물 부분이 게이트 전극아래에 위치하도록 모오스 FET의 채널 부분이 소오스/드레인 부분에 대하여 제4도와 같이 블록( )한 형태로 구성한다.
즉 LDD(Lightly Doped Draun)로 구성된 소오스/드레인은 측벽산화막이 없으며, 저농도 n형 혹은 저농도 P형으로 도우핑된 부위의 측벽은 게이트 산화막을 사이에 두고 게이트 전극으로 중첩되어 있어서 저농도 n형 혹은 저농도 P형의 저농도 소오스/드레인 영역(5)은 모두 게이트(3) 전극에 의하여 직접 전계에 조절되는 구조를 이루고 있다.
상기와 같은 구조를 갖는 본 발명의 모오스 FET를 제조하는 공정순서를 제3a-3f도를 참조하여 상세히 설명하면 다음과 같다.
먼저 제3a도에서와 같이 P형 실리콘 기판(1)위에 마스크 물질(11)를 증착시킨 후 제3b도에서와 같이 소오스/드레인 부위를 식각하여 채널을 볼록한 형태로 만든다.
그 다음 제3c도에서와 같이 마스크 물질(11)을 마스크로 이용하여 노출된 부분에 LDD용 저농도 n형 혹은 저농도 P형 불순물 이온주입을 하여 저농도 n형 소오스/드레인 영역 혹은 저농도 P형 소오스/드레인 영역(5)을 도우핑시키고, 그 다음 제3d도에서와 같이 마스크 물질(11)을 제거하고, 전면에 게이트 산화막(2)을 증착시킨 후 제3e도에서와 같이 폴리를 이용하여 볼록한 기판을 감싸도록 게이트(3)를 형성한다.
그후 제3f도에서와 같이 게이트(3)를 마스크로 이용하여 고농도 n형 불순물 이온주입 혹은 고농도 P형 이온주입을 하여 고농도 n형 소오스/드레인 영역 혹은 고농도 P형 소오스/드레인 영역(6)을 형성한다.
상기와 같은 방법에 의해 제조된 모오스 FET가 포화영역에서 동작할 때 저농도 n형 드레인 영역 혹은 저농도 P형 드레인 영역에서 전계(electric field)의 세기를 가소시켜서 임팩트 이온화(impact ionization)에 의한 기판 전류(substrate current)를 감소시킨다.
또한 종래의 LDD 구조가 측벽에 전자의 트랩(trap)이 용이하고 소자의 동작수명 및 신뢰성을 감소시키는 단점이 있으나, 본 발명의 모오스 FET는 저농도 n형 소오스/드레인 영역 혹은 저농도 P형 소오스/드레인 영역(5)이 게이트 산화막(2) 아래에 위치하게 되고 게이트 전극으로 중첩되고 있기 때문에 전자의 트랩이 억제된다.
그리고 열산화된 게이트 산화막은 LDD 구조의 측벽 산화막 보다 전자트랩에 의하여 우수한 성질을 가지며 중첩된 게이트 전극을 저농도 n형 영역 혹은 저농도 P형 영역이 공핍화되는 것을 억제하고 드레인의 저항값 변화를 막아서 소자의 동작수명을 연장시키게 된다.
즉, 본 발명에 따른 모오스 FET는 채널이 포화영역에서 동작할시에 소자의 동작수명을 연장시키며 소자의 고전압 동작에서의 신뢰성을 향상시키는 효과가 있다.

Claims (2)

  1. 제1도전형 반도체 기판의 채널영역이 볼록하도록 소오스/드레인 영역의 기판을 소정깊이로 식각하는 공정과, 상기 소오스/드레인 영역에 선택적으로 저농도 제2도전형 불순물 영역을 형성하는 공정과, 상기 마스크 물질을 제거하고 전면에 게이트 절연막을 형성하는 공정과, 상기 볼록한 채널영역을 감싸도록 게이트 전극을 형성하는 공정과, 게이트 전극을 마스크로 이용하여 소오스/드레인 영역에 고농도 제2도전형 불순물 영역을 형성하는 공정을 포함하여 이루어짐을 특징으로 하는 모오스 FET 제조방법.
  2. 트랜지스터의 채널영역이 형성된 부분이 볼록한 제1도전형 반도체 기판과, 상기 채널영역 양측의 제1도전형 반도체 기판에 채널쪽으로 저농도 제2도전형 불순물 영역이 형성되고 그 반대쪽으로 고농도 제2도전형 불순물 영역이 형성되는 LDD 구조의 소오스/드레인 영역과, 상기 제1도전형 반도체 기판 및 전표면에 형성되는 게이트 절연막과, 상기 볼록한 기판을 감싸도록 소오스/드레인 영역 사이의 게이트 절연막 위에 형성되는 게이트 전극을 포함하여 구성됨을 특징으로 하는 모오스 FET 구조.
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