JP2690069B2 - 電界効果トランジスタの製造方法 - Google Patents
電界効果トランジスタの製造方法Info
- Publication number
- JP2690069B2 JP2690069B2 JP4055472A JP5547292A JP2690069B2 JP 2690069 B2 JP2690069 B2 JP 2690069B2 JP 4055472 A JP4055472 A JP 4055472A JP 5547292 A JP5547292 A JP 5547292A JP 2690069 B2 JP2690069 B2 JP 2690069B2
- Authority
- JP
- Japan
- Prior art keywords
- region
- gate electrode
- concentration
- type
- drain region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims description 22
- 238000004519 manufacturing process Methods 0.000 title description 15
- 230000005669 field effect Effects 0.000 title description 5
- 239000000758 substrate Substances 0.000 claims description 22
- 239000004065 semiconductor Substances 0.000 claims description 18
- 239000012535 impurity Substances 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 230000005684 electric field Effects 0.000 description 9
- 239000002784 hot electron Substances 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 229920006395 saturated elastomer Polymers 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 229910044991 metal oxide Inorganic materials 0.000 description 2
- 150000004706 metal oxides Chemical class 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000010893 electron trap Methods 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 230000005596 ionic collisions Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、ＭＯＳＦＥＴ（メタル
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Metal Oxide Semiconductor Field Effec
t Transistor)）の製造方法に関する。
オキサイド セミコンダクタ フィールド イフェクト
トランジスタ(Metal Oxide Semiconductor Field Effec
t Transistor)）の製造方法に関する。
【０００２】
【従来の技術】従来のＭＯＳＦＥＴの構造を図９、図１
０を用いて説明する。
０を用いて説明する。
【０００３】図９は、従来の第１の例のＭＯＳＦＥＴの
断面図である。
断面図である。
【０００４】ｐ型シリコン基板１上にゲート絶縁膜２と
ゲート電極３を形成し、ゲート電極３の両側のシリコン
基板１の表面領域に、高濃度ｎ型ソース領域４と高濃度
ｎ型ドレイン領域４ａを形成した構造である。
ゲート電極３を形成し、ゲート電極３の両側のシリコン
基板１の表面領域に、高濃度ｎ型ソース領域４と高濃度
ｎ型ドレイン領域４ａを形成した構造である。
【０００５】しかし、図９に示したＭＯＳＦＥＴでは、
ゲート電極３に駆動電圧を印加すると、ゲート電極３の
両側端部近傍の領域ｒ1の電界が非常に大きくなる。
ゲート電極３に駆動電圧を印加すると、ゲート電極３の
両側端部近傍の領域ｒ1の電界が非常に大きくなる。
【０００６】したがって、領域ｒ1ではホットエレクト
ロンが発生し、ホットエレクトロンはゲート絶縁膜２に
トラップされる。トラップされたエレクトロンはゲート
絶縁膜２とシリコン基板１との界面に集合したホールと
再結合し、ゲート電極３の駆動電圧を高める結果とな
る。ゲート電極３の駆動電圧は、設定値以上でしかゲー
ト電極３を駆動することができないので、実質的にこの
ＭＯＳＦＥＴは作動不能状態になる。このため、本構造
のＭＯＳＦＥＴでは、素子の信頼性が低く、また素子の
寿命が短くなるという問題があった。
ロンが発生し、ホットエレクトロンはゲート絶縁膜２に
トラップされる。トラップされたエレクトロンはゲート
絶縁膜２とシリコン基板１との界面に集合したホールと
再結合し、ゲート電極３の駆動電圧を高める結果とな
る。ゲート電極３の駆動電圧は、設定値以上でしかゲー
ト電極３を駆動することができないので、実質的にこの
ＭＯＳＦＥＴは作動不能状態になる。このため、本構造
のＭＯＳＦＥＴでは、素子の信頼性が低く、また素子の
寿命が短くなるという問題があった。
【０００７】図１０は、従来の第２の例のＬＤＤ構造の
ＭＯＳＦＥＴの断面図である。
ＭＯＳＦＥＴの断面図である。
【０００８】上述のように、ゲート電極３の両側端部近
傍の領域ｒ1に形成される高電界によるホットエレクト
ロンの発生に起因する、ＭＯＳＦＥＴの信頼性と寿命の
低下を防止するために、図１０に示すようなＬＤＤ（ラ
イトリー ドープト ドレイン(Lightly Doped Drain)）
構造が提示された。
傍の領域ｒ1に形成される高電界によるホットエレクト
ロンの発生に起因する、ＭＯＳＦＥＴの信頼性と寿命の
低下を防止するために、図１０に示すようなＬＤＤ（ラ
イトリー ドープト ドレイン(Lightly Doped Drain)）
構造が提示された。
【０００９】このＬＤＤ構造のＭＯＳＦＥＴは、ｐ型シ
リコン基板５上の所定の箇所にゲート絶縁膜６とゲート
電極７とを順次形成し、このゲート絶縁膜６とゲート電
極７との両側面に側壁酸化膜８を形成し、側壁酸化膜８
の下のシリコン基板５の表面領域には低濃度ｎ型ソース
領域９と低濃度ｎ型ドレイン領域９ａとを形成し、側壁
酸化膜８の両側のシリコン基板５の表面領域には高濃度
ｎ型ソース領域１０と高濃度ｎ型ドレイン領域１０ａを
形成した構造である。
リコン基板５上の所定の箇所にゲート絶縁膜６とゲート
電極７とを順次形成し、このゲート絶縁膜６とゲート電
極７との両側面に側壁酸化膜８を形成し、側壁酸化膜８
の下のシリコン基板５の表面領域には低濃度ｎ型ソース
領域９と低濃度ｎ型ドレイン領域９ａとを形成し、側壁
酸化膜８の両側のシリコン基板５の表面領域には高濃度
ｎ型ソース領域１０と高濃度ｎ型ドレイン領域１０ａを
形成した構造である。
【００１０】すなわち、ゲート電極７の両側端部の領域
ｒ1におけるホットエレクトロンの発生を防止するため
に、ゲート電極７の両側のシリコン基板５の表面領域に
低濃度ｎ型ソース領域９と低濃度ｎ型ドレイン領域９ａ
とを形成した。
ｒ1におけるホットエレクトロンの発生を防止するため
に、ゲート電極７の両側のシリコン基板５の表面領域に
低濃度ｎ型ソース領域９と低濃度ｎ型ドレイン領域９ａ
とを形成した。
【００１１】なお、ゲート電極７の材料としては、例え
ば多結晶シリコンが使用される。
ば多結晶シリコンが使用される。
【００１２】図１０のＬＤＤ構造による動作を説明する
と次の通りである。
と次の通りである。
【００１３】通常、ゲート電極７とドレイン領域１０ａ
とに高電圧を印加してチャネル領域が飽和するとき、ド
レイン領域１０ａ中高電圧が印加されるチャネル領域の
端部の領域には、ドレイン領域１０ａからソース領域１
０へ伸びる水平方向の強い電界が形成される。
とに高電圧を印加してチャネル領域が飽和するとき、ド
レイン領域１０ａ中高電圧が印加されるチャネル領域の
端部の領域には、ドレイン領域１０ａからソース領域１
０へ伸びる水平方向の強い電界が形成される。
【００１４】しかし、このＬＤＤ構造では、側壁酸化膜
８の下に形成された低濃度ｎ型ドレイン領域９ａによ
り、ゲート電極７の端部の領域ｒ1で水平方向の電界の
強度が弱められる。
８の下に形成された低濃度ｎ型ドレイン領域９ａによ
り、ゲート電極７の端部の領域ｒ1で水平方向の電界の
強度が弱められる。
【００１５】その結果、ゲート電極７の両端部の領域ｒ
1で発生するイオン衝突の発生が低減され、これにより
ゲート絶縁膜６におけるエレクトロンのトラップの低減
効果がある。
1で発生するイオン衝突の発生が低減され、これにより
ゲート絶縁膜６におけるエレクトロンのトラップの低減
効果がある。
【００１６】図１１は、図１０のＬＤＤ構造のＭＯＳＦ
ＥＴにおけるキャリア濃度と不純物ドープ濃度を示す図
である。
ＥＴにおけるキャリア濃度と不純物ドープ濃度を示す図
である。
【００１７】
【発明が解決しようとする課題】しかし、ゲート電極７
に電圧を印加すると、低濃度ｎ型ドレイン領域９ａ中、
領域ｒ2では、図１１に示すようにエレクトロンの濃度
が顕著に低下する状態になる。これは、側壁酸化膜８に
はゲート電極７から電圧が印加されないので、領域ｒ2
において高い電位差が生じて、エレクトロンは領域ｒ2
に集められる。したがって、領域ｒ2から側壁酸化膜８
には多量のエレクトロンがトラップされ、トラップされ
たエレクトロンはゲート絶縁膜６とチャネル領域との界
面に集められたホールと再結合するのでエレクトロンの
濃度が顕著に低下し、これによりゲート電極７の実際の
駆動電圧を増大させる。その結果、素子の製作時に設定
されるゲート電極７の電圧によっては素子を駆動するこ
とができないので素子は作動不能な状態になる。すなわ
ち、図１０の構造では、水平方向の電界の最高点がゲー
ト電極７により容易に制御できるゲート絶縁膜６の下側
の領域に位置せず、側壁酸化膜８の下側の領域ｒ2に位
置するので、図９の構造と同様に素子の信頼性が低くな
るという問題があった。なお、側壁酸化膜８は通常ＣＶ
Ｄ（ケミカル ヴェイパー デポジション(Chemical Vapo
ur Deposition)）のような方法を用いて形成されるの
で、シリコンを熱酸化することによって形成されるゲー
ト絶縁膜６に比べて質的に低下する。したがって、側壁
酸化膜８は、ゲート絶縁膜６より絶縁特性が低いので、
エレクトロンがゲート絶縁膜６に比べてトラップされや
すい。また、エレクトロンが側壁酸化膜８にトラップさ
れると、ドレインの抵抗値が変化し、それにより素子の
寿命が短縮する。
に電圧を印加すると、低濃度ｎ型ドレイン領域９ａ中、
領域ｒ2では、図１１に示すようにエレクトロンの濃度
が顕著に低下する状態になる。これは、側壁酸化膜８に
はゲート電極７から電圧が印加されないので、領域ｒ2
において高い電位差が生じて、エレクトロンは領域ｒ2
に集められる。したがって、領域ｒ2から側壁酸化膜８
には多量のエレクトロンがトラップされ、トラップされ
たエレクトロンはゲート絶縁膜６とチャネル領域との界
面に集められたホールと再結合するのでエレクトロンの
濃度が顕著に低下し、これによりゲート電極７の実際の
駆動電圧を増大させる。その結果、素子の製作時に設定
されるゲート電極７の電圧によっては素子を駆動するこ
とができないので素子は作動不能な状態になる。すなわ
ち、図１０の構造では、水平方向の電界の最高点がゲー
ト電極７により容易に制御できるゲート絶縁膜６の下側
の領域に位置せず、側壁酸化膜８の下側の領域ｒ2に位
置するので、図９の構造と同様に素子の信頼性が低くな
るという問題があった。なお、側壁酸化膜８は通常ＣＶ
Ｄ（ケミカル ヴェイパー デポジション(Chemical Vapo
ur Deposition)）のような方法を用いて形成されるの
で、シリコンを熱酸化することによって形成されるゲー
ト絶縁膜６に比べて質的に低下する。したがって、側壁
酸化膜８は、ゲート絶縁膜６より絶縁特性が低いので、
エレクトロンがゲート絶縁膜６に比べてトラップされや
すい。また、エレクトロンが側壁酸化膜８にトラップさ
れると、ドレインの抵抗値が変化し、それにより素子の
寿命が短縮する。
【００１８】なお、上記従来技術においては、ｐ型ＭＯ
ＳＦＥＴを例として説明したが、ｎ型ＭＯＳＦＥＴの場
合も同様である。
ＳＦＥＴを例として説明したが、ｎ型ＭＯＳＦＥＴの場
合も同様である。
【００１９】本発明の目的は、側壁酸化膜にエレクトロ
ンがトラップされることよる、素子の信頼性および寿命
の低下を防止することができるＭＯＳＦＥＴの製造方法
を提供することにある。
ンがトラップされることよる、素子の信頼性および寿命
の低下を防止することができるＭＯＳＦＥＴの製造方法
を提供することにある。
【００２０】
【課題を解決するための手段】本発明の電界効果トラン
ジスタの製造方法は、第１導電型の半導体基板をパター
ニングして凸状の半導体領域を形成する第１の工程と、
上記凸状の半導体領域の両側の側壁内部に、上記第１導
電型とは逆の第２導電型の不純物をティルト（Tilt）法
により該側壁に対して斜めの方向に導入し、上記両側の
側壁内部にそれぞれ低濃度の第２導電型のソース領域お
よびドレイン領域を形成する第２の工程と、上記ゲート
電極と上記半導体基板との間にゲート絶縁膜を形成する
第３の工程と、上記凸状の半導体領域の上面および側壁
を覆うようにゲート電極を形成する第４の工程と、上記
ゲート電極の両側端部の外側の上記半導体基板の表面領
域に、該ゲート電極をマスクとして第２導電型の不純物
を該半導体基板面に対して垂直方向に導入し、該表面領
域にそれぞれ高濃度の第２導電型のソース領域およびド
レイン領域を形成する第５の工程とを含んでなることを
特徴とする。
ジスタの製造方法は、第１導電型の半導体基板をパター
ニングして凸状の半導体領域を形成する第１の工程と、
上記凸状の半導体領域の両側の側壁内部に、上記第１導
電型とは逆の第２導電型の不純物をティルト（Tilt）法
により該側壁に対して斜めの方向に導入し、上記両側の
側壁内部にそれぞれ低濃度の第２導電型のソース領域お
よびドレイン領域を形成する第２の工程と、上記ゲート
電極と上記半導体基板との間にゲート絶縁膜を形成する
第３の工程と、上記凸状の半導体領域の上面および側壁
を覆うようにゲート電極を形成する第４の工程と、上記
ゲート電極の両側端部の外側の上記半導体基板の表面領
域に、該ゲート電極をマスクとして第２導電型の不純物
を該半導体基板面に対して垂直方向に導入し、該表面領
域にそれぞれ高濃度の第２導電型のソース領域およびド
レイン領域を形成する第５の工程とを含んでなることを
特徴とする。
【００２１】
【作用】本発明の製造方法により製造した電界効果トラ
ンジスタでは、ゲート電極とドレイン領域に高電圧が印
加されてチャネル領域が飽和状態になると、水平方向に
エレクトロンがほとんど一定の濃度で分布されるので、
チャネル領域の端部の領域に強い水平方向の電界が生じ
る問題を解決できる。すなわち、低濃度ソース領域と低
濃度ドレイン領域とがゲート電極により覆われているの
で、ゲート電極に電圧が印加されると、チャネル領域と
同様に低濃度ソース領域と低濃度ドレイン領域にも同一
の電圧が印加される。その結果、特定の領域に大きい電
位差が生じることによって側壁酸化膜にエレクトロンが
トラップされて素子の寿命が短縮したり、素子の信頼性
が低下するという従来構造の問題を解決することができ
る。また、従来構造のＣＶＤ法を用いて形成するエレク
トロンがトラップされやすい絶縁特性の低い側壁酸化膜
が不要となる。さらに、低濃度ソース領域およびドレイ
ン領域はゲート絶縁膜を介してゲート電極に接続されて
いるので、低濃度ソース領域およびドレイン領域の電界
をゲート電極により制御できる。また、本発明の製造方
法では、ゲート電極自体をマスクとして用いて高濃度ソ
ース領域と高濃度ドレイン領域を自己整合的に形成する
ことができ、ソース・ドレインを正確に位置合わせでき
る。また、ティルト法により、低濃度ソース領域と低濃
度ドレイン領域を形成するので、工程が簡略化できる。
ンジスタでは、ゲート電極とドレイン領域に高電圧が印
加されてチャネル領域が飽和状態になると、水平方向に
エレクトロンがほとんど一定の濃度で分布されるので、
チャネル領域の端部の領域に強い水平方向の電界が生じ
る問題を解決できる。すなわち、低濃度ソース領域と低
濃度ドレイン領域とがゲート電極により覆われているの
で、ゲート電極に電圧が印加されると、チャネル領域と
同様に低濃度ソース領域と低濃度ドレイン領域にも同一
の電圧が印加される。その結果、特定の領域に大きい電
位差が生じることによって側壁酸化膜にエレクトロンが
トラップされて素子の寿命が短縮したり、素子の信頼性
が低下するという従来構造の問題を解決することができ
る。また、従来構造のＣＶＤ法を用いて形成するエレク
トロンがトラップされやすい絶縁特性の低い側壁酸化膜
が不要となる。さらに、低濃度ソース領域およびドレイ
ン領域はゲート絶縁膜を介してゲート電極に接続されて
いるので、低濃度ソース領域およびドレイン領域の電界
をゲート電極により制御できる。また、本発明の製造方
法では、ゲート電極自体をマスクとして用いて高濃度ソ
ース領域と高濃度ドレイン領域を自己整合的に形成する
ことができ、ソース・ドレインを正確に位置合わせでき
る。また、ティルト法により、低濃度ソース領域と低濃
度ドレイン領域を形成するので、工程が簡略化できる。
【００２２】
【実施例】以下、本発明の電界効果トランジスタの製造
方法の一実施例を図面を用いて詳細に説明する。
方法の一実施例を図面を用いて詳細に説明する。
【００２３】 図１〜図６は、本発明の一実施例のＭＯＳ
ＦＥＴの製造方法を示す工程断面図である。
ＦＥＴの製造方法を示す工程断面図である。
【００２４】まず、図１に示すように、ｐ型半導体、例
えばｐ型シリコン基板１１の表面に凸状のチャネル領域
（半導体領域）を形成するためのマスク１２を形成す
る。
えばｐ型シリコン基板１１の表面に凸状のチャネル領域
（半導体領域）を形成するためのマスク１２を形成す
る。
【００２５】次に、ｐ型シリコン基板１１をドライエッ
チングして図２に示すように、チャネル領域を凸状に形
成する。凸状を有するチャネル領域を形成するための工
程をパターニング工程という。
チングして図２に示すように、チャネル領域を凸状に形
成する。凸状を有するチャネル領域を形成するための工
程をパターニング工程という。
【００２６】次に、図３に示すように、ティルト法によ
り凸状のチャネル領域の両側の側壁内部にｎ型不純物イ
オンを低濃度に注入した後、拡散工程により凸状のチャ
ネル領域の両側の側壁内部に、低濃度ｎ型ソース領域１
３と低濃度ｎ型ドレイン領域１３ａとを形成する。
り凸状のチャネル領域の両側の側壁内部にｎ型不純物イ
オンを低濃度に注入した後、拡散工程により凸状のチャ
ネル領域の両側の側壁内部に、低濃度ｎ型ソース領域１
３と低濃度ｎ型ドレイン領域１３ａとを形成する。
【００２７】次に、図４に示すように、凸状のチャネル
領域の限定のためのマスク１２を除去した後、ｐ型シリ
コン基板１１の全面にゲート絶縁膜１４をＣＶＤ法によ
り成長させるか、熱酸化法により成長させる。
領域の限定のためのマスク１２を除去した後、ｐ型シリ
コン基板１１の全面にゲート絶縁膜１４をＣＶＤ法によ
り成長させるか、熱酸化法により成長させる。
【００２８】次に、図５に示すように、ゲート絶縁膜１
４の表面上にゲート電極１５を形成する。このとき、ゲ
ート電極１５は、両側面内に低濃度ｎ型ソース領域１３
と低濃度ｎ型ドレイン領域１３ａとが形成された凸状チ
ャネル領域の上面および側壁を完全に覆うように形成す
る。なお、ゲート電極１５の材料としては、例えば多結
晶シリコンを用いる。
４の表面上にゲート電極１５を形成する。このとき、ゲ
ート電極１５は、両側面内に低濃度ｎ型ソース領域１３
と低濃度ｎ型ドレイン領域１３ａとが形成された凸状チ
ャネル領域の上面および側壁を完全に覆うように形成す
る。なお、ゲート電極１５の材料としては、例えば多結
晶シリコンを用いる。
【００２９】次に、図６に示すように、ゲート電極１５
をマスクとしてｎ型不純物イオンをｐ型シリコン基板１
１の表面に高濃度に注入した後、拡散工程を行ってゲー
ト電極１５の両側端部の外側のｐ型シリコン基板１１の
表面領域に高濃度ｎ型ソース領域１６と高濃度ｎ型ドレ
イン領域１６ａとを形成する。
をマスクとしてｎ型不純物イオンをｐ型シリコン基板１
１の表面に高濃度に注入した後、拡散工程を行ってゲー
ト電極１５の両側端部の外側のｐ型シリコン基板１１の
表面領域に高濃度ｎ型ソース領域１６と高濃度ｎ型ドレ
イン領域１６ａとを形成する。
【００３０】このような工程により完成したＭＯＳＦＥ
Ｔは、ゲート電極１５とドレイン領域１６ａに高電圧が
印加されてチャネル領域が飽和状態になると、図７のキ
ャリア濃度曲線に示すように、水平方向（長さ方向）に
エレクトロンがほとんど一定の濃度で分布されるのが分
かる。したがって、本例のＭＯＳＦＥＴでは、チャネル
領域の端部の領域に強い水平方向の電界が生じる問題を
解決できる。すなわち、低濃度ｎ型ソース領域１３と低
濃度ｎ型ドレイン領域１３ａとがゲート電極１５により
覆われているので、ゲート電極１５に電圧が印加される
と、チャネル領域と同様に低濃度ｎ型ソース領域１３と
低濃度ｎ型ドレイン領域１３ａにも同一の電圧が印加さ
れる。その結果、特定の領域に大きい電位差が生じるこ
とによって側壁酸化膜にエレクトロンがトラップされて
素子の寿命が短縮したり、素子の信頼性が低下するとい
う従来構造の問題を解決することができる。また、本例
のＭＯＳＦＥＴでは、従来構造のＣＶＤ法を用いて形成
するエレクトロンがトラップされやすい絶縁特性の低い
側壁酸化膜が不要となる。さらに、低濃度ソース領域お
よびドレイン領域はゲート絶縁膜を介してゲート電極に
接続されているので、低濃度ソース領域およびドレイン
領域の電界をゲート電極により制御できる。また、本発
明の製造方法では、ゲート電極自体をマスクとして用い
て高濃度ソース領域と高濃度ドレイン領域を自己整合的
に形成することができ、ソース・ドレインを正確に位置
合わせできる。また、ティルト法により、低濃度ソース
領域と低濃度ドレイン領域を形成するので、工程が簡略
化できる。
Ｔは、ゲート電極１５とドレイン領域１６ａに高電圧が
印加されてチャネル領域が飽和状態になると、図７のキ
ャリア濃度曲線に示すように、水平方向（長さ方向）に
エレクトロンがほとんど一定の濃度で分布されるのが分
かる。したがって、本例のＭＯＳＦＥＴでは、チャネル
領域の端部の領域に強い水平方向の電界が生じる問題を
解決できる。すなわち、低濃度ｎ型ソース領域１３と低
濃度ｎ型ドレイン領域１３ａとがゲート電極１５により
覆われているので、ゲート電極１５に電圧が印加される
と、チャネル領域と同様に低濃度ｎ型ソース領域１３と
低濃度ｎ型ドレイン領域１３ａにも同一の電圧が印加さ
れる。その結果、特定の領域に大きい電位差が生じるこ
とによって側壁酸化膜にエレクトロンがトラップされて
素子の寿命が短縮したり、素子の信頼性が低下するとい
う従来構造の問題を解決することができる。また、本例
のＭＯＳＦＥＴでは、従来構造のＣＶＤ法を用いて形成
するエレクトロンがトラップされやすい絶縁特性の低い
側壁酸化膜が不要となる。さらに、低濃度ソース領域お
よびドレイン領域はゲート絶縁膜を介してゲート電極に
接続されているので、低濃度ソース領域およびドレイン
領域の電界をゲート電極により制御できる。また、本発
明の製造方法では、ゲート電極自体をマスクとして用い
て高濃度ソース領域と高濃度ドレイン領域を自己整合的
に形成することができ、ソース・ドレインを正確に位置
合わせできる。また、ティルト法により、低濃度ソース
領域と低濃度ドレイン領域を形成するので、工程が簡略
化できる。
【００３１】図８は、本発明の別の例のＭＯＳＦＥＴの
断面図である。本例では、ｐ型シリコン基板１１の表面
のドレイン領域側に凹部を設け、上記凹部の側壁内部に
低濃度ｎ型ドレイン領域１３ａを設けてあり、ゲート電
極１５は上記凹部の側壁、すなわち、低濃度ｎ型ドレイ
ン領域１３ａを覆っている。このような構造でも、本発
明による上記効果を得ることができる。
断面図である。本例では、ｐ型シリコン基板１１の表面
のドレイン領域側に凹部を設け、上記凹部の側壁内部に
低濃度ｎ型ドレイン領域１３ａを設けてあり、ゲート電
極１５は上記凹部の側壁、すなわち、低濃度ｎ型ドレイ
ン領域１３ａを覆っている。このような構造でも、本発
明による上記効果を得ることができる。
【００３２】以上本発明を実施例に基づいて具体的に説
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、ｎ型
ＭＯＳＦＥＴに適用した例を示して説明したが、Ｐ型Ｍ
ＯＳＦＥＴに適用できることは言うまでもない。
明したが、本発明は上記実施例に限定されるものではな
く、その要旨を逸脱しない範囲において種々変更可能で
あることは勿論である。例えば、上記実施例では、ｎ型
ＭＯＳＦＥＴに適用した例を示して説明したが、Ｐ型Ｍ
ＯＳＦＥＴに適用できることは言うまでもない。
【００３３】
【発明の効果】以上説明したように、本発明によれば、
特定の領域に大きい電位差が生じることによって側壁酸
化膜にエレクトロンがトラップされて素子の寿命が短縮
したり、素子の信頼性が低下するという従来構造の問題
を解決することができ、素子の寿命および信頼性が向上
する。
特定の領域に大きい電位差が生じることによって側壁酸
化膜にエレクトロンがトラップされて素子の寿命が短縮
したり、素子の信頼性が低下するという従来構造の問題
を解決することができ、素子の寿命および信頼性が向上
する。
【図１】本発明の一実施例のＭＯＳＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図２】本発明の一実施例のＭＯＳＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図３】本発明の一実施例のＭＯＳＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図４】本発明の一実施例のＭＯＳＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図５】本発明の一実施例のＭＯＳＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図６】本発明の一実施例のＭＯＳＦＥＴの製造方法を
示す工程断面図である。
示す工程断面図である。
【図７】図６のＭＯＳＦＥＴにおけるキャリア濃度と不
純物ドープ濃度を示す図である。
純物ドープ濃度を示す図である。
【図８】本発明の他の例のＭＯＳＦＥＴの断面図であ
る。
る。
【図９】従来の第１の例のＭＯＳＦＥＴの断面図であ
る。
る。
【図１０】従来の第２の例のＬＤＤ構造のＭＯＳＦＥＴ
の断面図である。
の断面図である。
【図１１】図１０のＬＤＤ構造のＭＯＳＦＥＴにおける
キャリア濃度と不純物ドープ濃度を示す図である。
キャリア濃度と不純物ドープ濃度を示す図である。
１１…ｐ型シリコン基板、１２…凸状のチャネル領域形
成するためのマスク、１３…低濃度ｎ型ソース領域、１
３ａ…低濃度ｎ型ドレイン領域、１４…ゲート絶縁膜、
１５…ゲート電極、１６…高濃度ｎ型ソース領域、１６
ａ…高濃度ｎ型ドレイン領域１６ａ。
成するためのマスク、１３…低濃度ｎ型ソース領域、１
３ａ…低濃度ｎ型ドレイン領域、１４…ゲート絶縁膜、
１５…ゲート電極、１６…高濃度ｎ型ソース領域、１６
ａ…高濃度ｎ型ドレイン領域１６ａ。
Claims (1)
- 【請求項１】第１導電型の半導体基板をパターニングし
て凸状の半導体領域を形成する第１の工程と、 上記凸状の半導体領域の両側の側壁内部に、上記第１導
電型とは逆の第２導電型の不純物をティルト法により該
側壁に対して斜めの方向に導入し、上記両側の側壁内部
にそれぞれ低濃度の第２導電型のソース領域およびドレ
イン領域を形成する第２の工程と、 上記ゲート電極と上記半導体基板との間にゲート絶縁膜
を形成する第３の工程と、 上記凸状の半導体領域の上面および側壁を覆うようにゲ
ート電極を形成する第４の工程と、 上記ゲート電極の両側端部の外側の上記半導体基板の表
面領域に、該ゲート電極をマスクとして第２導電型の不
純物を該半導体基板面に対して垂直方向に導入し、該表
面領域にそれぞれ高濃度の第２導電型のソース領域およ
びドレイン領域を形成する第５の工程とを含んでなるこ
とを特徴とする電界効果トランジスタの製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019910004015A KR940004269B1 (ko) | 1991-03-13 | 1991-03-13 | 모오스 fet 제조방법 및 구조 |
| KR1991-4015 | 1991-03-13 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06216148A JPH06216148A (ja) | 1994-08-05 |
| JP2690069B2 true JP2690069B2 (ja) | 1997-12-10 |
Family
ID=19312058
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4055472A Expired - Lifetime JP2690069B2 (ja) | 1991-03-13 | 1992-03-13 | 電界効果トランジスタの製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5262337A (ja) |
| JP (1) | JP2690069B2 (ja) |
| KR (1) | KR940004269B1 (ja) |
| DE (1) | DE4207913C2 (ja) |
Families Citing this family (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01269466A (ja) * | 1988-04-21 | 1989-10-26 | Katsupou Hiyakuchin:Kk | 具入りコンニャクの製造方法 |
| KR960014720B1 (ko) * | 1993-05-13 | 1996-10-19 | 현대전자산업 주식회사 | 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 |
| US5372957A (en) * | 1993-07-22 | 1994-12-13 | Taiwan Semiconductor Manufacturing Company | Multiple tilted angle ion implantation MOSFET method |
| KR970008820B1 (en) * | 1993-12-28 | 1997-05-29 | Hyundai Electronics Ind | Mos fet manufacture |
| US5538909A (en) * | 1995-01-19 | 1996-07-23 | United Microelectronics Corporation | Method of making a shallow trench large-angle-tilt implanted drain device |
| US5814861A (en) * | 1996-10-17 | 1998-09-29 | Mitsubishi Semiconductor America, Inc. | Symmetrical vertical lightly doped drain transistor and method of forming the same |
| US5834810A (en) * | 1996-10-17 | 1998-11-10 | Mitsubishi Semiconductor America, Inc. | Asymmetrical vertical lightly doped drain transistor and method of forming the same |
| US6040602A (en) * | 1997-12-18 | 2000-03-21 | Advanced Micro Devices, Inc. | Formation of lightly doped regions under a gate |
| US6656845B2 (en) | 2002-02-15 | 2003-12-02 | Taiwan Semiconductor Manufacturing Co., Ltd | Method for forming semiconductor substrate with convex shaped active region |
| US7939170B2 (en) | 2002-08-15 | 2011-05-10 | The Rockefeller University | Water soluble metal and semiconductor nanoparticle complexes |
| US11380777B2 (en) | 2020-11-23 | 2022-07-05 | United Microelectronics Corp. | Method for forming a high-voltage metal-oxide-semiconductor transistor device |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775460A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
| JPS60261171A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Ltd | Ｍｏｓトランジスタ |
| JPS6153774A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02299271A (ja) * | 1989-05-15 | 1990-12-11 | Matsushita Electron Corp | 半導体装置 |
| JPH0467679A (ja) * | 1990-07-09 | 1992-03-03 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6197970A (ja) * | 1984-10-19 | 1986-05-16 | Hitachi Ltd | 半導体装置およびその製造方法 |
| US5057444A (en) * | 1985-03-05 | 1991-10-15 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JPH027475A (ja) * | 1988-06-25 | 1990-01-11 | Matsushita Electron Corp | 電界効果トランジスタ |
| JPH02122569A (ja) * | 1988-10-31 | 1990-05-10 | Nec Corp | 半導体装置 |
| JPH02156642A (ja) * | 1988-12-09 | 1990-06-15 | Matsushita Electron Corp | Ｍｉｓ型トランジスタ |
| US4960723A (en) * | 1989-03-30 | 1990-10-02 | Motorola, Inc. | Process for making a self aligned vertical field effect transistor having an improved source contact |
| JPH03108727A (ja) * | 1989-04-18 | 1991-05-08 | Oki Electric Ind Co Ltd | 半導体装置の製造方法 |
| IT1235693B (it) * | 1989-05-02 | 1992-09-21 | Sgs Thomson Microelectronics | Transistore ad effetto di campo superficiale con regione di source e/o di drain scavate per dispositivi ulsi. |
-
1991
- 1991-03-13 KR KR1019910004015A patent/KR940004269B1/ko not_active IP Right Cessation
-
1992
- 1992-03-11 US US07/849,721 patent/US5262337A/en not_active Expired - Lifetime
- 1992-03-12 DE DE4207913A patent/DE4207913C2/de not_active Expired - Lifetime
- 1992-03-13 JP JP4055472A patent/JP2690069B2/ja not_active Expired - Lifetime
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5775460A (en) * | 1980-10-28 | 1982-05-12 | Toshiba Corp | Manufacture of semiconductor device |
| JPS60261171A (ja) * | 1984-06-08 | 1985-12-24 | Hitachi Ltd | Ｍｏｓトランジスタ |
| JPS6153774A (ja) * | 1984-08-24 | 1986-03-17 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH02299271A (ja) * | 1989-05-15 | 1990-12-11 | Matsushita Electron Corp | 半導体装置 |
| JPH0467679A (ja) * | 1990-07-09 | 1992-03-03 | Toshiba Corp | 電界効果トランジスタ及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR940004269B1 (ko) | 1994-05-19 |
| KR920018972A (ko) | 1992-10-22 |
| DE4207913C2 (de) | 1999-01-14 |
| US5262337A (en) | 1993-11-16 |
| JPH06216148A (ja) | 1994-08-05 |
| DE4207913A1 (de) | 1992-09-17 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2826924B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| US7550352B2 (en) | MOS transistor having a recessed gate electrode and fabrication method thereof | |
| JPH0629532A (ja) | Ｍｏｓｆｅｔ及びその製造方法 | |
| JPH06204469A (ja) | 電界効果トランジスタおよびその製造方法 | |
| JP2690069B2 (ja) | 電界効果トランジスタの製造方法 | |
| US6238985B1 (en) | Semiconductor device and method for fabricating the same | |
| KR100344375B1 (ko) | 반도체 장치의 제조 방법 | |
| JPH1074945A (ja) | 半導体装置及びその製造方法 | |
| JP2000138375A (ja) | 半導体装置およびその製造方法 | |
| KR0183785B1 (ko) | 모스 트랜지스터 제조방법 | |
| JP2549689B2 (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JP3049496B2 (ja) | Ｍｏｓｆｅｔの製造方法 | |
| JP2623902B2 (ja) | 半導体装置とその製造方法 | |
| JPH0818042A (ja) | Ｍｏｓトランジスタの製造方法 | |
| JP2757491B2 (ja) | 半導体装置の製造方法 | |
| JPS63142676A (ja) | 半導体装置の製造方法 | |
| JPS6153868B2 (ja) | ||
| KR930006853B1 (ko) | 소오스/드레인 자기정합 방식의 반도체 장치의 제조방법 | |
| JPH07326739A (ja) | 絶縁ゲート型電界効果トランジスタ | |
| JPH02265248A (ja) | Ｍｏｓ型トランジスタの製造方法 | |
| JP3656867B2 (ja) | 微細ｍｏｓトランジスタの製造方法 | |
| JP2896960B2 (ja) | 半導体素子及びその製造方法 | |
| JP3716288B2 (ja) | 半導体装置及びその製造方法 | |
| JPS60235471A (ja) | Ｍｉｓ電界効果トランジスタ及びその製造方法 | |
| JP2001111040A (ja) | 電界効果トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S631 | Written request for registration of reclamation of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313631 |
|
| S633 | Written request for registration of reclamation of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313633 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
Free format text: JAPANESE INTERMEDIATE CODE: R371 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080829 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090829 Year of fee payment: 12 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100829 Year of fee payment: 13 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110829 Year of fee payment: 14 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 15 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120829 Year of fee payment: 15 |