JPS60261171A - Ｍｏｓトランジスタ - Google Patents
ＭｏｓトランジスタInfo
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- JPS60261171A JPS60261171A JP59116371A JP11637184A JPS60261171A JP S60261171 A JPS60261171 A JP S60261171A JP 59116371 A JP59116371 A JP 59116371A JP 11637184 A JP11637184 A JP 11637184A JP S60261171 A JPS60261171 A JP S60261171A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/0843—Source or drain regions of field-effect devices
- H01L29/0847—Source or drain regions of field-effect devices of field-effect transistors with insulated gate
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's
- H01L29/7834—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's with a non-planar structure, e.g. the gate or the source or the drain being non-planar
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明はＭＯＳ）ランジスタに係わジ、特にサブミクロ
ンゲート構造に関するものである。
ンゲート構造に関するものである。
近年、ＭＯ８ＬＳＩ が高集積度化するとともに、その
ゲート寸法はまｊま子機小化し、サブミクロンの領域に
入っている。そして、このサブミクロン寸法にもつＭＯ
８ｌ−ランジスタでは、しきい値電圧ｖｔｈがショート
チャンネル効果によりその絶対値の制御が困難となると
ともに、ホットキャリアの影響を受けて信頼性の点〃）
ら不安定になるという欠点がめった。
ゲート寸法はまｊま子機小化し、サブミクロンの領域に
入っている。そして、このサブミクロン寸法にもつＭＯ
８ｌ−ランジスタでは、しきい値電圧ｖｔｈがショート
チャンネル効果によりその絶対値の制御が困難となると
ともに、ホットキャリアの影響を受けて信頼性の点〃）
ら不安定になるという欠点がめった。
これらの欠点のうち後者つまりホットキャリアの影響を
除去したものとしては、第１図に示すようなショートチ
ャンネルＭＯ８）ランジスタが提案されている。すなわ
ち同図において、１はＰ形シリコンウェハ、２．３はＰ
形シリコンウェハ１の表面に形成されたソースＮ＋頌域
、ドレイン虻領域、４はドレインＮ＋領域３の先端部に
形成されたＮ一層、５はＰ形シリコンウェハ１表面のＮ
一層４とソースＮ＋領域２との間に形成されたゲート酸
化膜、６はゲート酸化膜５上に形成されたゲート電極で
めジ、同図から明らかなようにドレインＮ＋領域３のゲ
ート電極６側端部をＮ一層４としたいわゆるＬＤＤ （
ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造が提
案されている。このようにドレインＮ＋領域３のゲート
電極６側端部をＰＮ Ｎ＋接合とすることによって、ゲ
ート電極６側端部の電界を、Ｎ一層４のない場合のＰＮ
＋接合に比べて弱くし、ホットエレクトロンの効果を低
減させている。この場合、Ｎ一層４は比較的低い不純物
濃度と、るる程度のパターン幅ＷＮ−とが必要である。
除去したものとしては、第１図に示すようなショートチ
ャンネルＭＯ８）ランジスタが提案されている。すなわ
ち同図において、１はＰ形シリコンウェハ、２．３はＰ
形シリコンウェハ１の表面に形成されたソースＮ＋頌域
、ドレイン虻領域、４はドレインＮ＋領域３の先端部に
形成されたＮ一層、５はＰ形シリコンウェハ１表面のＮ
一層４とソースＮ＋領域２との間に形成されたゲート酸
化膜、６はゲート酸化膜５上に形成されたゲート電極で
めジ、同図から明らかなようにドレインＮ＋領域３のゲ
ート電極６側端部をＮ一層４としたいわゆるＬＤＤ （
ｌｉｇｈｔｌｙ ｄｏｐｅｄ ｄｒａｉｎ ）構造が提
案されている。このようにドレインＮ＋領域３のゲート
電極６側端部をＰＮ Ｎ＋接合とすることによって、ゲ
ート電極６側端部の電界を、Ｎ一層４のない場合のＰＮ
＋接合に比べて弱くし、ホットエレクトロンの効果を低
減させている。この場合、Ｎ一層４は比較的低い不純物
濃度と、るる程度のパターン幅ＷＮ−とが必要である。
しかしながら、このように構成されるゲート構造を、ザ
ブミクロン寸法をもつＭＯＳ ）ランジスクのゲートに
適用すると、Ｎ’ｆｆ１４の幅Ｗｐｉ−がめる程度必要
とするため、有効チャンネル幅Ｌｅｆｆが過度に小さく
なり、ショートチャンネル効果による前記の欠点、つ１
りしきい値電圧の制御が困難となってしまう。
ブミクロン寸法をもつＭＯＳ ）ランジスクのゲートに
適用すると、Ｎ’ｆｆ１４の幅Ｗｐｉ−がめる程度必要
とするため、有効チャンネル幅Ｌｅｆｆが過度に小さく
なり、ショートチャンネル効果による前記の欠点、つ１
りしきい値電圧の制御が困難となってしまう。
〔発明の目的」
したがって本発明は、前述した欠点に鑑みてなされたも
のでめジ、その目的とするところは、Ｎ一層によるドレ
イン領域電界低減効果全域り入れた上で、グ一体−の・
有効チャンネル長Ｌｅｆｆ ｋ充分確保してしきい値電
圧の制御を容易にし、かつホットキャリアの影響會小さ
くして４ｉ頼性を向上させたサブミクロンＭＯ８トラン
ジスタを提供することにめる。
のでめジ、その目的とするところは、Ｎ一層によるドレ
イン領域電界低減効果全域り入れた上で、グ一体−の・
有効チャンネル長Ｌｅｆｆ ｋ充分確保してしきい値電
圧の制御を容易にし、かつホットキャリアの影響會小さ
くして４ｉ頼性を向上させたサブミクロンＭＯ８トラン
ジスタを提供することにめる。
このような目的全達成するために本発明は、シリコンウ
ェハのゲート形成領域を凸状に形成するとともに、該凸
部の高さＤｒｉ ｋもつサイドウオール領域にＮ一層の
幅ＷＮ−とほぼ同等（Ｄ ｔｒ−：ＷＮ ）の長さを有
するＮ一層を形成したものである。
ェハのゲート形成領域を凸状に形成するとともに、該凸
部の高さＤｒｉ ｋもつサイドウオール領域にＮ一層の
幅ＷＮ−とほぼ同等（Ｄ ｔｒ−：ＷＮ ）の長さを有
するＮ一層を形成したものである。
次に図面を用いて本発明の実施例を詳細に説明する。
第２図は本発明によるＭＯＳ ）ランジスタの一例に示
す要部断面構成図であｐ１第１図におけると同一部分ま
たは相当部分には同一符号を付″ｊ。
す要部断面構成図であｐ１第１図におけると同一部分ま
たは相当部分には同一符号を付″ｊ。
同図において、シリコンウェハ１上のゲート電極形成領
域には、第１図で説明したＮ一層４０幅ＷＮ−とほぼ同
等の高さＤＮ−の凸状に突出する凸部１ａが形成され、
この凸部１ａ の上面にはゲート酸化膜５を介してゲー
ト電極６が形成されている。また、仁の凸部１ａのソー
スＮ＋領域３側のサイドウオール部に＋ｄ Ｎ一層４が
形成されている。
域には、第１図で説明したＮ一層４０幅ＷＮ−とほぼ同
等の高さＤＮ−の凸状に突出する凸部１ａが形成され、
この凸部１ａ の上面にはゲート酸化膜５を介してゲー
ト電極６が形成されている。また、仁の凸部１ａのソー
スＮ＋領域３側のサイドウオール部に＋ｄ Ｎ一層４が
形成されている。
このような構成によれば、有効チャンネル幅Ｌｅｆｆが
充分に大きくなり、ショートチャンネル効果が低減する
ので、しきい値電圧ｖｔｈの制御が容易となるとともに
、凸部１ａのサイドウオール部にＮ一層４が形成されて
いるので、ゲート電極６側端部のドレインＮ＋領域３の
電界低減効果も同時に可能となり、ＬＤＤ構造のサブミ
クロンゲート構成が容易に実現できる。
充分に大きくなり、ショートチャンネル効果が低減する
ので、しきい値電圧ｖｔｈの制御が容易となるとともに
、凸部１ａのサイドウオール部にＮ一層４が形成されて
いるので、ゲート電極６側端部のドレインＮ＋領域３の
電界低減効果も同時に可能となり、ＬＤＤ構造のサブミ
クロンゲート構成が容易に実現できる。
次に、本発明によるＭＯＳ トランジスタの製造方法に
ついて説明する。
ついて説明する。
第３図ないし第７図は本発明によるＭＯＳ ）ランジス
タの製造方法の一例を説明するための図である。−！ず
、第３図（ａ）に断面図、同図（ｂ）に平面図で示すよ
うにＰ形すブストレート１０を用意し、このＰ形すブス
トレート１０上の所定位置に通常の方法によりＬＯＣＯ
８酸化膜１１ｆ、形成する。
タの製造方法の一例を説明するための図である。−！ず
、第３図（ａ）に断面図、同図（ｂ）に平面図で示すよ
うにＰ形すブストレート１０を用意し、このＰ形すブス
トレート１０上の所定位置に通常の方法によりＬＯＣＯ
８酸化膜１１ｆ、形成する。
次にこのＰ形すブストレート１０の全面に膜厚約１００
０Ａ以下の５ｉｓＮ、膜１２を形成した後、将来ゲート
となる領域Ｇのみに残すようなフォトレジスト加工を行
なう。この場合、Ｓ ｉ ｓ Ｎａ膜１２の加工幅はサ
ブミクロ／寸法である。次に第４図（ａ）に断面図、同
図（ｂ）に平面図および同図（ｃ）に同図（ｂ）のｉｖ
−■’断面図で示すようにＬＯＧＯ８酸化膜１１および
８１３ Ｎ４ ｇ １２ ｆマスクとして将来ソース、
ドレインとなる領域Ｓ、ＤＯＰ形シリコン１０をエツチ
ングする。この場合、このエツチングの深さｄは前述し
た第２図のＮ一層４の幅ＤＮ−となるべきもので、所要
の特性に対応して数１００図（ａ）に断面図、同図（ｂ
）に平面図および同図（ｃ）にＶ−Ｖ′拡大断面図で示
−ｔように表面全面に燐を含む５ｉ０２つｉりＰＳＧ
ｋテポジットしてＲＩＥ法によってエツチングすること
により、ゲート領域Ｇのサイドウオール領域にＰＳＧ膜
１３を残存させる。この場合、ＬＯＣＯ８酸化膜１１の
サイドウオール領域にも同様のＰＳＧ膜１３が残存する
。
０Ａ以下の５ｉｓＮ、膜１２を形成した後、将来ゲート
となる領域Ｇのみに残すようなフォトレジスト加工を行
なう。この場合、Ｓ ｉ ｓ Ｎａ膜１２の加工幅はサ
ブミクロ／寸法である。次に第４図（ａ）に断面図、同
図（ｂ）に平面図および同図（ｃ）に同図（ｂ）のｉｖ
−■’断面図で示すようにＬＯＧＯ８酸化膜１１および
８１３ Ｎ４ ｇ １２ ｆマスクとして将来ソース、
ドレインとなる領域Ｓ、ＤＯＰ形シリコン１０をエツチ
ングする。この場合、このエツチングの深さｄは前述し
た第２図のＮ一層４の幅ＤＮ−となるべきもので、所要
の特性に対応して数１００図（ａ）に断面図、同図（ｂ
）に平面図および同図（ｃ）にＶ−Ｖ′拡大断面図で示
−ｔように表面全面に燐を含む５ｉ０２つｉりＰＳＧ
ｋテポジットしてＲＩＥ法によってエツチングすること
により、ゲート領域Ｇのサイドウオール領域にＰＳＧ膜
１３を残存させる。この場合、ＬＯＣＯ８酸化膜１１の
サイドウオール領域にも同様のＰＳＧ膜１３が残存する
。
またこの場合、ＰＳＧ膜１３の燐濃度は第２図で説明し
た高さＤＮ−を有するＮ ％４ＯＮ−濃度全与えるので
、所要の特性に対応して適宜選ぶものとする。またＰＳ
Ｇ膜１３のデポジツションの厚さは第２図に示すＮ一層
４の長さＬＮ−を与えるもので、数１００〜２０００Ｘ
の範囲で適宜選ぶものとする。次に高濃度のＡｓをイ
オンインプラチージョン法によりデボジツシーヨンさ、
ぜてＡｓ１７１９層１４を形成する。次に第６図（ａ）
に断面図、同図（ｂ）に平面図および同図（ｃ）に同図
（ｂ）の■−■′断面図で示すようにＰ形すブストレー
ト１０をウェット酸素中で９００〜１１００℃の温度で
加熱すると、Ａｓ インプランテーション層１４上に膜
厚の厚い熱酸化膜１５が生長するとともに、ソース領域
Ｓ、ドレイン領域りには拡散深さの深いＮ＋層１６が、
ゲート領域ＧおよびＬＯＣＯ８酸化膜１１のサイドウオ
ール領域にはＮ一層１７がそれぞれ形成される。この場
合、ソース領域Ｓおよびドレイン領域り上の酸化膜１５
の厚さは後述するゲート膜の厚さの約１０倍以上の厚さ
に制御し、ゲート電極とＮ＋領域１６とのオーバーラツ
プ容量が無視できる様にする。次に、ゲート領域Ｇ上の
Ｓ ｉ ３Ｎ４膜１２ケ熱燐酸液に浸漬して取り除き、
充分に洗浄した後、第７図（ａ）に断面図、同図（ｂ）
にその平面図で示すようにゲート酸化法により １００
〜２００Ｘの範囲の厚さのＳ ｉ ０２膜１８を形成す
る。さらにアルミニウムるるいはりフラクトリーメタル
を全面にデボジツションさせ、ゲート領域Ｇの幅とほぼ
同等の幅にエツチングしてゲート電極１９を形成する。
た高さＤＮ−を有するＮ ％４ＯＮ−濃度全与えるので
、所要の特性に対応して適宜選ぶものとする。またＰＳ
Ｇ膜１３のデポジツションの厚さは第２図に示すＮ一層
４の長さＬＮ−を与えるもので、数１００〜２０００Ｘ
の範囲で適宜選ぶものとする。次に高濃度のＡｓをイ
オンインプラチージョン法によりデボジツシーヨンさ、
ぜてＡｓ１７１９層１４を形成する。次に第６図（ａ）
に断面図、同図（ｂ）に平面図および同図（ｃ）に同図
（ｂ）の■−■′断面図で示すようにＰ形すブストレー
ト１０をウェット酸素中で９００〜１１００℃の温度で
加熱すると、Ａｓ インプランテーション層１４上に膜
厚の厚い熱酸化膜１５が生長するとともに、ソース領域
Ｓ、ドレイン領域りには拡散深さの深いＮ＋層１６が、
ゲート領域ＧおよびＬＯＣＯ８酸化膜１１のサイドウオ
ール領域にはＮ一層１７がそれぞれ形成される。この場
合、ソース領域Ｓおよびドレイン領域り上の酸化膜１５
の厚さは後述するゲート膜の厚さの約１０倍以上の厚さ
に制御し、ゲート電極とＮ＋領域１６とのオーバーラツ
プ容量が無視できる様にする。次に、ゲート領域Ｇ上の
Ｓ ｉ ３Ｎ４膜１２ケ熱燐酸液に浸漬して取り除き、
充分に洗浄した後、第７図（ａ）に断面図、同図（ｂ）
にその平面図で示すようにゲート酸化法により １００
〜２００Ｘの範囲の厚さのＳ ｉ ０２膜１８を形成す
る。さらにアルミニウムるるいはりフラクトリーメタル
を全面にデボジツションさせ、ゲート領域Ｇの幅とほぼ
同等の幅にエツチングしてゲート電極１９を形成する。
この場合、ゲート電極１９はゲート領域Ｇｆｆｉ多少は
み出しても全く問題ない。
み出しても全く問題ない。
このような方法によれば、Ｐ形すブストレート１のゲー
ト領域Ｇｌ凸状に形成してその凸部の高さＤＮ ｋもつ
サイドウオール領域に、第１図に示すＮ一層４の幅ＷＮ
−とほぼ同時の長さのＮ一層１７を設けるＬＤＤ構造の
サブミクロンＭＯＳトランジスタか容易に製作できる。
ト領域Ｇｌ凸状に形成してその凸部の高さＤＮ ｋもつ
サイドウオール領域に、第１図に示すＮ一層４の幅ＷＮ
−とほぼ同時の長さのＮ一層１７を設けるＬＤＤ構造の
サブミクロンＭＯＳトランジスタか容易に製作できる。
また、このような構成によれば、ゲート電極１９として
ショートチャンネルＭＯ８構造では使用することが不可
能でろった低抵抗のアルミニウムが利用できるという効
果が得られる。
ショートチャンネルＭＯ８構造では使用することが不可
能でろった低抵抗のアルミニウムが利用できるという効
果が得られる。
以上説明したように本発明によれば、ゲート領域を凸状
に形成し、そのサイドウオール領域をＮ−領域としたこ
とによって、有効チャンネル長の大きいＬｌ）Ｄ構造の
サブミクロングー１が得られるので、しきい値電圧の制
御が容易で〃・つホットキャリアの影響の少ない安定１
−７た信頼性を有するサブミクロンＭＯ５ｌ・ランジス
タを提供できるという極めて優れた効果が得られる。
に形成し、そのサイドウオール領域をＮ−領域としたこ
とによって、有効チャンネル長の大きいＬｌ）Ｄ構造の
サブミクロングー１が得られるので、しきい値電圧の制
御が容易で〃・つホットキャリアの影響の少ない安定１
−７た信頼性を有するサブミクロンＭＯ５ｌ・ランジス
タを提供できるという極めて優れた効果が得られる。
第】図は近年提案されているサブミクロンＰｙＤＳトラ
ンジスタの一例を示１断面図、第２図は本発明によるザ
ブミクロンＭＯ８）ランジスタの一例を示す断面図、第
コ３図プ（いし第７図は本発明によるサブミクロンＭ、
Ｏ８）ランジスタの製作方法の一例を説明するための工
程図でろる。 １・・・・Ｐ形’／’）”７ウ工／Ｍ、２・・・・ソー
スＮ＋領域、３・・・・ドレイン領域領域、４・・・・
Ｎ／鍔、５・・や・ゲート醒化膜、６・−・・・ゲート
電柘、１０・φ・・Ｐ形すブストレート、１１・・・・
ＬＯＣＯＳ酸化膜、１２・・・ −Ｓｉ ３ Ｎ４１１
ｉｔ４ 、 １ ３ − − − − ＰＳＧ 膜、１
４ ・・・・Ａｓインプラ層、１５・・ａｍ熱酸化験、
１６・・・・ Ｎ＋層、 １７・・・・Ｎ一層、゛ １
８壷９・−５ｉＯｚ膜、１９・Φφ・ グー］・電極。 第１図 第２図 第３図 （Ｑ） ｕ （ｂ） ０ 第４図 （ｂ） （Ｃ） 第５図 （ｂ） （Ｃ） 第６図 （ｂ） （Ｃ） 第７図 （０） （ｂ）
ンジスタの一例を示１断面図、第２図は本発明によるザ
ブミクロンＭＯ８）ランジスタの一例を示す断面図、第
コ３図プ（いし第７図は本発明によるサブミクロンＭ、
Ｏ８）ランジスタの製作方法の一例を説明するための工
程図でろる。 １・・・・Ｐ形’／’）”７ウ工／Ｍ、２・・・・ソー
スＮ＋領域、３・・・・ドレイン領域領域、４・・・・
Ｎ／鍔、５・・や・ゲート醒化膜、６・−・・・ゲート
電柘、１０・φ・・Ｐ形すブストレート、１１・・・・
ＬＯＣＯＳ酸化膜、１２・・・ −Ｓｉ ３ Ｎ４１１
ｉｔ４ 、 １ ３ − − − − ＰＳＧ 膜、１
４ ・・・・Ａｓインプラ層、１５・・ａｍ熱酸化験、
１６・・・・ Ｎ＋層、 １７・・・・Ｎ一層、゛ １
８壷９・−５ｉＯｚ膜、１９・Φφ・ グー］・電極。 第１図 第２図 第３図 （Ｑ） ｕ （ｂ） ０ 第４図 （ｂ） （Ｃ） 第５図 （ｂ） （Ｃ） 第６図 （ｂ） （Ｃ） 第７図 （０） （ｂ）
Claims (1)
- 半導体基板（ＰまたはＮ）−ヒにソース領域（Ｎ＋また
はＰ＋）、ドレイン領域（Ｎ−１またはｐ ＋ ）およ
びゲート領域（ＰまたはＮ）が形成されかつ前記ドレイ
ン領域のゲート領域側端部にＮ−またはＰ−の領域を有
してなるＭＯＳ トランジスタにおいて、前記ゲート領
域を凸状に形成し、該凸部のサイドウオール領域に前記
Ｎ−またはＰ−の領域を設けたことを特徴とするＭＯＳ
）ランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116371A JPS60261171A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59116371A JPS60261171A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓトランジスタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60261171A true JPS60261171A (ja) | 1985-12-24 |
Family
ID=14685320
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59116371A Pending JPS60261171A (ja) | 1984-06-08 | 1984-06-08 | Ｍｏｓトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60261171A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4876213A (en) * | 1988-10-31 | 1989-10-24 | Motorola, Inc. | Salicided source/drain structure |
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| JPH06216148A (ja) * | 1991-03-13 | 1994-08-05 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| US7170133B2 (en) | 2003-11-24 | 2007-01-30 | Samsung Electronics Co. | Transistor and method of fabricating the same |
-
1984
- 1984-06-08 JP JP59116371A patent/JPS60261171A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5146291A (en) * | 1988-08-31 | 1992-09-08 | Mitsubishi Denki Kabushiki Kaisha | MIS device having lightly doped drain structure |
| US5217913A (en) * | 1988-08-31 | 1993-06-08 | Mitsubishi Denki Kabushiki Kaisha | Method of manufacturing an MIS device having lightly doped drain structure and conductive sidewall spacers |
| US4876213A (en) * | 1988-10-31 | 1989-10-24 | Motorola, Inc. | Salicided source/drain structure |
| JPH06216148A (ja) * | 1991-03-13 | 1994-08-05 | Gold Star Electron Co Ltd | 電界効果トランジスタおよびその製造方法 |
| JP2690069B2 (ja) * | 1991-03-13 | 1997-12-10 | エルジイ・セミコン・カンパニイ・リミテッド | 電界効果トランジスタの製造方法 |
| US7170133B2 (en) | 2003-11-24 | 2007-01-30 | Samsung Electronics Co. | Transistor and method of fabricating the same |
| US7563683B2 (en) | 2003-11-24 | 2009-07-21 | Samsung Electronics Co., Ltd. | Transistor and method of fabricating the same |
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