JPS63200562A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
- Publication number
- JPS63200562A JPS63200562A JP62032419A JP3241987A JPS63200562A JP S63200562 A JPS63200562 A JP S63200562A JP 62032419 A JP62032419 A JP 62032419A JP 3241987 A JP3241987 A JP 3241987A JP S63200562 A JPS63200562 A JP S63200562A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- film
- oxide film
- spacer
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000004519 manufacturing process Methods 0.000 title claims description 6
- 239000000758 substrate Substances 0.000 claims abstract description 20
- 125000006850 spacer group Chemical group 0.000 claims abstract description 15
- 238000000034 method Methods 0.000 claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 7
- 150000002500 ions Chemical class 0.000 claims abstract description 6
- 238000009792 diffusion process Methods 0.000 claims description 20
- 239000003990 capacitor Substances 0.000 claims description 3
- 229920002120 photoresistant polymer Polymers 0.000 abstract description 6
- 238000005530 etching Methods 0.000 abstract description 5
- 229910052581 Si3N4 Inorganic materials 0.000 abstract description 4
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 abstract description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 abstract 4
- 229910052681 coesite Inorganic materials 0.000 abstract 2
- 229910052906 cristobalite Inorganic materials 0.000 abstract 2
- 239000000377 silicon dioxide Substances 0.000 abstract 2
- 235000012239 silicon dioxide Nutrition 0.000 abstract 2
- 229910052682 stishovite Inorganic materials 0.000 abstract 2
- 229910052905 tridymite Inorganic materials 0.000 abstract 2
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 14
- 229920005591 polysilicon Polymers 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 238000005468 ion implantation Methods 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000013078 crystal Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000001681 protective effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Element Separation (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明は、半導体記憶装置、特にＨｉ−Ｃ構造の１ト
ランジスタ／１セルキャノ４シタ型半導体ＤＲＡＭの製
造方法に関する。
ランジスタ／１セルキャノ４シタ型半導体ＤＲＡＭの製
造方法に関する。
（従来の技術）
従来のＨｉ−Ｃ構造の１トランジスタ／１セルキャパシ
タ型半導体ＤＲＡＭの要部を第２図に示す。
タ型半導体ＤＲＡＭの要部を第２図に示す。
この図において、１はシリコン単結晶半導体基板、２は
フィールド酸化膜、３はチヤネルストツク層、４はシリ
コン窒化膜、５は第１のＰ−’）酸化膜、６は第１のポ
リシリコン膜、７は第２のダート酸化膜、８は第２のポ
リシリコン膜、９はＨｉ−Ｃ構造の拡散層、１０は酸化
膜、１１は中間絶縁膜、１２は配線用Ｍ膜、１３はソー
ス・トンイン拡散層、１４は表面保護膜である。このＤ
ＲＡＭにおいては、チヤネルストツク層３の端部がＨｉ
−Ｃ構造の拡散層９に隣接している。
フィールド酸化膜、３はチヤネルストツク層、４はシリ
コン窒化膜、５は第１のＰ−’）酸化膜、６は第１のポ
リシリコン膜、７は第２のダート酸化膜、８は第２のポ
リシリコン膜、９はＨｉ−Ｃ構造の拡散層、１０は酸化
膜、１１は中間絶縁膜、１２は配線用Ｍ膜、１３はソー
ス・トンイン拡散層、１４は表面保護膜である。このＤ
ＲＡＭにおいては、チヤネルストツク層３の端部がＨｉ
−Ｃ構造の拡散層９に隣接している。
（発明が解決しようとする問題点）
しかるに、上記のような従来のＤＲＡＭでは、チヤネル
ストツク層３とＨｉ−Ｃ構造の拡散層９が隣接するため
、部分的に重なってＰ＋の非常に高濃度な領域を形成し
、接合リーク電流が増加するためホールド・タイムの低
下を招くという問題点があった。すなわち、従来方法に
よると、まずＳｉ３Ｎ４／５ｉ０２膜からなるＬＯＣＯ
８のノぞターンを形成し、その後チヤネルストツクイオ
ン注入を行う。
ストツク層３とＨｉ−Ｃ構造の拡散層９が隣接するため
、部分的に重なってＰ＋の非常に高濃度な領域を形成し
、接合リーク電流が増加するためホールド・タイムの低
下を招くという問題点があった。すなわち、従来方法に
よると、まずＳｉ３Ｎ４／５ｉ０２膜からなるＬＯＣＯ
８のノぞターンを形成し、その後チヤネルストツクイオ
ン注入を行う。
次いで厚いフィールド酸化膜２を形成するための熱酸化
を行う。この時、チヤネルストツクとなるＰ＋層（チヤ
ネルストツク層３）は高温の熱処理により能動領域側へ
横方向拡散をする。したがって、その後、セル容量を確
保するためのＨｉ−Ｃイオン注入が上記能動領域に対し
て行われると、Ｈｉ−Ｃイオン注入のＰ＋層（拡散層９
）とチヤネルストツクのＰ＋層（チヤネルストツク層３
）の重なシ領域が広範囲に存在することになる。そして
、この重なりによる非常に高濃度の領域が接合リーク電
流の増大を引き起こし、ＤＲＡＭデバイスのホールドタ
イム低下現象として現われる。
を行う。この時、チヤネルストツクとなるＰ＋層（チヤ
ネルストツク層３）は高温の熱処理により能動領域側へ
横方向拡散をする。したがって、その後、セル容量を確
保するためのＨｉ−Ｃイオン注入が上記能動領域に対し
て行われると、Ｈｉ−Ｃイオン注入のＰ＋層（拡散層９
）とチヤネルストツクのＰ＋層（チヤネルストツク層３
）の重なシ領域が広範囲に存在することになる。そして
、この重なりによる非常に高濃度の領域が接合リーク電
流の増大を引き起こし、ＤＲＡＭデバイスのホールドタ
イム低下現象として現われる。
この発明は上記の点に鑑みなされたもので、その目的は
、Ｈｉ−Ｃ構造のＤＲＡＭにおいてホールドタイム不良
を低減することのできる半導体記憶装置の製造方法を提
供することにおる。
、Ｈｉ−Ｃ構造のＤＲＡＭにおいてホールドタイム不良
を低減することのできる半導体記憶装置の製造方法を提
供することにおる。
（問題点を解決するための手段）
この発明では、半導体基板の表面に選択的にフィールド
酸化膜を形成し、かつその下にチヤネルストツク層を形
成した後、全面に絶縁膜を形成し、その絶縁膜を全面異
方性エツチングすることにより、該絶縁膜のスペーサを
前記フィールド酸化膜の側壁に形成し、しかる後、前記
スペーサをマスクとして前記基板の能動領域に不純物イ
オン注入し、Ｈｉ−Ｃ構造の拡散層を形成する。
酸化膜を形成し、かつその下にチヤネルストツク層を形
成した後、全面に絶縁膜を形成し、その絶縁膜を全面異
方性エツチングすることにより、該絶縁膜のスペーサを
前記フィールド酸化膜の側壁に形成し、しかる後、前記
スペーサをマスクとして前記基板の能動領域に不純物イ
オン注入し、Ｈｉ−Ｃ構造の拡散層を形成する。
（作用）
上記の方法においては、スペーサの幅だけチヤネルスト
ツク層から離れてＨｉ−Ｃ構造の拡散層が形成される。
ツク層から離れてＨｉ−Ｃ構造の拡散層が形成される。
したがって、チヤネルストツク層に横方向拡散があって
も、該チヤネルストツク層とＨｉ−Ｃ構造の拡散層が重
なることはない。
も、該チヤネルストツク層とＨｉ−Ｃ構造の拡散層が重
なることはない。
（実施例）
以下この発明の一実施例を第１図を参照して説明する。
まず、第１図（ａ）に示すように、Ｐ型シリコン基板２
１にフィールド酸化膜２２とチヤネルストツク層２３を
形成する。これらフィールド酸化膜２２とチヤネルスト
ツク層２３は従来と同様な方法を用いて形成される。す
なわち、Ｐ型シリコン基板２１の能動領域となる部分に
Ｓ ｌｓ Ｎ４／Ｓｉ Ｏｘ膜を形成し、その膜をマス
クとして基板２１にチヤネルストツクイオン注入を行っ
た後、同マスク膜をマスクとして熱酸化を行うことによ
シ、基板２１の表面に選択的に前記フィールド酸化膜２
２を形成し、かつこのフィールド酸化膜２２の下にチヤ
ネルストツク層２３を形成する。
１にフィールド酸化膜２２とチヤネルストツク層２３を
形成する。これらフィールド酸化膜２２とチヤネルスト
ツク層２３は従来と同様な方法を用いて形成される。す
なわち、Ｐ型シリコン基板２１の能動領域となる部分に
Ｓ ｌｓ Ｎ４／Ｓｉ Ｏｘ膜を形成し、その膜をマス
クとして基板２１にチヤネルストツクイオン注入を行っ
た後、同マスク膜をマスクとして熱酸化を行うことによ
シ、基板２１の表面に選択的に前記フィールド酸化膜２
２を形成し、かつこのフィールド酸化膜２２の下にチヤ
ネルストツク層２３を形成する。
このようにしてフィールド酸化膜２２とチヤネルストツ
ク層２３を形成したら、次に全面に５ｉ０２をＣＶＤ法
により５０００＾厚程度に形成する。そして、そのｓｉ
ｏｗを、ｅＨＦ’およびＣ３Ｆ６ガスを用いた異方性エ
ツチング装置により全面エツチングすることにより、該
５ｉ０１からなるスペーサ２４を第１図（ｂ）に示すよ
うにフィールド酸化膜２２の側壁部分に形成する。
ク層２３を形成したら、次に全面に５ｉ０２をＣＶＤ法
により５０００＾厚程度に形成する。そして、そのｓｉ
ｏｗを、ｅＨＦ’およびＣ３Ｆ６ガスを用いた異方性エ
ツチング装置により全面エツチングすることにより、該
５ｉ０１からなるスペーサ２４を第１図（ｂ）に示すよ
うにフィールド酸化膜２２の側壁部分に形成する。
次に、第１図（ｃ）に示すように、能動領域の基板２１
の表面に熱酸化によって第１のダート酸化膜２５を形成
する。さらに、第１のｆ−）の容量を大きくするため、
高誘電体である薄いシリコン窒化膜２６を全面に形成す
る。
の表面に熱酸化によって第１のダート酸化膜２５を形成
する。さらに、第１のｆ−）の容量を大きくするため、
高誘電体である薄いシリコン窒化膜２６を全面に形成す
る。
次に、図示しないがホトリングラフィによりホトレジス
トをノＪ？ターニングし、続いてそのホトレジストパタ
ーンと前記スペーサ２４をマスクとして不純物をイオン
注入法によって基板２１の能動領域に導入することによ
り、Ｈｉ−Ｃ構造の拡散層２７を第１図（ｄ）に示すよ
うに基板２１内に形成する。この時、Ｈｉ−Ｃ構造の拡
散層２７は、スペーサ２４の幅だけチヤネルストツク層
２３から離れて形成される。
トをノＪ？ターニングし、続いてそのホトレジストパタ
ーンと前記スペーサ２４をマスクとして不純物をイオン
注入法によって基板２１の能動領域に導入することによ
り、Ｈｉ−Ｃ構造の拡散層２７を第１図（ｄ）に示すよ
うに基板２１内に形成する。この時、Ｈｉ−Ｃ構造の拡
散層２７は、スペーサ２４の幅だけチヤネルストツク層
２３から離れて形成される。
次に、第１図（ｅ）に示すように第１のポリシリコン膜
２８を全面に形成する。そして、この第１のポリシリコ
ン膜２８に導電性をもたせ、かつ低抵抗にするため、Ｐ
などの不純物を熱拡散法あるいはイオン注入法を用いて
３×１０２ｏｃｒｎ−３〜６×１０２ｏｃｒｎ−３程度
の高濃度に第１のポリシリコン膜２８に導入する。
２８を全面に形成する。そして、この第１のポリシリコ
ン膜２８に導電性をもたせ、かつ低抵抗にするため、Ｐ
などの不純物を熱拡散法あるいはイオン注入法を用いて
３×１０２ｏｃｒｎ−３〜６×１０２ｏｃｒｎ−３程度
の高濃度に第１のポリシリコン膜２８に導入する。
次に、第１図（ｆ）に示すように、第１のダート電極お
よび配線となる部分以外の第１のポリシリコン膜２８を
ホトリソグラフィによりホトレジストをマスクとしてエ
ツチング除去し、さらに同パターンにシリコン窒化膜２
６と第１のｒ−ト酸化膜２５をエツチングする。
よび配線となる部分以外の第１のポリシリコン膜２８を
ホトリソグラフィによりホトレジストをマスクとしてエ
ツチング除去し、さらに同パターンにシリコン窒化膜２
６と第１のｒ−ト酸化膜２５をエツチングする。
次に、第１図（ｇ）のように水蒸気酸化によシ第２のＰ
−ト酸化膜２９を全面に形成した後、■Ｔ値を制御する
ため、Ｂなどの不純物を熱拡散法あるいはイオン注入法
を用いて基板２１に導入することにより、該基板２１内
に前記第１図（ｇ）に示すように拡散層３０を形成する
。
−ト酸化膜２９を全面に形成した後、■Ｔ値を制御する
ため、Ｂなどの不純物を熱拡散法あるいはイオン注入法
を用いて基板２１に導入することにより、該基板２１内
に前記第１図（ｇ）に示すように拡散層３０を形成する
。
その後、同第１図（ｇ）に示すように、全面に第２のポ
リシリコン膜３１を形成し、第１のポリシリコン膜２８
の場合と同様に、Ｐなどの不純物を第２のポリシリコン
膜３１に導入する。
リシリコン膜３１を形成し、第１のポリシリコン膜２８
の場合と同様に、Ｐなどの不純物を第２のポリシリコン
膜３１に導入する。
次に、ホトリソグラフィによシホトレジストパターン形
成を図示しないが行い、そのホトレジストパターンをマ
スクとして第２のポリシリコン膜３１をエツチングする
ことにより、第１図（ｈ）に示すように、第２のＰ−計
電極および配線となる部分を残存第２のポリシリコン膜
３１で形成スる。
成を図示しないが行い、そのホトレジストパターンをマ
スクとして第２のポリシリコン膜３１をエツチングする
ことにより、第１図（ｈ）に示すように、第２のＰ−計
電極および配線となる部分を残存第２のポリシリコン膜
３１で形成スる。
その後、残存第２のポリシリコン膜３１をマスクとして
前記第１図（ｈ）に示すように同パターンに第２のＰ−
）酸化膜２９をエツチングする。
前記第１図（ｈ）に示すように同パターンに第２のＰ−
）酸化膜２９をエツチングする。
しかる後は、図には示していないがソース・ドレイン拡
散層、中間絶縁膜、配線用金属パターン、保護用酸化膜
を公知の技術により形成し、ＤＲＡＭを完成させる。
散層、中間絶縁膜、配線用金属パターン、保護用酸化膜
を公知の技術により形成し、ＤＲＡＭを完成させる。
（発明の効果）
以上説明したように、この発明の方法では、フィールド
酸化膜の側壁に形成されたスペーサを利用して、チヤネ
ルストツク層から離してＨｉ−Ｃ構造の拡散層を形成し
ているので、例えチヤネルストツク層に横方向拡散があ
っても該チヤネルストツク層とＨｉ−Ｃ構造の拡散層は
重ならず、部分的に非常に高濃度の領域は形成されない
。したがって、寄生ＭＯ８のしきい値電圧を高めること
が可能となり、ＤＲＡＭ−ＭＯＳキャパシタで問題とな
るホールドタイム不良を低減することができる。
酸化膜の側壁に形成されたスペーサを利用して、チヤネ
ルストツク層から離してＨｉ−Ｃ構造の拡散層を形成し
ているので、例えチヤネルストツク層に横方向拡散があ
っても該チヤネルストツク層とＨｉ−Ｃ構造の拡散層は
重ならず、部分的に非常に高濃度の領域は形成されない
。したがって、寄生ＭＯ８のしきい値電圧を高めること
が可能となり、ＤＲＡＭ−ＭＯＳキャパシタで問題とな
るホールドタイム不良を低減することができる。
また、フィールド酸化膜の側壁に絶縁膜のスペーサを形
成すれば、フィールド酸化膜と基板表面との段差が抑え
られ、製造歩留りが向上する。
成すれば、フィールド酸化膜と基板表面との段差が抑え
られ、製造歩留りが向上する。
第１図はこの発明の半導体記憶装置の製造方法の一実施
例を示す工程断面図、第２図は従来の半導体ＤＲＡＭの
要部を示す断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・チヤネルストツク層、２４・・・スペ
ーサ、２７・・・Ｈｉ−Ｃ構造の拡散層。 太仝４ｇ−隻移介゛１刀ヱオ宅ｙ轄が図も寥ＢＥ−電鰭
倖１カでパ耐湘圏 μ＼ルシｎ２＼１１ノｅ＋ノ／ＪｖノＪ−−４〕Ｌ−ｎ
１１３１ＬＩＪ珈首 １ Ｒ＾
例を示す工程断面図、第２図は従来の半導体ＤＲＡＭの
要部を示す断面図である。 ２１・・・Ｐ型シリコン基板、２２・・・フィールド酸
化膜、２３・・・チヤネルストツク層、２４・・・スペ
ーサ、２７・・・Ｈｉ−Ｃ構造の拡散層。 太仝４ｇ−隻移介゛１刀ヱオ宅ｙ轄が図も寥ＢＥ−電鰭
倖１カでパ耐湘圏 μ＼ルシｎ２＼１１ノｅ＋ノ／ＪｖノＪ−−４〕Ｌ−ｎ
１１３１ＬＩＪ珈首 １ Ｒ＾
Claims (1)
- 【特許請求の範囲】 Ｈｉ−Ｃ構造の１トランジスタ／１セルキャパシタ型
半導体ＤＲＡＭの製造方法において、 （ａ）半導体基板の表面に選択的にフィールド酸化膜を
形成し、かつその下にチヤネルストツク層を形成する工
程と、 （ｂ）その後、全面に絶縁膜を形成した後、該絶縁膜を
全面異方性エツチングすることにより、該絶縁膜からな
るスペーサを前記フィールド酸化膜の側壁に形成する工
程と、 （ｃ）そのスペーサをマスクとして前記半導体基板の能
動領域に不純物イオン注入し、Ｈｉ−Ｃ構造の拡散層を
形成する工程とを具備してなる半導体記憶装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032419A JPS63200562A (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62032419A JPS63200562A (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63200562A true JPS63200562A (ja) | 1988-08-18 |
Family
ID=12358425
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62032419A Pending JPS63200562A (ja) | 1987-02-17 | 1987-02-17 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63200562A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005298213A (ja) * | 2004-03-15 | 2005-10-27 | Fuji Xerox Co Ltd | 画像形成装置及び用紙排出トレイ |
| JP2007246217A (ja) * | 2006-03-15 | 2007-09-27 | Ricoh Co Ltd | 画像形成装置 |
| US8811884B2 (en) | 2004-03-15 | 2014-08-19 | Fuji Xerox Co., Ltd. | Image-forming apparatus and multiple sheet curl correcting sheet-receiving units |
-
1987
- 1987-02-17 JP JP62032419A patent/JPS63200562A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005298213A (ja) * | 2004-03-15 | 2005-10-27 | Fuji Xerox Co Ltd | 画像形成装置及び用紙排出トレイ |
| US8811884B2 (en) | 2004-03-15 | 2014-08-19 | Fuji Xerox Co., Ltd. | Image-forming apparatus and multiple sheet curl correcting sheet-receiving units |
| JP2007246217A (ja) * | 2006-03-15 | 2007-09-27 | Ricoh Co Ltd | 画像形成装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4364074A (en) | V-MOS Device with self-aligned multiple electrodes | |
| US5455438A (en) | Semiconductor integrated circuit device in which kink current disturbances of MOS transistors are suppressed | |
| KR100979362B1 (ko) | 반도체 소자 및 그 제조 방법 | |
| JPS62259464A (ja) | 半導体記憶装置の製造方法 | |
| KR100597619B1 (ko) | 반도체 소자 제조방법 | |
| JPS63200562A (ja) | 半導体記憶装置の製造方法 | |
| JPH1098009A (ja) | 半導体素子の配線構造及び製造方法 | |
| JPH10233492A (ja) | 半導体装置及びその製造方法 | |
| KR930004985B1 (ko) | 스택구조의 d램셀과 그 제조방법 | |
| JP2005175499A (ja) | メモリ素子及びその製造方法 | |
| JP3685997B2 (ja) | 集積回路装置に適した凹部を備えた基板及びその製造方法 | |
| JPH1174475A (ja) | 半導体集積回路装置およびその製造方法 | |
| JPS61134058A (ja) | 半導体装置の製造方法 | |
| JPH04137557A (ja) | メモリーセル | |
| JPH0472757A (ja) | 半導体装置及びその製造方法 | |
| JPH0364967A (ja) | 半導体装置の製造方法 | |
| KR0172619B1 (ko) | 반도체 장치 및 그 성형방법 | |
| KR100198630B1 (ko) | 박막트랜지스터의 구조 및 제조방법 | |
| JPH06244415A (ja) | 半導体装置およびその製造方法 | |
| KR100325286B1 (ko) | 반도체메모리장치제조방법 | |
| KR100460704B1 (ko) | 에스램의바텀게이트형박막트랜지스터제조방법 | |
| JP3055614B2 (ja) | 半導体装置の製造方法及び該方法により製造された半導体装置 | |
| KR0172812B1 (ko) | 기억소자의 구조 | |
| JPH01238026A (ja) | 半導体装置の製造方法 | |
| JPS6315748B2 (ja) |