KR0172619B1 - 반도체 장치 및 그 성형방법 - Google Patents

Abstract

본 발명은 DRAM 집적회로(50)용 하부 캐패시터 전극(67)제조방법 및 구조에 관한 것으로, 폴리실리콘 게이트층(64)은 반도체 기판(49)의 제1영역내의 얇은 산화물층위에 형성되고, 다음에 다른 하나의 옥사이층(62)은 폴리실리콘 게이트 층(64)위에 형성된다. 폴리실리콘층(121)은 소소/드레인 주입에 의해 도프되고 자기 정렬하는 하부 캐패시터전극(131)을 포함하며 반도체 기판(100)의 제2영역 위에 형성하고 폴리실리콘 게이트 층(110)위의 산화물층(108)을 덮는다. 질화물층(127)은 제2영역 위에 있는 하부 캐패시터 전극(131) 부위 위에 형성한다. 다음에 폴리실리콘층(121)의 노광된 부분(132)이 산화된다. 상기 소스/드레인(114, 116)은 주입된 제2폴리실리콘층으로부터 도펀트 주입에 의해 형성되었다. 하부 캐패시터 전극(131)에 대응하는 질화물층 아래의 폴리실리콘 부분(121)은 폴리실리콘(121)의 노광된 부분보다 낮은 비율로 산화한다. 이와같은 순차적 단계들은 DRAM 집적회로(50)를 위한 자기 정열된 하부 캐패시터 전극(67)을 형성한다.

Description

반도체 장치 및 그 성형방법

제1도는 종래 반도체 장치의 종단면도.

제1a도는 제1도 장치의 캐패시터 영역의 평면도.

제2도는 본 발명 집적회로 장치의 일실시예를 나타내는 종단면도.

제2a도는 본 발명 장치의 캐패시터 영역의 평면도.

제3도 내지 제9도는 본 발명 집적회로 장치의 일실시예의 제조 및 그 방법을 도시한 도면이다.

* 도면의 주요부분에 대한 부호의 설명

49 : P-형반도체 기판 51 : 중심메모리영역

52 : P-형 채널 FET 53 : 주변영역

54 : P-형 웰영역 55 : N-채널 FET

56 : 저장 셀 캐패시터 57 : DRAM 셀

58 : N-형 소스/드레인 영역 59 : DRAM FET

61 : 분리 산화물영역 62 : 캡 산화물층

63 : 게이트 절연층영역 64 : 게이트 폴리실리콘층

65 : 게이트측벽영역 67 : 하부 캐패시터전극

67a : N-형 LDD영역 69 : 캐패시터 절연층

70 : N+형 소스/드레인 영역 71 : 상부 캐패시터전극

73 : 소스/드레인영역 80 : 금속막

82 : 표면보호막 84 : 제1보로포스포실리카 유리

85 : 제2보로포스포 실리카 유리 86 : 폴리실리사이드

본 발명은 반도체 집적회로 및 그 제조방법에 관한 것으로, 디램(Dynamic Random Access Memory : 이하 DRAM이라 한다.) 집적회로용 저장셀 캐패시터의 제조에 관해서 예를 들어 도시하였지만 이것에 한정하지 않고 넓게 응용할 수 있으며, 예로서 에스램(SRAM)용 국부 연결(local interconnection)과 같은 다른 반도체 장치등의 제조에도 적용할 수 있다.

캐패시터 및 금속산화 전계효과 트랜지스터(Metal Oxide Semiconductor Field Effect Transistor : 이하 MOS FET라 한다.) 그리고 그들의 제조방법은 일반적으로 널리 알려진 기술이며, DRAM 집적회로를 제조함에 있어서, MOS트랜지스터 및 저장셀캐패시터를 포함한 DRAM셀을 제조하는 것이 필요하다. DRAM셀의 예로서 단일 폴리/확산형 비트 라인 셀 및 더블 폴리확산 비트라인셀 구조가 있는데, 이들 셀 구조는 작은 라인폭과 큰 메모리 용량을 가지는 본 발명의 DRAM 집적회로의 제조에는 호환되지 않는 경우가 종종 있다.

단일 폴리/확산형 비트라인 DRAM셀의 구조에서, 각 셀은 저장 셀 캐패시터와 인접한 전계효과 트랜지스터를 포함하고 있어서, 반도체 기판위에 실질적으로 일렬배치가 이루어진다. 이 셀 구조는 기판에 제조될 수 있는 셀들의 량을 제한하게 되는 큰 부분을 차지하기 때문에 단일 폴리/확산형 비트라인셀들은 고메모리 DRAM 집적회로에 필요한 조밀하게 패킹된 전형적인 구조를 성형할 때 때로는 바람직하지 않다.

더블 폴리/확산형 비트라인 셀과 같은 종류의 다른 셀구조 역시 고 메모리 DRAM 집적회로용으로는 한계가 있다. 비록 이런 셀들이 각 DRAM용으로 조밀하게 패킹된 성형할 수 있을 지라도, 저장 셀 캐패시터의 전형적인 낮은 캐패시턴스와 그리고 바람직하지 못한 DRAM셀들의 라인들 사이의 정전용량의 변화에 문제점이 있다.

게다가 상기한 셀 구조의 사용에 의하여 고 메모리 DRAM의 제조공정동안에 문제가 발생할 수 있는데 예를들어 DRAM 집적회로에서 선폭(line width)이 작게되기 때문에 특히 임계 마스킹(masking)단계에서 마스크 정렬이 정확하게 수행되지 않으며, 이것은 전형적인 반도체 웨이퍼상에 집적회로 장치의 양품률(수율)이 종종 감소시키는 비정렬의 원인이 된다. 따라서 임계 마스킹 단계수를 줄이거나 또는 자기 정렬단계를 갖는 과정을 제공하는 것이 바람직하다.

또한 다중 주입단계, 특히 전계효과 장치의 소오스/드레인의 중심부 및 주위에 하이 도우즈(high dose)비소(As)의 주입은 조밀한 DRAM셀 반도체의 얕은 확산부에 더한 손상을 입히게 된다. 이런 반도체 손상으로 중심메모리 영역의 잦은 전류누출이 생기고 이것에 의하여 반도체 집적회로의 신뢰도 및 성능의 열화를 일으킨다. 종래의 DRAM 집적회로는 소오스/드레인 부분 분리의 주입단계를 적어도 3단계로 분리하여 수행되므로 중심메모리 부분의 반도체에 손상을 증가시킨다.

또한 고 메모리 DRAM 집적회로의 장치의 복잡성이 증가함에 따라 더 많은 처리단계가 생기고, 이 많은 처리단계로 먼지, 작업자의 핸드링 등의 원인으로 반도체장치에 결함을 초래할 가능성을 증가시키게되며, 또한 DRAM 반도체 집적회로의 제조를 위한 웨이퍼 시작부터 최종 테스트까지의 시간인 생산 소요시간(turn-around Time : TAT)을 더길게 요구되는 하므로, 결국 이 긴 생산 소요시간은 집적회로의 제조가격을 상승시키게 된다.

더욱이 반도체장치의 내부를 쉽게 식별할 수 있는 특징을 가지는 반도체장치를 제조하는 것이 바람직하며, 반도체 산업분야에서 경쟁하려면 침해의 목적을 위한 제품을 식별할 필요성이 있다. 세계적으로 요구되는 반도체칩의 성장에 따라 반도체 설계의 모방 또한 계속적으로 증가하는 경향이 있지만 전문가에 의한 역설계 기술 및 매우 세밀한 분석과 같은 폭넓은 조사없이 경쟁사의 칩이 특허된 공정을 실질적으로 침해하는지 또는 표절된 것인지를 확인하기는 통상 어렵다. 따라서 구별하기 쉬운 특징이 있도록 반도체 칩을 생산하는 것이 요구된다.

이상에서 상술한 바와 같이 반도체 집적회로를 제조하는 방법은 제조가 쉽고, 신뢰성이 있으며, 가격이 저렴하고, 동일성의 확인가능이 요구됨을 알 수 있다.

본 발명은 집적회로용 자기 정렬 전극 및 그 제조방법을 제공하며, 특히 자기정렬 하부 캐패시터 전극을 갖는 DRAM 직접회로를 제공한다. 본 발며의 캐패시터전극은 DRAM셀의 영역위에 자기정렬하고 정확한 정열이 어려운 임계적 마스킹단계를 제거한다.

특정의 실시예에서, 본 발명은 자기 정렬 전극을 갖는 반도체 장치를 성형하는 방법을 제공하는데, 그 방법은 제1영역 및 제2영역을 갖는 반도체 기판을 제공하고 상기 제1영역위에 제1폴리실리콘층을 성형하는 단계를 포함한다. 상기 제1폴리실리콘층은 제1영역 및 제2영역의 교차부의 연부를 포함하며, 또한 상기 방법은 제1폴리실리콘층위의 제1산화물층(산화막)을 성형하며, 그리고 제2영역 및 제1폴리실리콘층위에 있는 제2폴리실리콘층을 성형하는 단계를 포함한다. 다음에 질화물층(질화막)이 제2영역위의 제2폴리실리콘층의 일부위에 형성되며, 이어서 산화물층은 제1영역위의 제2폴리실리콘층 일부분의 변화로서 성형된다. 상기 제1영역위에 있는 제2폴리실리콘층의 일부분은 제2영역위에 있는 폴리실리콘층 부분보다 실질적으로 빠른 비율로 확산된다.

상기 실시예의 변형 실시예에서, 제2산화물층은 종종 질화물층을 제거한 제2폴리실리콘층위에 형성된다. 상기 제2산화물층은 예를 들어 캐패시터 전극을 형성한다. 이런 캐패시터 전극은 DRAM 집적회로 메모리 셀의 일부분이 될 것이다. 캐패시터 절연층으로서, 상기 제2산화물층은 전형적으로 산화물 또는 산화물/질화물 샌드위치의 얇은 층이다. 다음에 제3폴리실리콘층(또는 상부 캐패시터 전극)이 제2산화물층위에 형성된다. 상기 복합적인 구조는 금속화 및 표면보호막(passivation)을 포함한다.

다른 변형실시예는 캡 산화물층 및 측벽 스페이서(spacer)을 구성하는 제1산화물층을 포함한다. 상기 캡 산화물층은 제1폴리실리콘층(또는 게이트 폴리실리콘층)의 상부위에 형성되고 그리고 측벽스페이서들은 게이트 폴리실리콘층의 연부 위에 형성된다. 측벽스페이서들을 성형하는 방법은 게이트 폴리실리콘층 상부 및 연부상에서 그리고 제2영역의 부분상에서 산화물층 또는 일반적으로 절연층을 성형하는 단계를 포함한다. 다음에 상기 산화물층은 제2영역위에 있는 상기 산화물층의 상당부분을 제거하도록 반응성 이온 에칭 또는 플라즈마 에칭을 사용하여 비등방적으로 에치되고 강화되며 그리고 상기 측벽 스페이서는 남는다. 선택적으로, 이런 에칭단계에서 제2영역위에 있는 상기 산화물층의 수평부분은 남도록 한다.

다른 실시예에서, 본 발명은 자기정렬된 폴리실리콘 전극층을 갖는 반도체 장치를 제공한다. 상기 본 발명 반도체 장치는 제1영역 및 제2영역을 포함하고 제1폴리실리콘층은 제1영역위에 있다. 제1폴리실리콘층(또는 게이트 폴리실리콘층)은 제1영역 및 제2영역의 교차부의 연부를 포함한다. 또한 상기 반도체 장치는 제1폴리실리콘층위에 있는 제1산화물층, 및 제2영역과 제2영역의 일부분 위에 있는 제2폴리실리콘층(또는 하부 캐패시터전극)을 포함한다. 상기 제1산화물층은 제2폴리실리콘층을 제1폴리실리콘층에 실링하거나 분리한다. 상기 자기 정렬될 폴리실리콘 전극 층에서는 통상 고 메모리제품을 정렬하기가 어려운 임계 마스킹단계(메모리 셀 콘텍트 오프닝 마스크)가 제거된다.

상기 실시예의 변형에서, 절연층이 제2영역위의 제2폴리실리콘층 위에 놓여있고, 이런 절연층은 예를 들어 캐패시터 절연층을 형성한다. 제2산화물층은 제1산화물층의 일부분상에 있는 제1영역상의 폴리실리콘의 변화에 의하여 형성된다. 상기 제2폴리실리콘층 및 제2산화물층은 제1영역위를 교차하며, 제2산화물층의 버즈비크형(birds beak type) 구조는 제2폴리실리콘층 및 제2산화물층의 교차부에 형성되는데, 물론 버즈 비크형의 구조로 본 발명에 따른 구조임을 식별할 수 있다. 제3폴리실리콘층(또는 상부캐패시터 전극)은 상기 절연층위에 형성된다. 상기 폴리실리콘층, 절연층 및 제3폴리실리콘층은 DRAM 집적회로메모리셀용의 캐패시터 구조를 형성하고 상기 복합구조는 금속화 및 불활성 표면을 포함한다.

더 나아가 상기 실시예의 변형예는 캡 산화물층 및 측벽 산화물층을 구성하는 제1산화물층을 포함하고, 상기 캡 산화물층은 제1폴리실리콘층의 상부위에 형성된다. 측벽 산화물층은 제1폴리실리콘층의 연부를 형성하고, 상기 산화물층 측벽들은 제2폴리실리콘층을 제1폴리실리콘층에 실링하거나 분리시킨다.

본 발명은 공지의 공정기술 내용을 상기 효과들은 얻지만, 본 발명의 특성과 효과의 보다나은 이해를 위하여 첨부된 도면을 참조하여 상세한 설명을 하도록 한다.

제1도는 종래 DRAM 집적회로의 일부분(10)의 종단면도를 도시한 것으로, 주변영역(12) 및 중심메모리영역(14)은 DRAM 집적회로의 P형 반도체기판(5)위에 형성된다. 이 주변 영역(12)은 P-형 채널 FET(13)와 N-형 채널 FET(15)를 포함하며, 중심메모리영역(15)에 종래의 DRAM 셀(17)이 형성되어 있다. DRAM 셀(17)은 전계효과 트랜지스터(16) 및 캐패시터 영역을 포함하고 있으며, 주변영역FET(P형 및 N형) 및 중심 메모리영역FET는 최소한 3개의 분리 소스/드레인 영역으로 분리 임플랜트를 가지고 있다.

각 DRAM 셀은 DRAM 반도체칩의 정보비트를 저장하는 액티브영역(active region)에 해당하며, 수천 내지 수만의 극미하게 작은 이들 영역은 각기 액티브 셀을 이루고, DRAM 집적회로칩의 중심메모리영역(또는 액티브 셀 영역)을 구성한다.

상기 종래의 DRAM 셀용 FET(16)는 전형적인 N형 채널 장치이며, 이 N형 채널 장치는 반도체 기판(5)의 P-형 웰 영역(18)안에 형성되고, 분리 산화 영역 및 연결구조(22)도 역시 반도체 기판(5)위에 형성된다. N-형 라이트 도핑형 드레인/소스(light doped drain/source : LDD)영역(23), 게이트 절연영역, 폴리실리콘 게이트층(26) 및 게이트 측벽영역(27)들은 널리 본 분야에서 공지된 방법으로 형성되며, 폴리실리콘 게이트층(26)을 제1폴리실리콘층 또는 폴리1층(poly 1 layer)이라 한다.

상기 캐패시터 영역(20)은 절연층(24)을 관통하여 소스/드레인(23A)에 접하여 형성되어 있는 하부 캐패시터 전극(30)을 포함하고 이 절연층(또는 유전층;24)은 폴리실리콘 게이트 층(26) 및 소스/드레인 영역(23, 23A)위에 하부 캐패시터 전극(30)의 제조전에 형성된다. 소스/드레인 영역을 하부 캐패시터 전극과 연결하기 위하여 절연층(24)내에 소스/드레인 영역(23A)위에 개구를 형성하고, 캐패시터 도전층(32) 및 상부 캐패시터 전극(33)도 역시 캐패시터 영역(20)에 형성된다. 하부 캐패시터 전극 및 상부 캐패시터전극이 제2폴리실리콘층 및 제3폴리실리콘층 또는 각각 폴리 2층 및 폴리 3층으로 되는 것을 알 수 있다. 선폭은 고메모리 DRAM 장치용의 경우보다 작게되기 때문에 소스/드레인 영역(23A)위에 개구를 형성하는 마스크 정렬이 정확하게 실행하기 어렵게 된다. 하부 캐패시터 전극(폴리-2)이 폴리-1 게이트층에 쇼트되는 것을 방지하기 위해 개구는 가끔 폴리-1 게이트층에서 떨어지게 위치되는데 프로세스에서 고유한 비정렬을 조화하기에 충분한 거리로 위치된다. 이 거리는 종종 집적회로의 셀 크기를 증가시켜 바람직하지 못한 결과를 초래한다.

제1a도는 종래의 DRAM 셀의 평면을 도시한 것으로, 특히 제1도의 캐패시터영역(20)을 도시한 것이다. 게이트 폴리실리콘층(26), 하부 캐패시터 전극(30), 소스/드레인 영역(23, 23A;액티브영역) 및 콘택트 영역(37)들이 필드 산화물 분리영역(22)에 형성되어 있다. 상기 콘택트 영역(37)은 하부 캐패시터 전극(30)이 위치하는 영역이며, 하부 소스/드레인 영역(23A)과 접촉하고 있다. 절연층(24;도시되지 않음)은 게이트 폴리실리콘층(26) 및 콘택트영역(37)외부의 액티브 영역과 같은 셀 요소로부터 하부 캐패시터 전극(30)을 분리, 절연시킨다.

절연층(24)내에 개구를 형성하는 마스킹단계 동안에 콘택트 영역(37)을 형성하는 상기 다양한 요소가 정렬된다. 양방향 화살표 D1의 길이는 서로의 접촉을 방지토록 콘택트영역(37)의 연부 및 게이트 폴리실리콘층(26)의 연부 사이의 소정의 공간을 나타내며, 양방향 화살표 D2로 표시되는 다른 화살표의 길이는 액티브영역(23A)위에 있는 게이트 폴리실리콘층(30)의 소정의 겹침부를 나타낸다. 선폭이 작게되기 때문에 그 게이트 폴리실리콘층(30)이 소스/드레인 영역(23A)과 함께 정렬하도록 절연층내에 정확하게 개구를 형성하는 것이 어렵게된다. 이러한 어려움으로 기능치않는 DRAM 셀을 생성하고, 웨이퍼의 양품율을 떨어뜨리는 비정렬된 하부 캐패시터를 형성하기가 쉽게되며 이로서 반도체 웨이퍼상의 양호한 다이의 평균가격을 상승시킨다.

[종래의 DRAM 제조방법]

종래의 DRAM 제조 프로세스의 개요는 아래와 같다.

(1) 반도체 기판의 제공

(2) 게이트 산화물층 성장

(3) 게이트 폴리실리콘층(또는 폴리 1층) 용착 및 도핑

(4) 마스크 1: 폴리실리콘 게이트 영역을 형성하기 위해 게이트 폴리실리콘층 형성

(5) 마스크 2: N-형 LDD 영역 형성 및 주입

(6) 마스크 3: P-형 LDD 영역 형성 및 주입

(7) 폴리실리콘 게이트 영역상에 측벽스페이서 형성

(8) 마스크 4: 셀 소스/드레인 영역 형성 및 주입

(9) 마스크 5: N+형 소스/드레인 영역 형성 및 주입

(10) 마스크 6: P+형 소스/드레인 영역 형성 및 주입

(11) 인터 폴리산화물층에 용착

(12) 마스크 7: 셀콘택트 영역 형성(임계정렬)

(13) 폴리 2층 용착 및 도핑

(14) 마스크 8: 하부 캐패시터 전극과 대응하는 폴리 2층 형성

(15) 셀 캐패시터 절연층 형성

(16) 폴리 3층 용착 및 도핑

(17) 마스크 9: 하부 캐패시터 전극과 대응하는 폴리 3층형성

(18) 절연층 용착

(19) 알루미늄 스퍼터(sputter)

(20) 마스크 10: 알루미늄 층 패턴 형성

(21) 표면보호층 용착

(22) 마스크 11: 패드 마스크를 가지는 패드 영역 형성

상기 순차적인 제조단계에는 DRAM 셀용 하부 캐패시터전극을 형성하는 최소의 마스킹 단계가 요구되고 이런 마스킹단계는 상기 마스크 1에서 8의 단계로 제공된다. 소스/드레인 영역 접면에 인터폴리(interpoly) 절연층을 통하여 개구를 형성하는데 사용되는 마스크 7의 정렬은 통상 어려우나 폴리 1층에 적절한 정렬은 필요하다. 소정의 위치에 개구를 정렬하는 것은 어렵기 때문에 상기 마스킹 단계는 종종 임계마스킹단계로 알려진다.

[본 발명 DRAM 실시예]

본 발명 집적회로의 실시예는 제2도의 종단면도에 도시한 바와 같으며, 예를 들어 청구범위로 정의되는 것처럼 본 발명의 범위를 한정치 않아야 하는 예시의 목적을 위한 DRAM 구조(50)로서 도시된다.

본 발명 DRAM 집적회로는 중심메모리영역(51) 및 주변영역(53)을 포함하며 상기 주변영역은 전형적인 P-형 채널 FET(52) 및 N-형 채널 FET(55)를 포함한다. 중심메모리영역(51)에서, DRAM FET(59) 및 저장 셀 캐패시터(56)를 각각 갖는 DRAM 셀들은 P-형 반도체 기판(49)내에 형성된다. 금속막(80), 표면보호막(82), 제1보로포스포 실리카 유리(borophosphosilica glass: 제1 BPSG)(84), 제2보로포스포실리카 유리(85), 폴리실리사이드(86)같은 다른 셀요소들도 DRAM 집적회로 구조내에 형성된다.

DRAM 셀(57)내의 FET(59)는 예를 들어 P-형 웰영역(54)내에 형성된 N-형 채널 장치이다. N-형 소스/드레인 영역(58), 분리 산화물영역(61), 게이트 절연층영역(63), 게이트 폴리실리콘층(64), 캡 산화물층(62), 및 게이트측벽영역(65)들도 역시 상기 영역(54)내에 형성된다. 이 N-형 소스/드레인 영역은 N-형 LDD영역(67a) 및 N+형 소스/드레인 영역(70)을 포함하고, 또한 본 발명에 따른 DRAM 셀(57)의 상세한 제조방법이 제3도에서 제9도에 도시되어 있다.

상기 DRAM 셀 저장 셀캐패시터(57)는 하부 캐패시터 전극(67), 캐패시터 절연층(69) 및 상부 캐패시터 전극(71)을 포함하며, 이 하부 캐패시터 전극은 인터폴리 절연층이 없이 소스/드레인 영역(73)에 접촉하고 있다. 따라서, 하부 캐패시터 전극은 중간의 마스킹단계 없이 소스/드레인 영역(73)위에 제조되어 자기정렬공정을 통하여 소스/드레인 영역상에 형성된다. 상기 자기정렬공정은 종래 DRAM 제조공정에서 적어도 마스크 7단계를 제거한다.

제2a도는 제2도 집적회로의 부분평면도를 도시한 것으로, 이 평면도는 게이트폴리실리콘층(65), 하부 캐패시터 전극(67) 및 소스/드레인 영역(58)을 포함한다. 인터폴리 절연층은 게이트 폴리실리콘층 및 하부 캐패시터 전극 사이에 형성되지 않기 때문에, 폴리-1 게이트층은 폴리-2층에서 폴리-1층을 분리하는 산화물에 의하여 밀봉된다. 이 산화물은 폴리-1층, 폴리-2층쇼트없이 폴리-1층위에 폴리-2층이 놓이도록 하므로 종래 DRAM 집적회로의 제조공정에 사용했던 임계마스킹단계 7을 제거할 수 있게 된다.

[본 발명 DRAM의 제조방법]

본 발명 제조방법의 실시예는 다음과 같다:

(1) 반도체 기판제공

(2) 게이트 산화물층 성장

(3) 폴리 1층(또는 게이트 폴리실리콘층 1)용착 및 도핑. 폴리 1층위에 캡산화물층 용착

(4) 마스크 1: 폴리실리콘 게이트 영역(상부에 캡 산화물층을 가지는)을 형성하기 위한 폴리1층 형성

(5) 마스크 2: N-형 LDD영역 형성 및 주입

(6) 마스크 3: P-형 LDD영역 형성 및 주입

(7) 폴리실리콘 게이트 영역위에 측벽 스페이서형성

(8) 자기 정렬폴리 2층 용착, 바람직하게는 도핑없이 용착

(9) 얇은 산화물층 형성

(10) 마스크 4: P+형 소스/드레인 영역 형성 및 주입

(11) 마스크 5: n+형 소스/드레인 영역 형성 및 주입

(12) 폴리 2층부터 셀소스/드레인 영역까지 도펀트 유도를 위한 애닐(annel)

(13) 실리콘 질화물층 용착

(14) 마스크 6: 얇은 산화물층을 사용하여 질호물층 형성 그리고 에치정지

(15) 노광된 폴리 2층을 분해하여 산화물층 성장 및 가열 도펀트를 주입하는 것이 바람직하다.

(16) 질화물층 스트립

(17) 약 300Å의 산화물층 스트립

(18) 캐패시터 절연층 형성

(19) 폴리 3층 용착 및 도핑

(20) 마스크 7: 상부 캐패시터전극층 형성을 위한 폴리 3층 형성

(21) 절연층 용착

(22) 알루미늄 스퍼터

(23) 표면보호층 용착

(24) 마스크 8: 패드마스크를 구비하는 패드영역형성

제3도 내지 제9도는 본 발명에 따른 직접회로의 제조방법을 도시한 것으로, 제3 내지 9도의 실시예는 예시목적으로 도시되는바, 청구범위에 의하여 열거된 본 발명의 범위에 제한하지 않으며 또한 제3도 내지 제9도에 도시된 방법은 다르게 표시치 않는한 필요적으로 평가되지 않는다.

제3도는 p-형 반도체 기판(100)내에 형성된 P-형 웰 영역(103) 및 N-형 웰 영역(101)위에 필드 산화물 영역(102) 및 게이트 산화물층(104)이 형성되어 있는 것이 도시되어 있다. 상기 필드 산화물 영역(102)을 선택산화 프로세스(localized oxidation of silicon: 이하 LOCOS라 한다)와 같은 공지된 기술에 의하여 제조되며, 이 LOCOS는 반도체장치 제조용으로 사용되는 기판상에 제공되는 영역을 위한 시작점으로 사용된다. 게이트 산화물층(104)은 장치의 원하는 스위칭 증진을 위해 전형적으로 얇으며, 폴리실리콘층(106)은 산화물층(102, 104)위에 형성되고, 그리고, 산화물층(108)은 폴리실리콘층(106)위에 형성된다. 폴리실리콘층의 두께는 약 2,000Å에서 3,500Å으로 형성되며, 약 2,750Å이 적당하다. 이 폴리실리콘층(106)은 약 5E15에서 3E 16 atoms/㎠의 N+형불순물농도로 도핑하며, 약 1E16 atoms/㎠의 농도가 바람직하다. 산화물층(108)은 약 3,000Å에서 8,000Å의 두께로 이루어지며, 약 4,000Å의 두께가 바람직하고 물론 다양한 농도 및 두께는 개개의 응용에 의할 것이다.

폴리실리콘 게이트영역을 형성하기 위하여, 제3도에 도시한 구조에서 마스크, 노광, 에치를 실시한 것이 제4도와 같이 도시되어 있다. 폴리실리콘 게이트층(110)은 전형적인 리소그래피(lithography)기술에 의하여 형성한 얇은 게이트 산화물층(104)위에 결정되며, 또한 상기 폴리실리콘 게이트층(110)은 캡 산화물층(112)을 포함한다.

제4도의 구조에서 마스킹, 주입 및 스트리핑과 같은 방법을 실시하여 라이트 도핑된 드레인 영역(LDD)을 형성한다. N+형 LDD영역(114) 및 P-형 LDD영역(116)은 제5도에 도시한 바와 같이, 각각 웰영역에 형성된다. 상기 N-형 LDD영역(114)은 약 1E 내지 5E13의 농도로 인과 같은 종류의 불순물들이 주입되며, 약 3E 13 atoms/㎠의 농도가 바람직하고 N-형 주입의 접합깊이는 약 1,000Å 내지 3,000Å, 바람직하기로는 약 2,000Å으로 형성한다. 상기 P-형 LDD영역(116)은 약 1E13 내지 5E13 atoms/㎠의 농도가 바람직하고 P-형주입의 접합의 깊이는 약 1,500Å 내지 3,500Å 바람직하기로는 약 2,500Å으로 형성한다. 물론 다양한 농도 및 깊이는 개개의 응용에 의할 것이다.

상기 LDD 영역의 불순물은 기판위에 있는 얇은 산화물층내로 주입된 다음 이 LDD영역을 형성하도록 기판내로 확산된다. 상기 얇은 산화물층은 스크린(screen)으로 작용하며, 때론 아래에 있는 단일 크리스탈 기판을 주입으로 인한 극단적인 손상으로부터 보호해준다. 순차적인 애닐링단계에 의해 각 MOS장치용 상기 LDD영역을 형성하기 위하여 얇은 산화물층에서 웰영역내까지 불순물이 확산된다.

또한 본 방법에 의해 게이트 폴리실리콘층(110)의 연부위에 측벽스페이서(118)을 형성할 수 있다. 상기 측벽스페이서(118)는 전형적으로 절연 물질층의 용착, 상기 층의 강화 및 상기층의 수평표면제거의 단계에 의해 형성된다. 이산화규소, 질화규소 및 그들의 조합물 같은 상기 절연물질층은 제4도의 부분적으로 완성된 장치 구조의 표면상에 형성된다. 절연물질층을 강화하는 단계는 상부층 때론 폴리실리콘 등과 같은 도전층으로부터 폴리실리콘 게이트층(110)을 실링하는 단계를 포함한다.

비등방성에칭단계는 상기 측벽스페이서를 형성하는 강화된 절연층상에서 수행된다. 상기 비등방성의 에칭단계는 본질적으로 절연금 속의 수평표면을 제거하며 그리고 측벽공간(118)은 남도록 한다. 반응성 이온에칭, 플라즈마 에칭 또는 이와같은 방법 등 어는 한 방법이 소정의 비등방성 특성을 제공하도록 이용된다. 되도록이면, 절연 물질층은 전형적으로 N-형 및 P-형 LDD 영역의 상부 표면을 노광하기 위하여 절연 물질층의 오버-에칭(over-etching)에 의해 소스/드레인 영역으로부터 제거된다. 상부 표면을 제거하는데 사용하는 공정은 불화 수소산에 살짝 담그는 것과 같은 적합한(약 20초 동안 1% 정도)기술이 될 수 있다. 소스/드레인 영역 및 상부의 도전층 사이에 좋은 콘택트가 있게된다.

다음에, 제5도의 상부 표면 위에 폴리실리콘층(121)을 용착시키는 방법은 제6도에 도시한 바와 같다. 상기 폴리실리콘층(121)은 전형적으로 약 700 내지 1,300Å의 두께를 가지며, 약 1,000Å이 바람직하다. 얇은 산화물층(123)은 폴리실리콘층(121)위에 형성된다. 이 얇은 산화물층(123)은 200 내지 300Å의 두께를 가지며 250Å 정도가 바람직하고, 물론 이와같은 얇은 산화물층의 두께는 개개의 응용에 기초할 것이다.

상기 폴리실리콘층(121)은 N+형 소스/드레인 영역(124)의 형성을 위하여 마스크, 노광, 및 주입된다. 인(P), 비소(As)등의 N+형 불순물은 주입 또는 그와 유사한 단계에 의하여 마스크의 노광된 영역을 통하여 폴리실리콘층(121)내에 주입된다. 상기 인(P) 불순물은 약 5E15 내지 1E16 atoms/㎠의 농도를 포함하여, 8E15 atoms/㎠의 농도가 바람직하고, 둘중의 하나인 비소(As) 불순물은 약 5E15 내지 1E16 atoms/㎠의 농도를 포함하며, 8E15 atoms/㎠의 농도가 바람직하다. N+형 불순물들이 폴리실리콘층(121)으로부터 소스/드레인 영역내까지 순차적인 애닐 또는 불순물 유도 단계에서 확산된다. N+형 소스/드레인 영역의 그 접합 깊이는 약 1,000 내지 3,000Å, 그리고 바람직하게는 약 2,000Å 정도로 하는 것이 좋다. 불순물의 형태 및 농도는 종종 개개의 응용에 의하며, 포토레지스트(PR) 스트립 단계시에 폴리실리콘층(121)으로부터 N+형 주입 마스크층을 제거한다.

P+형 소스/드레인 영역 또한 폴리실리콘층(121)을 마스킹, 노광, 및 주입하는 단계에 의하여 형성된다. 붕소(B) 또는 이와같은 종류의 P+형 불순물은 약 5E15 내지 1E16 atoms/㎠, 그리고 바람직하게는 약 8E15 atoms/㎠의 농도를 포함한다. N+형 주입과 유사하게, 순차적 애닐 또는 유도단계는 폴리실리콘층(121)부터 원하는 소스/드레인 영역내까지 P+형 불순물이 확산된다. P+ 불순물의 접합 깊이는 약 1,500 내지 2,500Å, 바람직하게는 2,000Å으로 형성한다.

N+형 및 P+형 불순물 둘다는 순차적인 애닐단계, 통상의 도펀트 유도단계 동안에 폴리실리콘층(121)부터 그들 각각의 소스/드레인 영역내까지 확산되며, 그 구조의 결과는 제7도에 의해 도시된다. 상기의 순차적 애닐 단계는 이전의 주입들에서 있을 수 있는 단일 크리스탈 실리콘내의 단점을 보완한다. N+형 및 P+형 불순물들이 소스/드레인 영역내로 확산될 때, 보다 정확히 주입되고, 단일 크리스탈 실리콘내의 영역내에 발생하는 손상을 줄일 수 있음을 알 수 있다. 상기 크리스탈 실리콘 손상의 감소는 DRAM 집적회로에 생기는 접합의 질, 누설 등과 같은 성질을 개선하게 된다.

실리콘 질화물층(127)은 산화물층(123) 및 폴리실리콘층(121)상에 증착되며, 상기 질화물층(127)은 약 0.1 내지 0.16㎛, 바람직하게는 약 0.13㎛의 두께를 이룬다. 상기 질화물층은 제7도에 도시한 바와 같이 질화물층(132)의 노광 부분을 형성을 위한 포토레지스트 마스크(125)에 의해 형성된다.

에칭 단계는 제8도에 도시한 바와 같이 폴리실리콘층의 일부분(131)위에 질화물 영역이 남도록 형성하기 위하여 질화물층의 노광부분(132)을 제거한다. 질화물층의 에칭에서는, 고온 인산 또는 이와같은 종류의 습식에치가 사용된다. 약 0.015에서 0.035㎛ 바람직하게는 약 0.025㎛ 두께를 가지는 상기 산화물층(123)은 질화물 에치부터 에치정지시에 반응할 수 있다. 상기 포토레지스트 마스크(125)는 스트립공정을 한 다음 제거된다. 측벽공간(118) 및 캡 산화물층(108)이 폴리실리콘층(121)로부터 게이트 폴리실리콘층(110)을 효과적으로 분리하고 밀봉함을 알 수 있다.

제8도에 도시한 바와 같이 폴리실리콘(121)의 노광부분(132)을 분해하는 애닐단계(산화)를 통하여 산화물층이 성장된다. 상기 애닐단계는 필수적으로 이산화규소로 폴리실리콘층(121)을 분해하며, 전형적으로 약 2,000Å에서 3,000Å, 바람직하게는 약 2,500Å의 두께로 된다. 상기 단계는 폴리실리콘층으로부터 각각의 소스/드레인 영역까지 도펀트를 주입하는 단계이다. 폴리실리콘 부분(131)위에 있는 질화물층은 산화단계 및 폴리실리콘의 노광된 부분(131)이 매우빠른 비율로 이산화규소층(133)으로 변화되는 것을 지체시킨다. 다음에, 남아있는 상기 질화물층(127)은 예를들어, 고온의 인산용액 또는 이와 유사물을 사용하여 제거되며, 가능한한 질화물을 제거하는 습식에칭 단계전에 약 350Å정도의 산화물층(123)을 제거하는 것이 바람직하다. 그결과 구조는 제9도에 도시한 바와 같이 폴리실리콘층(131)(또는 하부 캐패시터 전극)에 접한 이산화규소층(133)으로 형성된다.

상기 하부 캐패시터 전극 구조는 폴리실리콘의 노광된 부분(132) 및 질화물이 덮인 폴리실리콘 부분(131)의 노광된 부분(132) 및 질화물이 덮인 폴리실리콘부분(131)의 사이에서 폴리실리콘을 이산화규소로 변환하는 서로다른 비율에 의해 형성된다. 폴리실리콘 변환의 다른 비율은 LOCOS 프로세스의 변환과 유사한 이유로 발생한다. 결과적으로 제9도와 같이 버즈 비크(bird's beak) 같은 것이 식별 가능한 구조(150)로 나타내며, 이런구조 및 서로접한 다른 재질(폴리실리콘 및 산화물층)들은 본 발명에 따른 최종의 장치의 쉬운 식별을 제공한다.

순차적 공정단계는 산화물층 등과같은 캐패시터 절연층을 형성하는 폴리실리콘층 부분(131)상에 있는 절연층을 성형하는 단계를 추가로 포함한다. 이런 절연층의 두께는 ONO 구조와 같이, 약 50 내지 120Å, 바람직하기로는 약 7.5Å의 두께로하며, 물론 절연층의 두께는 개개의 응용에 의한다.

이 복합 캐패시터 구조는 또다른 절연층위에 형성된 폴리실리콘층을 포함한다. 상기 폴리실리콘층은 전형적으로 약 5E15 내지 2E16 atoms/㎠, 바람직하게는 약 8E15 atoms/㎠의 농도를 가진 N+형 불순물들이 주입된다. 다음에 상기 폴리실리콘층은 캐패시터의 상부 전극을 형성하기 위한 마스킹 및 에칭단계에 의해 형성되며, 물론 이 복합적 장치는 적어도 절연된 절연층, 상호접속을 위한 금속화 및 표면보호막을 포함한다.

이상 상세한 실시예의 충분한 설명에서 살펴본 바와 같이, 본 발명은 여러가지 형태로 변경 가능하고, 선택적인 구조로 가능하며, 그리고 그에 상당하는 것들에도 이용될 수 있다. 예를들어 상기에서 DRAM 집적회로 구조의 용어들을 SRAM 또는 이와같은 것과 함께 본 발명을 실행 가능케 한다. 그러므로 상기 설명 및 실시예는 첨부된 청구범위로 한정되는 본 발명의 범위에 결코 제한된 것일 수 없다.

Claims (7)

1. 제1영역 및 제2영역을 갖는 반도체 기판을 제공하는 단계; 상기 제1영역상에 제1폴리실리콘층을 성형하는 단계; 상기 제1폴리실리콘층 위에 제1산화물층을 성형하는 단계;상기 제2영역 및 상기 제1산화물층위에 제2폴리실리콘층을 성형하는 단계; 상기 제2영역 위의 상기 제2폴리실리콘층의 일부분위에 질화물층을 성형하는 단계 및 상기 질화물층 아래에 있는 상기 폴리실리콘층부분보다 매우 빠른 비율로 산화하는 상기 제1영역 위의 상기 제2폴리실리콘층을 산화하는 단계; 상기 질화물층을 제거하는 단계, 상기 제2폴리실리콘부분위에 절연층을 형성하는 단계, 상기 절연층위에 제3폴리실리콘층을 성형하는 단계, 상기 제1폴리실리콘층을 도핑하는 단계, 상기 제2실리콘층을 도핑하는 단계를 포함하는데, 상기 절연층은 얇은 산화물층이며, 상기 질화물층을 성형하는 단계는 상기 제1폴리실리콘층위에 캡 산화물층을 성형하는 단계 및 상기 제1영역 및 제2영역의 교차부인 상기 제1폴리실리콘층의 연부위에 측벽 스페이서를 성형하는 단계를 포함하며, 상기 질화물층은 약 1,000Å 내지 1,600Å의 두께를 가지는 것을 포함하는 것을 특징으로 하는 반도체장치 성형방법.
2. 제1항에 있어서, 상기 제2폴리실리콘층의 산화 단계는 상기 제2폴리실리콘층부터 상기 제2영역 내로 도펀트를 확산시키는 단계인 것을 특징으로 하는 반도체장치 성형방법.
3. 제1항에 있어서, 상기 제2영역위에 있는 상기 제2폴리실리콘층, 상기 절연층 및 상기 제3폴리실리콘층이 DRAM 집적회로 구조용 캐패시터를 형성하는 것을 특징으로 하는 반도체장치 성형방법.
4. 제1영역 및 제2영역을 갖는 반도체 기판; 상기 제1영역 위에 있으며, 상기 제1영역 및 제2영역의 교차부의 연부를 포함하는 제1폴리실리콘층, 상기 제1폴리실리콘층 위에 있는 제1산화물층; 상기 제1산화물층의 일부와 상기 제2영역위에 있는 제2폴리실리콘층 및 상기 제1산화물층의 다른 부분 위에 있고. 상기 제1영역위에 상기 제2폴리실리콘층과 교차하며, 상기 제2폴리실리콘층에 접하는 버즈 비크(bird's beak)형의 구조를 형성하는 제2산화물층, 상기 제2폴리실리콘층위의 절연층, 상기 절연층사이에 놓이는 제3폴리실리콘층을 구비하는데, 상기 절연층은 얇은 산화물층이며, 상기 제1산화물층은 상기 폴리실리콘층위에 있는 캡산화물층 및 상기 폴리실리콘층연부상에 측벽 스페이서를 구비하며, 상기 제1폴리실리콘층은 도핑된 것이며, 상기 제2폴리실리콘층은 도핑된 것임을 특징으로 하는 반도체 장치.
5. 제4항에 있어서, 상기 제2폴리실리콘층, 상기 절연층, 및 상기 제3폴리실리콘층이 DRAM 집적회로 구조용 캐패시터를 형성하는 것을 특징으로 하는 반도체 장치.
6. 제4항에 있어서, 상기 캡 산화물층 및 측벽스페이서는 상기 제2폴리실리콘층으로부터 상기 제1폴리실리콘층을 분리하는 것을 특징으로 하는 반도체 장치.
7. 제4항에 있어서, 상기 산화물층은 폴리실리콘을 변환시켜 형성되는 것을 특징으로 하는 반도체장치.