KR0151126B1 - 고집적 디램 셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법 - Google Patents
고집적 디램 셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법Info
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Abstract
내용없음
Description
제1도는 종래 셀로우 트랜치 스택 커패시터를 갖는 디램셀의 제조공정도.
제2도는 본 발명의 셀로우 트랜치 스택 커패시터를 갖는 디램셀의 제조공정도.
* 도면의 주요부분에 대한 부호의 설명
1 : 기판 2 : 블록킹 산화막
3 : 트랜치 3a : 예비트랜치
4 : 패드산화막 5 : 질화막
6 : 필드산화막 7 : CVD산화막
8 : 게이트 9 : 마스크
10 : 스토리지노드 실리콘 11 : 박막유전체
12 : 반대전극 13 : 중간층 절연체
14 : 금속선
본 발명은 고집적 디램 셀(DRAM cell)에 적용되는 셀로우 트랜치 스택 커패시터(shallow trench stacked capacitor)의 제조방법에 관한 것으로, 특히 트랜치 주위의 새부리 형상(bird's beak)을 완전히 제거함은 물론 트랜치의 바닥이 평탄(flatness)하고, 깊이조절이 가능한 트랜치를 형성하는데 적당하도록 한 것이다.
종래의 셀로우 트랜치 스택 커패시터를 갖는 디램 셀을 제조하는 공정순서를 제1도의 (a)와 같은 평면도 A-A'선 단면도를 기준으로 설명하면 다음과 같다.
먼저, 기판(1) 위에 통상의 필드산화막(6)공정 및 게이트(8)를 한정(define)한 다음 정션(junction)(15)을 위한 이온주인 공정을 실현하면 (b)와 같이 된다.
다음에 (c)와 같이 절연체(insulator)로서 CVD산화막(7)을 2000∼3500Å정도를 증착한 후 트랜치 마스크(9)를 이용하여 산화막을 선택적으로 식각한다.
이때, 필드산화막 공정(LOCOS)의 결과로서 활성영역까지 형성된 새부리형상(P) 때문에 상당량(1000∼1500Å정도)의 산화막 과도식각이 요구된다.
그리고, (d)와 같이, 마스크(9)를 제거한 후, CVD산화막(7)을 블록킹(blocking)막으로하여 트랜치(3)를 약 0.6∼1.5㎛정도의 깊이까지 형성시킨다.
이후, (e)와 같이, 스토리지노드 실리콘(10)을 CVD방법으로 증착한 후, 도핑하고, 커패시터 영역만 남긴채 식각한 다음, 박막유전체(thin dielectric)(11)를 형성하고, 반대전극(opposite electrode)(12)을 스토리지노드 실리콘과 같은 방법으로 형성하되 트랜치가 완전히 채워지게한 다음 식각하고, 중간층 절연체(interlayer insulator)(13)를 형성한 후, 금속선(14)과 실리콘기판(1)의 정션(15)을 접속시키고, 그 위에 절연체(13)을 덮으면 하나의 디램 셀이 완성된다.
이와 같은 종래의 기술에 있어서 반도체 기억소자(특히 디램)의 집적도가 16Mbit정도가 되면, 공간이매우 좁아지고 트랜치(3)와 필드산화막(6)간의 공간은 약 0.1㎛정도로 실제 필드산화시 형성되는 새부리 형상(P)의 길이 (패드옥사이드 두께 4000Å시 새부리 형상 약 3000Å정도)보다 매우 작으므로 식각하는데 어려움이 있었다.
따라서, 기존의 공정 방식대로라면 트랜치의 깊이조절이 어렵고 트랜치 한정시에 새부리 형상(P)산화막을 완전히 제거할 때까지 과도한 산화막 식각을 해야하며 이와 같이 과도식각 후 실리콘기판의 표면은 새부리형상(P)이 있던 부분에서 더 깊이 파이므로 트랜치(3)식각을 하고 나면, 제1도의 (d)와 같이 밑면이 평탄하지 못한 트랜치 형상을 갖게 될 뿐만 아니라 상기와 같은 트랜치에서 형성된 박막유전체(11)는 약점(weak points)이 많아서 제품의 신뢰성이 저하되는 결점이 있었다.
본 발명은 이와 같은 종래의 고집적 디램 셀을 제조하는 공정순서를 제1도의 (a)와 같은 평면도의 A-A'단면도를 기준으로 제2도를 참조하여 상세히설명하면 다음과 같다.
먼저, 기판(1)에 약 500∼1000Å정도의 블록킹 산호막(2)을 덮고 트랜치영역만 하전하여 산화막(2)을 선택식각한 후, 포토레지시트를 제거함으로써 제2도 (a)와 같은 약 0.2∼0.3㎛정도의 얇은 예비-트랜치(3a)를 형성한다. 다음에 약 200∼500Å정도의 필드산화막(4)을 형성한 후, 질화막(5)을 약 1000∼1700Å정도로 CVD증착시키고 필드영역을 한정하여 질화막(5)을 선택식각한다.
이때, 질화막(5)이 예비-트랜치(3a)를 완전히 커버하고 원래의 필드영역으로 약 0.2㎛정도 중복되어야 하며, 이후 채널정지를 위한 필드이온을 주입한다.
또한, 제2도 (c)와 같이, 필드산화막(6)을 약 4000∼6000Å정도 형성시키고, 제2도 (d)와 같이, 질화막(5)과 패드산화막(4)을 제거한다.
이후 제2도 (e)와 같이, 실리콘을 증착하여 도핑하고, CVD산화막(7)을 증착한 다음 게이트(8)을 한정하며, 게이트(8)양측의 기판내에 소오스 및 드레인정션을 형성하기 위해 기판과 반대도전형의 이온(As 또는 P)을 주입한다.
다음에 제2도 (f)와 같이, 게이트(8)를 포함한 기판 전면에 CVD산화막을 형성한 후, 방향성 RIE(Reactive Ion Etch)로 식각하여 상기 게이트(8)의 양측면에 측벽(7a)을 형성한다.
이때, 측벽(7a)의 두께는 예비-트랜치의 경계에까지 이르도록 조절한다.
그리고 제2도 (g)와 같이, 예비-트랜치의 한정 경계보다 4면이 모두 0.1㎛씩 더 큰 마스크(9)로 예비-트랜치(3a)영역만 오픈한 다음, 트랜치(3)식각을 실시하는데, 이때 트랜치(3)의 깊이는 약 0.6∼1.5㎛가 되게 식각하며 이후 마스크(9)를 제거한다.
다음에 제2도 (h)와 같이 스토리지노드 실리콘(10)을 CVD로 증착하고 도핑한 다음 포토 및 식각하여 스토리지노드를 한정하며, 박막유전체(11)를 형성하고 반대전극(12)는 완전히 CVD실리콘으로 형성한 후, 도핑한다.
이때 트랜치(3)는 완전히 CVD실리콘으로 채워져야 한다.
또한, CVD실리콘을 제2도 (i)와 같이, 약 1000∼1500Å정도로 식각한 다음 포토 및 식각으로 반대전극을 한정하되 이때 스토리지노드 공정이 형성된 정션 부위의 패드폴리(10a)위에 있는 박막유전체(11)를 함께 완전히 식각한다.
다음, 마지막 공정으로 중간층 절연체(13)와 금속선(14)을 형성시키면, 제2도 (j)와 같은 디램 셀이 형성되는 것이다.
이상과 같은 공정순서에 의해 제조되는 본 발명은 트랜치 주위의 새부리 형상을 완전히 제거할 수 있음은 물론 평탄하고 바닥이 편평한 그리고 깊이를 조절할 수 있는 트랜치를 형성할 수가 있을 뿐만 아니라 박막 유전체(11)의 약점이 없어지므로 커패시터의 신뢰도를 향상시킬 수 있는 효과를 갖는다.
Claims (4)
- 필드영역과 활성영역을 정의한 후, 스토리지전극이 형성될 영역의 기판을 0.2∼0.3㎛깊이로 식각하여 예비트랜치를 형성하는 공정과 트랜치의 일측면으로부터 일정거리를 두고 필드산화막을 형성한 후, 상기 활성영역의 기판상에 게이트전극 및 그 양측의 기판내에 소오스 및 드레인 확산층을 형성하는 공정과 상기 예비트랜치부분만이 노출되는 마스크를 이용하여 노출된 예비트랜치를 계속적으로 식각하여 0.6∼1.5㎛깊이의 트랜치를 형성하는 공정과 상기 트랜치를 포함한 전면에 스토리지전극용 폴리실리콘을 증착한 후 패터닝하여 스토리지전극을 형성하는 공정과 상기 스토리지전극상에 박막유전체를 형성한 후, 박막유전체상에 커패시터 상부전극을 차례로 형성하는 공정을 포함하여 이루어지는 것을 특징으로 하는 고집적 디램 셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법
- 제1항에 있어서, 상기 필드산화막은 국부산화공정(LOCOS)으로 이루어지며 국부산화공정에 따른 질화막은 상기 예비트랜치를 완전히 커버함과 동시에 상기 필드영역으로 0.1∼0.2㎛정도가 중첩되도록 한정함을 특징으로 하는 고집적 디램셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법.
- 제1항에 있어서, 상기 게이트전극의 양측에 상기 트랜치의 에지까지 형성되는 측벽산화막을 형성하는 것을 특징으로 하는 고집적 디램 셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법.
- 제1항에 있어서, 상기 마스크는 예비트랜치보다 4면이 각각 0.1㎛이상 더 넓은 것을 특징으로 하는 고집적 디램 셀에 적용되는 셀로우 트랜치 스택 커패시터의 제조방법.
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