KR100308510B1 - 반도체 장치 및 트렌치형 소자 분리 구조 - Google Patents

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다니구찌 이찌로오, 기타오카 다카시
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Abstract

본 발명은 트렌치형 소자 분리의 매립 산화막의 에지(edge)부에서 오목부가 발생하지 않는 트렌치형 소자 분리 구조를 제공한다.
실리콘 기판에 형성된 홈 내부의 매립 산화막의 주위뿐만 아니라, 실리콘 기판 표면으로부터 상부로 돌출된 매립 산화막의 측면에도 CVD막보다 내에칭성이 높은 열산화막을 형성한다.

Description

반도체 장치 및 트렌치형 소자 분리 구조{SEMICONDUCTOR DEVICE AND TRENCH TYPE ELEMENT ISOLATION STRUCTURE}
본 발명은 반도체 집적 회로에 이용하는 트렌치형 소자 분리 구조에 관한 것이다.
반도체 집적 회로에서, 동작시의 소자들 간의 전기적인 간섭을 없애 각 소자를 완전히 독립해서 제어하기 위해, 소자간을 소자 분리하는데, 특히 트렌치형 소자 분리 구조는 트렌치 내부에 절연물을 충전(充塡)하는 구조로, 버즈 빅(bird's beak)이 거의 발생하지 않기 때문에, 반도체 집적 회로를 미세화하는데 불가결한소자 분리 구조이다.
도 13은 종래의 트렌치형 소자 분리 구조의 형성 방법의 공정 단면도로, 우선 도 13의 (a)에 도시된 바와 같이, 실리콘 기판(1)상에 밑바탕 산화막(2), 실리콘 질화막(3)을 차례로 적층 형성한 후, 사진 제판 패턴(도시하지 않음)을 마스크로, 실리콘 질화막(3), 밑바탕 산화막(2)을 순차 패터닝하여, 실리콘 기판(1)에 홈을 형성한다.
다음에, 도 13의 (b)에 도시된 바와 같이, 열 산화에 의해 홈의 내벽에 열산화막(10)을 형성한 후, CVD법에 의해 전면에 매립 산화막(11)을 퇴적시킨다.
다음에, 도 13의 (c)에 도시된 바와 같이, 실리콘 질화막(3)을 스토퍼로 한 CMP법에 의해 질화막(3) 상부에 형성된 매립 산화막(11)을 제거함으로써 홈 내부에만 매립 산화막(11)을 남긴다.
다음에, 도 13의 (d)에 도시된 바와 같이, 열 인산에 의해 실리콘 질화막(3)을 제거한 후, CVD법에 의해 전면에 CVD 산화막(20)을 퇴적시킨다.
다음에, 도 13의 (e)에 도시된 바와 같이, 이방성 에칭을 행함으로써, 매립 산화막(11)의 측벽에만 CVD 산화막(20')을 남긴다.
최종적으로, 도 13의 (f)에 도시된 바와 같이, 밑바탕 산화막(2)을 플루오르화 수소산으로 제거함으로써 트렌치형 소자 분리 구조를 완성한다.
트렌치형 소자 분리 구조의 제조 방법에서는, 최종적으로 활성 영역(23)상에 형성된 밑바탕 산화막(2)의 제거가 불가결하지만, 종래 구조의 트렌치형 소자 분리구조에서는 CVD법에 의해 형성된 산화막인 CVD 산화막(20')에서, 플루오르화 수소산에 의한 에칭 속도가 열산화막에 비해 크기 때문에, 도 13의 (f)에 도시된 밑바탕 산화막(2)의 제거 공정에서, CVD 산화막(20')도 에칭되어, 홈 내부의 매립 산화막(11)의 보호막으로서의 기능을 담당하지 못하며, 홈 내부의 매립 산화막(11)도 에지부에서 에칭되어, 홈 내부의 매립 산화막의 에지 부분에서 오목부(21)가 발생하게 된다.
집적 회로에서는 도 16에 도시된 바와 같이, 상기 트렌치형 소자 분리 영역 상에 게이트 전극(22)을 형성하여, 활성 영역(23)에 형성된 트랜지스터를 상기 게이트 전극(22)에 의해 제어하는 구조를 채용하는 경우가 있지만, 이 경우 상기 오목부(21)의 존재에 의해 게이트 전극(22)이 트렌치의 에지 부분에서 매끄러운 형상이 되지 못하고, 전계 집중이 발생되어, 트랜지스터의 임계치 전압이 저하하는 역 내로우 채널 효과(reverse narrow channel effect)의 원인이 된다. 특히, 반도체 소자의 집적화가 진전되어, 활성 영역(23)의 폭(트렌치와 트렌치의 간격)이 좁아짐에 따라, 역 내로우 채널 효과의 영향은 현저하게 되고, 트랜지스터의 임계치 전압의 제어가 매우 곤란하게 되어, 회로 동작에 악영향을 미치게 된다.
본 발명은 상기한 점을 감안하여 이루어진 것으로, 본 발명의 목적은 트렌치형 소자 분리의 매립 산화막의 에지부에서, 오목부가 발생하지 않는 트렌치형 분리 구조의 제조 방법을 제공함에 있다.
상기한 목적을 달성하기 위해 본 발명자들은 극력 연구한 결과, 실리콘 기판에 형성된 홈 내부의 매립 산화막의 주위뿐만 아니라, 실리콘 기판 위쪽으로 돌출된 매립 산화막의 측면에도 CVD막보다 내에칭성이 높은 열산화막을 형성함으로써, 밑바탕 산화막의 제거 공정에서의 매립 산화막의 에지부에서의 오목부의 발생을 방지하여, 트렌치형 소자 분리 영역 상에 게이트 전극을 형성한 트랜지스터의 역 내로우 채널 효과를 억제할 수 있다는 것에 견출하여, 본 발명을 완성하였다.
즉, 본 발명은 실리콘 기판 상에 형성된 홈에, 상기 실리콘 기판 표면으로부터 위쪽으로 돌출된 매립 산화막이 열산화막을 통해 매립된 트렌치형 소자 분리 구조의 제조 방법에 있어서, 상기 실리콘 기판 상에 밑바탕 산화막을 통해 비단결정 실리콘막을 형성한 후, 그 비단결정 실리콘막이 상기 실리콘 기판의 홈 벽부와 연속하는 측벽부를 갖도록, 상기 비단결정 실리콘막의 표면으로부터 상기 실리콘 기판 안까지 이르는 홈을 형성하는 홈 형성 공정, 상기 홈 벽부를 포함하는 상기 홈 내부의 표면 및 상기 비단결정 실리콘막의 상기 측벽부에 열산화막을 형성하는 열산화 공정, 및 상기 열산화된 측벽부를 제외한 상기 비단결정 실리콘막을 제거하는 제거 공정을 포함하고, 상기 매립 산화막의 상기 실리콘 기판 표면으로부터 위쪽으로 돌출된 측면에도 상기 열산화막이 형성되도록 상기 매립 산화막을 형성하는 것을 특징으로 하는 트렌치형 소자 분리 구조의 제조 방법이다.
이런 방법에서는 매립 산화막의 주위가 홈 내부의 실리콘 기판 표면뿐만 아니라 실리콘 기판 표면으로부터 상부로 돌출된 부분의 측면에도, CVD 산화막에 비해 내에칭성이 높은 열산화막으로 피복되어 있기 때문에, 밑바탕 산화막의 에칭 공정에서도 이런 열산화막은 에칭되기 어렵다.
즉, 종래 방법에서는 실리콘 기판 표면으로부터 상부로 돌출된 매립 산화막주위에 형성된 CVD 산화막이, 상기 밑바탕 산화막의 에칭 공정에서 동시에 에칭됨으로써 홈 내부의 매립 산화막의 에지부에서 오목부가 발생했었지만, 본 방법에서는 실리콘 기판 표면으로부터 상부로 돌출된 매립 산화막 측면에는 CVD 산화막에 비해 내에칭성이 높은 열산화막이 형성되어 있기 때문에, 상기 밑바탕 산화막의 에칭 공정에서는 에칭되기 어렵고, 매립 산화막의 측면을 보호하여, 매립 산화막의 에지부에서의 오목부의 발생을 방지할 수 있게 된다.
이로 인해, 트렌치형 소자 분리 구조 상에 게이트 전극을 형성한 트랜지스터에서는, 분리 홈 내부의 매립 산화막에 오목부가 발생하지 않기 때문에, 종래와 같은 매립 산화막상에 형성한 게이트 전극에서의 전계의 집중 발생을 방지할 수 있어, 트랜지스터의 역 내로우 채널 효과를 억제할 수 있게 된다.
또한, 본 발명은 상기 제조 방법에 있어서, 상기 열산화 공정과 상기 제조 공정 사이에, 상기 홈 내부 및 상기 비단결정 실리콘막 상에 상기 매립 산화막을 퇴적시키는 퇴적 공정과, 상기 비단결정 실리콘막이 노출될 때까지 상기 매립 산화막의 상면으로부터 막 두께를 감소시키는 박막화 공정을 더 포함하고, 상기 실리콘 기판 표면으로부터 위쪽으로 돌출되어, 그 돌출된 측벽에도 상기 열산화막이 설치된 상기 매립 산화막을 형성하는 것을 특징으로 하는 트렌치형 소자 분리 구조의 제조 방법이다.
특히, 본 제조 방법에서는 종래 방법과 같이 건식 에칭에 의한 막 제거 공정을 포함하지 않기 때문에, 기판에서의 손상의 발생을 방지할 수 있게 된다.
또한, 본 발명은 실리콘 기판에 형성된 홈에 상기 실리콘 기판 표면으로부터위쪽으로 돌출된 매립 산화막이 열산화막을 통해 매립된 트렌치형 소자 분리 구조에 있어서, 상기 실리콘 기판 표면으로부터 위쪽으로 돌출된 매립 산화막의 상기 홈의 홈벽에 수직 방향의 막 두께가, 상기 실리콘기판 표면 근방에서 가장 두껍게 되도록, 상기 열산화막이 상기 실리콘 기판 표면 근방에서 점차 바깥쪽으로 돌출된 돌출 부분을 갖는 것을 특징으로 하는 트렌치형 소자 분리 구조이다.
이런 트렌치형 소자 분리 구조에서는, 종래 구조와 같이 매립 산화막의 에지 부분에 오목부가 형성되지 않아 상부가 평탄하며, 또한 열산화막이 기판 표면 근방에서 바깥쪽으로 매끄럽게 돌출되기 때문에, 트렌치형 소자 분리 구조 상에 게이트 전극을 갖는 트랜지스터를 형성할 경우에, 게이트 전극 형상이 특히 저면에서 매끄럽게 형성될 수 있으므로, 종래 구조에서 발생하던 매립 산화막의 에지 상부의 게이트 전극에서의 전계 집중의 발생을 방지할 수 있어, 트랜지스터의 역 내로우 채널 효과를 억제할 수 있게 된다.
도 1은 본 발명의 제1 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 2는 본 발명의 제2 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 3은 본 발명의 제3 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 4는 본 발명의 제4 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 5는 본 발명의 제5 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 6은 본 발명의 제6 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 7은 본 발명의 제7 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 8은 본 발명의 제8 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 9는 본 발명의 제9 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 10은 본 발명의 제10 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 11은 본 발명의 제1 실시 형태에 의해 제작된 트렌치형 소자 분리 구조의 단면도.
도 12는 본 발명의 제11 실시형태에 따른 트렌치형 소자 분리 구조를 이용한 DRAM 구조의 단면도.
도 13은 종래의 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 14는 종래의 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 15는 종래의 트렌치형 소자 분리 구조의 제조 공정 단면도.
도 16은 종래의 트렌치형 소자 분리 구조상에 게이트 전극을 형성한 트랜지스터의 단면 구조도.
도 17은 종래의 트렌치형 소자 분리 구조의 제조 공정 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 실리콘 기판
2 : 밑바탕 산화막
3 : 실리콘 질화막
5 : 폴리실리콘막
10 : 열산화막
11 : 매립 산화막
12 : 홈
13 : 측벽부
14 : 열산화용 폴리실리콘막
15 : 열산화막
16 : 상층 매립 산화막
20, 20' : CVD 산화막
21 : 오목부(recess)
22 : 게이트 전극
23 : 활성 영역
40 : 이음매(seam)
(발명의 실시 형태)
<제1 실시 형태>
도 1은 본 발명의 제1 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 도시한다.
먼저, 도 1의 (a)에 도시된 바와 같이, 기판(1) 상에 열산화에 의해 실리콘 산화막인 밑바탕 산화막(2)을 5 ∼ 30nm 정도, 비단결정 실리콘막으로서 폴리실리콘막(5)을 100 ∼ 300nm 정도 순차 적층 형성하고, 이방성 에칭에 의해 소자 분리형성 영역의 폴리실리콘막(5), 밑바탕 산화막(2)을 에칭하며, 또한 기판(1)을 100 ∼ 500nm 정도의 깊이로 에칭함으로써 기판 내에 홈(13)을 형성한다.
이에 의해, 폴리실리콘막(5)이 실리콘 기판(1)의 홈 벽부와 연속하는 측벽부(12)를 갖도록, 폴리실리콘막(5)의 표면으로부터 실리콘 기판(1)에 이르는 홈(13)을 형성할 수 있게 된다.
또, 비단결정 실리콘막으로는 폴리실리콘막 이외에 비정질 실리콘막도 사용할 수 있다.
다음에, 도 1의 (b)에 도시된 바와 같이, 열산화에 의해 홈 내부에 실리콘 산화막(10)을 5 ∼ 50nm 정도 형성한다. 이 때, 상기 폴리실리콘막(5)의 측벽부(12) 및 상면도 동시에 산화된다.
이런 열산화 공정에서는, O2나 H2O와 같은 산화제가 산화막 안으로 확산되기 쉽고 밑바탕 산화막(2) 안으로도 확산되기 때문에, 밑바탕 산화막(2) 근방의 실리콘(1, 5)이 더욱 산화되어, 도 1의 (b)에 도시된 바와 같은 열산화막(10)의 막 두께는 밑바탕 산화막(2)과의 접속부 근방에서 외부로 매끄럽게 두껍게 되는 구조가 된다.
다음에, 도 1의 (c)에 도시된 바와 같이, CVD법에 의해 전면에 실리콘 산화막인 매립 산화막(11)을 퇴적시킨다.
다음에, 도 1의 (d)에 도시된 바와 같이, CMP법에 의해 폴리실리콘막(5) 상부에 형성된 열산화막(10), 홈 내부의 열산화막(10), 매립 산화막(11)의 일부, 및폴리실리콘막(5)의 일부를 상부로부터 제거한다.
다음에, 도 1의 (e)에 도시된 바와 같이, 건식 에칭법에 의해 폴리실리콘막(5)을 선택적으로 제거하고, 최종적으로 도 1의 (f)에 도시된 바와 같이 밑바탕 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거함으로써, 실리콘 기판(1)의 표면으로부터 위쪽으로 돌출된 매립 산화막(11)의 측면에도 열산화막이 형성된 트렌치형 소자 분리 구조를 형성한다.
이와 같이, 본 발명의 제1 실시 형태에 따른 방법에서는, 도 1의 (f)에 도시된 밑바탕 산화막(2)의 에칭 공정에서, 동시에 매립 산화막(11), 열산화막(10)도 상부로부터 에칭되지만, 매립 산화막(11)의 주위는 종래와 같이 CVD법으로 형성된 산화막(20)이 아닌 내에칭성이 높은 열산화막(10)으로 피복되어 있기 때문에, 종래와 같이 홈 내부의 매립 산화막(11)의 에지부에서 오목부가 발생하지 않는다.
도 11은 본 발명의 제1 실시 형태에 따른 방법으로 제작한 트렌치형 소자 분리 구조이다.
이런 소자 분리 구조에서, 소자 분리 영역으로서 작용하는 매립 산화막(11)의 상면은 반도체 기판(1)의 표면보다도 높게 되어 있고, 홈 내벽에 열산화에 의해 형성된 산화막(10)은 홈 내부뿐만 아니라, 기판보다 상부의 매립 산화막(11)의 측벽에까지 형성되어 있어, 매립 산화막(11)에는 종래 구조와 같은 오목부가 발생하지 않는다.
또한, 열산화막(10)은 실리콘 기판 표면 근방에서 활성 영역(23) 측(바깥 쪽)으로 매끄럽게 이어져 있다.
따라서, 이런 트렌치형 소자 분리 구조 상에 게이트 전극을 형성한 트랜지스터에서는, 도 16에 도시된 종래 구조의 게이트 전극(22) 구조에서 발생하는 매립 산화막(11)의 에지 상부의 게이트 전극에서의 전계 집중의 발생을 방지할 수 있고, 트랜지스터의 역 내로우 채널 효과를 억제할 수 있게 된다.
<제2 실시 형태>
도 2에 본 발명의 제2 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
우선, 도 2의 (a)에 도시된 바와 같이, 기판(1)상에 열산화법에 의해 실리콘 산화막으로 이루어진 밑바탕 산화막(2)을 5 ∼ 30nm 정도, 폴리실리콘막(5)을 30 ∼ 100nm 정도, 실리콘 질화막(3)을 100 ∼ 300nm 정도의 막 두께로 순차 적층 형성한 후, 이방성 에칭에 의해 소자 분리 형성 영역의 실리콘 질화막(3), 폴리실리콘막(5), 밑바탕 산화막(2)을 개구하고, 또한 기판(10)을 100 ∼ 500nm 정도의 깊이로 에칭함으로써, 기판내에 홈(13)을 형성한다.
다음에, 도 2의 (b)에 도시된 바와 같이, 열산화법에 의해 홈 내부에 열산화막(10)을 5 ∼ 50nm 정도 형성한다. 이런 공정에서는 폴리실리콘막(5)의 측벽부(12)도 산화된다.
다음에, 도 2의 (c)에 도시된 바와 같이, CVD법에 의해 전면에 실리콘 산화막(11)을 퇴적시킨다.
다음에, 도 2의 (d)에 도시된 바와 같이, CMP법에 의해 실리콘 질화막(3) 상부에 형성된 산화막(11)을 제거한다.
다음에, 도 2의 (e)에 도시된 바와 같이, 열 인산에 의해 실리콘 질화막(3)을 제거하고, 계속해서 건식 에칭법에 의해 폴리실리콘막(5)을 제거한다.
최종적으로, 도 2의 (f)에 도시된 바와 같이, 실리콘 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거하여, 트렌치형 소자 분리 구조를 형성한다.
이런 제조 방법에서는, 상기 제1 실시 형태에 기술된 효과 외에, 도 2의 (d)에 도시된 CMP법에서의 스토퍼로서, 실리콘 산화막과의 선택비가 큰 실리콘 질화막(3)을 이용하고 있기 때문에, 기판 표면으로부터 돌출된 매립 산화막의 높이를 정밀도 좋게 제어할 수 있고, 소자간의 매립 산화막의 높이 편차를 작게 할 수 있게 된다.
또한, 본 실시 형태에 따른 방법을 이용함으로써, 상기 제1 실시 형태와 마찬가지로 도 11에 도시된 구조의 트렌치형 소자 분리 구조의 제작이 가능하게 되고, 제1 실시 형태와 동일한 효과를 얻을 수 있다.
<제3 실시 형태>
도 3에 본 발명의 제3 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
소자의 미세화에 따라 트렌치 홈의 폭이 좁어지는 경우, 도 14에 도시된 바와 같은 이음매(seam)의 발생이 문제가 되지만, 본 실시 형태는 이런 이음매의 발생을 발생하는 것이다.
즉, 도 13의 종래 방법에 의해 매립 산화막(11)을 매립하는 경우, 홈의 아스펙트비(aspect ratio)가 커지게 되면 매립이 불완전하게 되고, 도 14의 (a)에 도시된 바와 같이 홈 내부에 이음매(40)가 발생한다. 도 14중, 참조 번호 1은 기판, 참조 번호 2는 열산화막, 참조 번호 5는 질화 실리콘막을 나타낸다.
도 14의 (b), 14의 (c)에 도시된 바와 같이, 이런 이음매(40)가 존재하는 구조에서는, 실리콘 산화막(2)을 플루오르화 수소산으로 제거할 때에 이음매가 더욱 확대되어, 다음 공정에서 홈 상부에 형성되는 배선 재료가 이음매 내로 인입되어, 쇼트가 발생하기 쉽게 된다. 이런 이음매(40)를 없애고 트렌치 분리를 형성하기 위해서는, 에치백에 의해 이음매 위치까지 매립 산화막(11)을 제거하고, 산화막을 재차 매립하는 것이 고려되지만, 도 15의 (a), 15의 (b)에 도시된 바와 같이, 통상의 건식 에칭에서는 실리콘 산화막과 실리콘 질화막의 선택비가 작고, 도 15의 (b)에 도시된 바와 같이 이음매(40)의 제거를 위한 에칭 공정에서 실리콘 질화막(3)도 제거되기 때문에, CMP시에 실리콘 질화막(3)을 스토퍼로서 이용할 수 없게 된다.
그래서, 본 실시 형태에서는, 우선 홈(13)의 폭이 좁기 때문에, 도 3의 (c)에 도시된 바와 같이 홈 내부에 이음매(40)가 발생한다. 도 3의 (a), 3의 (b)의 공정은 홈의 폭이 좁게 되어 있는 것 이외는 제1 실시 형태와 동일하다.
다음에, 도 3의 (d)의 공정에서 이음매(40)가 발생된 매립 산화막(11)은 건식 에칭 등에 의해 소정 위치, 즉 이음매(40)가 노출될 때까지 상부로부터 제거된다.
다음에, 도 3의 (e)에 도시된 바와 같이, 상층 매립 산화막(12)을 CVD법에 의해 전면에 퇴적시킨다. 상층 매립 산화막(12)의 매립 공정에서는 매립산화막(11)을 형성할 경우에 비해 홈의 아스펙트비가 작게 되어 있기 때문에 이음매는 발생하지 않는다.
계속해서, 도 3의 (f) ∼ (h)에 도시된 바와 같이, 제1 실시 형태의 공정[도 1의 (d)∼(f)]와 동일한 공정을 행함으로써, 트렌치형 소자 분리 구조가 완성된다.
여기서는 매립 산화막(11)을 이음매(40)가 절반 정도 제거될 때까지 에칭했지만, 제2 산화막(12)의 퇴적시에 매립 가능한 범위에서 이음매를 남기거나, 또는 매립 산화막(11)의 건식 에칭 후에 플루오르화 수소산 처리를 행함으로써 이음매 개구부를 넓혀서, 제2 산화막 퇴적시의 이음매의 매립 효율을 향상시켜도 된다.
본 실시 형태에 따른 방법에서는, 제1 실시 형태와 동일한 효과가 얻어지는 것외에, 이음매의 발생을 방지할 수 있고, 트렌치형 소자 분리상에 전극을 형성할 경우의 전극의 쇼트 등을 저감할 수 있으며, 이런 트렌치형 소자 분리를 이용한 집적 회로의 제조 수율의 향상을 도모할 수 있게 된다.
또, 도 3의 (d)에 도시된 매립 산화막(11), 열산화막(10)의 건식 에칭 공정에서의 매립 산화막(11), 열산화막(10)에 대한 폴리실리콘막(5)의 에칭 선택비는 매우 크기 때문에, 폴리실리콘막(5)은 에칭되지 않고 매립 산화막(11), 열산화막(10)만 에칭될 수 있으므로, 도 3의 (f)에 도시된 CMP 공정에서 스토퍼가 되는 폴리실리콘막(12)이 이런 공정에서 얇게 되지 않는다.
또한, 본 제3 실시 형태에 따른 방법을 이용함으로써, 도 11에 도시된 상기 제1 실시 형태와 동일한 구조의 트렌치형 소자 분리 구조의 제작이 가능하게 되어, 동일한 효과를 얻을 수 있다.
<제4 실시 형태>
도 4에 본 발명의 제4 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
도 4의 (a) ∼ (d)의 공정은 이음매(40)가 없는 점을 제외하고는 제3 실시 형태에 도시된 도 3의 (a) ∼ (d)의 공정과 동일하고, 도 4의 (d)의 공정에서는 건식 에칭에 의해 폴리실리콘막(5)의 상면과 저면 사이의 소정 위치까지 상기 매립 산화막(11) 및 상기 열산화막(10)을 상부로부터 제거하여, 상기 폴리실리콘막(5)의 적어도 일부의 측면 및 상면을 노출시킨다.
계속해서, 도 4의 (e)에 도시된 바와 같이, 재차 폴리실리콘막(5)의 노출된 측면 및 상면을 열산화함으로써, 매립 산화막(11)의 양측의 열산화막(10)의 선단 부분을 두껍게 하도록, 폴리실리콘막(5)의 노출된 측면 및 상면을 산화시킨다.
이런 폴리실리콘막(5)의 열산화 공정에서, 트렌치 홈 내부에서 산화제는 매립 산화막(11) 내에서는 거의 확산되지 않기 때문에, 트렌치 홈 내부의 실리콘 기판(1)은 거의 산화되지 않는다. 한편, 실리콘 기판(1)의 표면보다 상부에서는 산화제가 용이하게 폴리실리콘막(5) 표면에 도달하기 때문에, 폴리실리콘막(5)의 측벽부(12)가 산화되고, 특히 도 4의 A부분에서는 공정(도 4의 (b))외에, 폴리실리콘(5)이 재차 산화되기 때문에, 열산화막의 막 두께가 다른 열산화막에 비해 두껍게 된다.
다음에, 도 4의 (f)에 도시된 바와 같이, CVD법을 이용하여 상층 매립 산화막(12)을 전면에 퇴적시킨다.
계속해서 행하는 도 4의 (g) ∼ (i)의 공정은 도 1에 도시된 제1 실시 형태의 공정과 동일하고, 이상과 같이 공정을 행함으로써 트렌치형 소자 분리 구조가 제작된다.
특히, 본 실시 형태에서는 상술한 바와 같이 도 4의 A부분의 열산화막의 막 두께를 두껍게 형성할 수 있기 때문에, 도 4의 (i)에 도시된 밑바탕 산화막(2)의 제거 공정에서 상기 제1 ∼ 제3 실시 형태보다 더욱 매립 산화막(11)의 보호가 강화된다.
또, 본 실시 형태에서는 홈 내부에 매립된 실리콘 산화막(11)에서 이음매(40)가 발생되었을 경우에도, 제3 실시 형태와 마찬가지로, 제2 매립 산화막(12)으로 이음매(40)를 매립할 수 있다.
이와 같이, 본 실시 형태에 따른 트렌치형 소자 분리의 제조 방법에서는 도 4의 (e)에 도시된 A부분의 열산화막이 다른 열산화막보다 두껍게 되어, 공정(도 4의 (i))에 도시된 밑바탕 산화막(2)의 에칭 공정에서 더욱 에칭되기 어렵게 되므로, 매립 산화막(11)의 에지부에서의 오목부의 발생을 보다 유효하게 방지할 수 있다.
또, 이런 트렌치 홈 주위 측벽(A부분)의 열산화막(10)의 두께는 트렌치 홈 내부의 열산화막의 두께를 두껍게 하지 않고, 개별적으로 두껍게 형성할 수 있기 때문에, 본 실시 형태에 따른 방법을 이용할 경우에도, 트렌치 홈 내부의 열산화막(10)의 막 두께는 두껍게 되지 않고, 트렌치 홈의 폭이 좁게 되는 것에 의한 이음매(40)의 발생은 일어나지 않는다.
<제5 실시 형태>
도 5에 본 발명의 제5 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
도 5중, 도 5의 (a) ∼ (d)는 제1 실시 형태의 도 1의 (a) ∼ (d)의 공정과 동일하다.
다음에, 도 5의 (e)에 도시된 바와 같이, 재차 폴리실리콘막(5)의 노출된 상면을 열산화시킴으로써, 폴리실리콘막(5)의 측벽부(13)의 열산화막(10)의 상단 부분을 두껍게 한다.
이런 폴리실리콘막(5)의 산화 공정에서는 상기 제4 실시 형태와 마찬가지로, 트렌치 홈 내부에서는 실리콘 기판(1)이 거의 산화되지 않지만, 실리콘 기판(1) 표면보다 상부에서는 산화제가 용이하게 폴리실리콘막(5) 표면에 도달하기 때문에, 폴리실리콘막(5)의 상면 및 측벽부(12)에서 산화가 진행되고, 특히 도 5의 (e)의 B부분에서는 공정(도 5의 (b))외에, 더욱 폴리실리콘막(5)이 재차 산화되기 때문에, 산화막의 막 두께가 다른 산화막 부분에 비해 두껍게 된다.
다음에, 도 5의 (f)에 도시된 바와 같이, 건식 에칭에 의해 폴리실리콘막(5) 상부에 형성된 열산화막(10), 및 홈 내부의 열산화막(10), 매립 산화막(11)의 상부를 에칭 제거한다.
다음에, 도 5의 (g)에 도시된 바와 같이, 건식 에칭법에 의해 폴리실리콘막(5)을 제거하고, 또한 도 5의 (h)에 도시된 바와 같이, 밑바탕 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거함으로써, 트렌치형소자 분리 구조를 제작한다.
이와 같이, 본 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 방법에서는, 도 5의 (e)에 도시된 B부분의 열산화막이 다른 열산화막보다 두껍게 되어, 공정(도 5의 (h))에 도시된 밑바탕 산화막(2)의 에칭 공정에서 더욱 에칭되기 어렵게 되어, 매립 산화막(11)의 에지부에서의 오목부의 발생을 보다 유효하게 방지할 수 있다.
또한, 본 실시 형태에 따른 방법을 이용함으로써, 상기 제4 실시 형태와 동일한 구조의 트렌치형 소자 분리 구조의 제작이 가능하다.
<제6 실시 형태>
도 6에 본 발명의 제6 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
도 6의 (a) ∼ (d)까지의 공정은 상기 제4, 제5 실시 형태와 동일하다.
계속해서, 도 6의 (e)에 도시된 바와 같이, 전면에 열산화용 비단결정 실리콘막인 폴리실리콘막(12)을 퇴적시킨 후, 도 6의 (f)에 도시된 바와 같이, 열산화법에 의해 폴리실리콘막(12)을 산화시켜 열산화막(15)을 형성한다.
여기서, 매립 산화막(11)중에서는 산화제가 거의 확산되지 않기 때문에, 트렌치 홈 내부의 열산화막의 막 두께는 거의 변화하지 않는다. 이에 반해, 산화된 폴리실리콘막(12)중에는 산화제가 이동되기 쉽기 때문에, 폴리실리콘막(5)의 측벽부(13)에서는 열산화가 진행되고, 트렌치 홈 내부의 산화막 두께에 비해, 도 6의 (f)의 C부분의 열산화막의 막 두께가 두껍게 된다.
또한, 매립 산화막(11)의 상면부에는 폴리실리콘막(12)의 산화에 의해 열산화막(15)이 형성된다.
다음에, 도 6의 (g)에 도시된 바와 같이, CVD법에 의해 상층 매립 산화막(16)을 전면에 퇴적시킨다.
다음에, 도 6의 (h)에 도시된 바와 같이, CMP법에 의해 홈 내부의 매립 산화막(11)상에 형성된 열산화막(14)이 노출될 때까지(또는 그 직전까지), 상부로부터 상층 매립 산화막(16), 열산화막(15), 폴리실리콘막(5)의 막 두께를 줄인다.
다음에, 도 6의 (i)에 도시된 바와 같이, 건식 에칭법에 의해 폴리실리콘막(5)을 제거한 후, 도 6의 (j)에 도시된 바와 같이, 밑바탕 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거함으로써 트렌치형 소자 분리 구조가 제작된다.
이와 같이, 본 실시 형태에 따른 방법에서는, 매립 산화막(11)의 측벽뿐만 아니라 상부에도 습식 에칭 내성이 높은 열산화막(10)이 형성되어 있기 때문에, 밑바탕 산화막(2)의 제거 공정에서 매립 산화막(11)이 에칭되지 않고, 매립 산화막(11)의 에지부에서의 오목부의 발생을 완전히 방지할 수 있게 된다.
이로 인해, 트렌치형 소자 분리상에 게이트 전극을 형성할 경우의 에지 부분에서의 전계 집중을 방지하여, 역 내로우 채널 효과를 억제할 수 있게 된다.
또한, 도 6의 (f)의 C부분의 측벽부(13)의 열산화막(10)의 두께가 트렌치 홈 내부의 산화막의 막 두께에 관계없이 두껍게 설정될 수 있기 때문에, C부분의 열산화막을 두껍게 형성할 경우에도 홈 내부의 열산화막의 막 두께는 두껍게 되지 않고, 즉 트렌치 홈의 아스펙트비가 크게 되는 것을 방지할 수 있고, 이음매의 발생을 억제할 수 있게 된다.
또한, 종래 방법과 같이, 이방성 에칭을 행하지 않고 매립 산화막(11)의 측벽부(13)의 열산화막을 형성할 수 있기 때문에, 활성 영역(23)에서의 이방성 에칭에 의한 손상(demage)을 방지할 수도 있게 된다.
도 6의 (j)는 본 발명의 제6 실시 형태에 따른 방법으로 제작한 트렌치형 소자 분리 구조이다.
이런 소자 분리 구조에서는, 소자 분리 영역으로서 작용하는 매립 산화막(11)의 상면은 반도체 기판(1)의 표면으로부터 위쪽으로 돌출되어 있고, 홈(12) 내벽에 열산화에 의해 형성된 산화막(10)은 홈(12) 내부뿐만 아니라, 기판 상부의 매립 산화막(11)의 측면까지 형성되어 있어, 매립 산화막(11)에는 종래 구조와 같은 오목부는 발생하지 않는다.
또한, 열산화막(10)은 실리콘 기판 표면 근방에서 활성 영역(23)측(바깥 쪽)으로 매끄럽게 이어져 있고, 기판(1)의 표면보다 상부의 열산화막(10)의 홈(12) 측면에 수직 방향의 막 두께는 홈(12) 내부의 열산화막(10)의 막 두께보다 두껍게 되어 있다.
따라서, 이런 트렌치형 소자 분리 구조상에 게이트 전극을 형성한 트랜지스터에서는 종래와 같은 매립 산화막(11)의 에지 상부의 게이트 전극에서의 전계 집중의 발생을 방지할 수 있고, 트랜지스터의 역 내로우 채널 효과를 억제할 수 있게 된다.
<제7 실시 형태>
도 7에 본 발명의 제7 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
우선, 도 7의 (a)에 도시된 바와 같이, 실리콘 기판(1)상에 열산화에 의해 밑바탕 산화막(2)을 5 ∼ 30nm 정도, 폴리실리콘막(5)을 100 ∼300nm 정도 순차 형성하고, 계속해서 이방성 에칭에 의해 소자 분리 형성 영역의 폴리실리콘막(5), 밑바탕 산화막(2)을 제거하고, 실리콘 기판(1)을 100 ∼500nm 정도의 깊이로 에칭하여, 실리콘 기판 내에 홈(12)을 형성한다.
다음에, 도 7의 (b)에 도시된 바와 같이, CVD법에 의해 전면에 매립 산화막(11)을 퇴적시킨다.
다음에, 도 7의 (c)에 도시된 바와 같이, 열산화법으로 상기 매립 산화막(11) 위에 산화제를 확산시켜, 홈(12) 내부에 열산화막(10)을 5 ∼ 50nm 정도 형성한다. 이 때, 상기 폴리실리콘막(5)의 측벽부(13) 및 상면도 산화되지만, 매립 산화막(11)의 표면에 가까운 부분일수록, 매립 산화막중의 산화제의 확산이 율속(律速)되는 정도가 작기(산화제가 많이 도달하기) 때문에 산화되기 쉽고, 폴리실리콘 측벽부(13)는 실리콘 홈 내벽보다도 많이 산화된다.
따라서, 홈(12) 내벽부의 열산화막(10)의 막 두께를 상대적으로 두껍게 했을 경우에는, 미리 매립 산화막(11)의 매립 공정 전에 홈(12) 내벽의 산화 공정을 행함과 동시에, 매립된 매립 산화막(11) 위에 행하는 산화 공정에서의 산화량을 감소시키면 된다.
다음에, 도 7의 (d)에 도시된 바와 같이, CMP법에 의해 막 두께를 줄이고, 폴리실리콘막(5)의 상부에 형성된 산화막, 및 홈 내부의 열산화막(10), 매립 산화막(11)의 일부를 제거한다.
다음에, 도 7의 (e)에 도시된 바와 같이, 건식 에칭법에 의해 폴리실리콘막(5)을 제거하고, 계속해서 도 7의 (f)에 도시된 바와 같이, 밑바탕 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거함으로써 홈형 소자 분리를 형성한다.
홈(12) 상부의 매립 산화막(11)의 측면에서는 열산화시, 밑바탕 산화막(2)으로 산화제가 확산됨으로써 열산화막(10)이 두껍게 형성되어 있고, 밑바탕 산화막(2)을 습식 건식에 의해 제거할 때에, 홈(12) 상부의 매립 산화막(11)의 측면에서 산화막이 없게 되는 것을 방지 할 수 있다.
특히, 밑바탕 산화막(2)의 막 두께보다도 홈(12) 상부의 매립 산화막(11)의 측면의 열산화막(10)의 막 두께를 크게 하면, 밑바탕 산화막(2)을 제거할 때에, 홈(12) 상부의 매립 산화막(11)의 측면의 열산화막(10)이 없게 되는 것을 더욱 방지할 수 있고, 상기 매립 산화막(11)의 에지부에서의 움푹 패임을 방지할 수 있게 된다.
또한, 본 실시 형태에 따른 방법을 이용함으로써, 도 11에 도시된 구조의 트렌치형 소자 분리 구조의 제작이 가능하게 된다.
그 외, 본 실시 형태에 따른 방법에서는, 매립 산화막(11)을 실리콘 기판(1)에 형성한 홈에 매립한 후에, 열산화에 의해 상기 홈 내벽에 열산화막(10)을 형성하기 때문에, 매립 산화막(11)이 고온으로 되어, 소위 소체(燒締; bake-tightened)가 일어난다.
따라서, 도 17의 (a)에 도시된 매립 산화막(11) 형성시의 이음매(40)에서 물리 화학적인 조직 변화를 일으켜, 상기 이음매(40)의 결합력을 높일 수 있다.
이로 인해, 종래의 방법에서 매립 산화막(11)의 습식 에칭에 의한 제거시에 발생하고 있던 이음매(40)에 따른 오목부의 발생을 억제할 수 있다(도 17의 (b), 17의 (c)).
이 효과는 산화막이 점성 유체가 되는 1000℃ 이상의 온도를 이용함으로써 특히 크게 되고, 이런 온도에서는 이음매(40)를 완전히 봉합할 수 있게 된다.
또한, CVD법에 의해 형성된 매립 산화막(11)의 플루오르화 수소산에 의한 습식 에칭의 에칭 속도가 상기 열산화에 의한 리플로우 효과에 의해 저하되어, 매립 산화막(11)의 에칭의 제어성이 향상되고, 매립 산화막(11)의 기판 표면으로부터 위쪽으로의 돌출 부분의 높이 편차를 작게 할 수 있게 된다.
<제8 실시 형태>
도 8에 본 발명의 제8 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
우선, 도 8의 (a)에 도시된 바와 같이, 실리콘 기판(1) 상에 열산화에 의해 밑바탕 산화막(2)을 5 ∼ 30nm 정도, 폴리실리콘막(5)을 30 ∼ 100nm 정도, 실리콘 질화막(3)을 100 ∼ 300nm 정도의 막 두께로 순차 형성하고, 이방성 에칭에 의해 실리콘 질화막(3), 폴리실리콘막(5), 밑바탕 산화막(2)을 개구하며, 실리콘기판(1)을 100 ∼ 500nm 정도의 깊이로 에칭함으로써 실리콘 기판내에 홈(12)을 형성한다.
다음에, 도 8의 (b)에 도시된 바와 같이, CVD법에 의해 전면에 매립 산화막(11)을 퇴적시킨다. 여기서, 제7 실시 형태와 마찬가지로, 매립 산화막(11) 형성 전에, 미리 홈부 내벽을 5 ∼ 50nm 정도 열산화할 수도 있다.
다음에, 도 8의 (c)에 도시된 바와 같이, 열산화법으로 상기 매립 산화막(11) 위에 산화제를 확산시켜 홈 내부에 매립 산화막(10)을 5 ∼ 50nm 정도 형성한다. 이 때 전술한 폴리실리콘막(5)의 측벽부(13)도 열산화된다.
다음에, 도 8의 (d)에 도시된 바와 같이, CMP법에 의해 실리콘 질화막(3) 상부에 형성된 매립 산화막(11), 및 홈 내부의 열산화막(10), 매립 산화막(11)의 일부를 제거한다.
다음에, 도 8의 (e)에 도시된 바와 같이, 열 인산에 의해 실리콘 질화막(3)을 제거하고, 계속해서 건식 에칭법에 의해 폴리실리콘막(5)을 제거한다.
최종적으로, 도 8의 (f)에 도시된 바와 같이, 열산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거함으로써, 트렌치형 소자 분리 구조를 형성한다.
이와 같이, 본 실시 형태에 따른 방법을 이용함으로써, 도 11에 도시된 구조의 트렌치형 소자 분리 구조의 제작이 가능하게 되고, 이로 인해 상기 제7 실시 형태와 동일한 효과를 얻을 수 있다.
특히, 본 실시 형태에서는 CMP법에서의 스토퍼로서 실리콘 질화막(3)을 이용하고 있기 때문에, 상기 제2 실시 형태와 마찬가지로 실리콘 기판(1) 표면으로부터 위쪽의 돌출된 매립 산화막(11)의 높이를 정밀도 좋게 제어할 수 있고, 편차를 작게 할 수 있다.
이와 같이, 스토퍼로 실리콘 질화막(3)을 이용할 경우에는, 제조 공정수는 증가하지만 매립 산화막(11)의 높이 편차를 작게 할 수 있게 된다. 반면에, 실리콘 질화막(3)은 단단한 재질이기 때문에, 산화시의 응력 발생이 문제가 된다.
그러나, 이 응력 발생의 문제는 폴리실리콘막(5)의 막 두께를 30nm 정도 이상으로 하여 응력을 완화시킴으로써 충분히 회피할 수 있다. 또한, 폴리실리콘막(5)의 막 두께를 100nm 정도 이하로 함으로써 아스펙트비가 높게 되는 것을 억제하고, 또한 산화시의 버즈 빅의 과잉 발생을 방지할 수 있게 된다.
<제9 실시 형태>
도 9에 본 발명의 제9 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
우선, 도 9의 (a)에 도시된 바와 같이, 실리콘 기판(1)상에 열산화에 의해 밑바탕 산화막(2)을 5 ∼ 30nm 정도, 폴리실리콘막(5)을 100 ∼ 300nm 정도 순차 형성하고, 이방성 에칭에 의해 소자 분리 형성 영역의 폴리실리콘막(5), 밑바탕 산화막(2)을 개구하며, 실리콘 기판(1)을 100 ∼ 500nm 정도의 깊이로 에칭함으로써, 실리콘 기판(1)내에 홈(12)을 형성한다.
다음에, 도 9의 (b)에 도시된 바와 같이, CVD법에 의해 전면에 매립 산화막(11)을 퇴적시킨다. 여기서, 제7 실시 형태와 마찬가지로, 매립 산화막(11)형성 전에, 미리 홈부 내벽(5)을 5 ∼ 50nm 정도 열산화할 수도 있다.
다음에, 도 9의 (c)에 도시된 바와 같이, CMP법에 의해 폴리실리콘막(5) 상부에 퇴적된 매립 산화막(11), 및 홈 내부의 매립 산화막(11)의 일부를 제거한다.
다음에, 도 9의 (d)에 도시된 바와 같이, 열산화법으로 매립 산화막(11) 위에 산화제를 확산시켜 홈 내부에 열산화막(10)을 5 ∼ 50nm 정도 형성한다.
이런 경우에도 상술한 바와 같이, 미리 홈(12) 내부를 열산화하여 두고, 이런 열산화막과 매립 산화막(11) 위에 형성하는 열산화막을 조합시켜 이용함으로써, 열산화막(10)의 막 두께의 분포를 어느 정도 제어할 수 있다.
다음에, 도 9의 (e)에 도시된 바와 같이, 폴리실리콘막(5)의 상부에 형성된 열산화막(10)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거한 후, 건식 에칭법에 의해 폴리실리콘막(5)을 제거한다.
다음에, 도 9의 (f)에 도시된 바와 같이, 밑바탕 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거함으로써 트렌치형 소자 분리 구조를 형성할 수 있다.
이와 같이, 본 실시 형태에 따른 방법을 이용함으로써, 도 11에 도시된 구조의 트렌치형 소자 분리 구조의 제작이 가능하게 되고, 상기 제7 실시 형태와 동일한 효과를 얻을 수 있다.
또한, 본 실시 형태에 따른 방법에서는, 상술한 바와 같이 홈부 내벽의 열산화막의 막 두께에 비해, 폴리실리콘막(5)의 측벽부(13)의 산화량을 보다 크게 할 수 있고, 밑바탕 산화막(2)의 제거 공정에서 보다 매립 산화막(11)의 측면을 보호할 수 있게 되며, 매립 산화막(11)의 에지 부분에서의 오목부의 발생을 보다 효과적으로 방지할 수 있게 된다.
<제10 실시 형태>
도 10에 본 발명의 제10 실시 형태에 따른 트렌치형 소자 분리 구조의 제조 공정 단면도를 나타낸다.
우선, 도 10의 (a)에 도시된 바와 같이, 실리콘 기판(1)상에 열산화에 의해 열산화막(2)을 5 ∼ 30nm 정도, 폴리실리콘막(5)을 30 ∼ 100nm 정도, 실리콘 질화막(3)을 100 ∼ 300nm 정도의 막 두께로 순차 형성하고, 계속해서 이방성 에칭에 의해 소자 분리 형성 영역의 실리콘 질화막(3), 다결정 실리콘막(5), 밑바탕 산화막(2)을 개구하며, 실리콘 기판(1)을 100 ∼ 500nm 정도의 깊이로 에칭함으로써 실리콘 기판내에 홈(12)을 형성한다.
다음에, 도 10의 (b)에 도시된 바와 같이, CVD법에 의해 전면에 매립 산화막(11)을 퇴적시킨다. 여기서, 제7 실시 형태와 마찬가지로, 매립 산화막(11) 형성 전에, 미리 홈부 내벽을 5 ∼ 50nm 정도 열산화할 수도 있다.
다음에, 도 10의 (c)에 도시된 바와 같이, CMP법에 의해 실리콘 질화막(3)을 스토퍼로 이용하여 실리콘 질화막(3) 상부에 형성된 매립 산화막(11) 및 홈(12) 내부의 매립 산화막(11)의 일부를 제거한다.
다음에, 도 10의 (d)에 도시된 바와 같이, 열산화법으로 상기 매립 산화막(11) 위에 산화제를 확산시킴으로써 홈 내부에 열산화막(10)을 5 ∼ 50nm 정도 형성한다. 이런 공정에서도 상술한 바와 같이, 미리 매립 산화막(11) 형성 전에 형성한 열산화막과 조합시켜 이용함으로써, 폴리실리콘막(5) 측벽의 산화량과 홈부 내벽의 산화량을 각각 소망의 값으로 제어할 수 있다.
다음에, 도 10의 (e)에 도시된 바와 같이, 열 인산에 의해 실리콘 질화막(3)을 제거하고, 또한 건식 에칭법에 의해 폴리실리콘막(5)을 제거한다.
최종적으로, 도 10의 (f)에 도시된 바와 같이, 밑바탕 산화막(2)을 플루오르화 수소산에 의한 습식 에칭에 의해 제거하여 트렌치형 소자 분리 구조를 형성한다.
이와 같이, 본 실시 형태에 따른 방법을 이용함으로써, 도 11에 도시된 구조의 트렌치형 소자 분리 구조의 제작이 가능하게 된다.
또한, CMP법에서의 스토퍼로서 실리콘 질화막(3)을 이용하고 있기 때문에, 실리콘 기판(1) 표면으로부터 위쪽으로 돌출된 매립 산화막(11)의 높이 편차를 작게 할 수 있다.
<제11 실시 형태>
도 12에 본 발명에 따른 트렌치형 소자 분리 구조를 이용하여 제작한 DRAM 메모리 셀의 단면도를 나타낸다.
이런 DRAM 메모리 셀의 제조 방법으로는, 우선 상기 제1 ∼ 제10 실시 형태중 어느 하나의 방법으로, 트렌치형 소자 분리 영역을 형성한다.
다음에, p형 웰(도시하지 않음)을 형성한 후, 열산화법을 이용하여 게이트 산화막을 10nm 정도, 또한 CVD법을 이용하여 폴리실리콘막(게이트 전극 재료)을 100nm 정도 퇴적시킨다.
다음에, 사진 제판에 의해 소정의 영역에 레지스트를 형성하고, 이것을 마스크로서 폴리실리콘막을 이방성 에칭에 의해 패터닝하여, 게이트 전극(32)을 형성한다. 그 후, 레지스트가 제거된다.
다음에, 트렌치 분리막 및 게이트 전극(32)을 마스크로서, 이온 주입법에 의해 가속 전압 50keV, 도즈량 5×1013/cm2의 주입 조건으로 As를 주입하여, n형 층(30: S/D 영역)을 형성한다.
다음에, CVD법에 의해 전면에 100nm 정도의 막 두께의 산화막을 퇴적시켜, 이방성 에칭함으로써, 측벽 절연막(31)을 형성한다.
다음에, 층간 절연막(35)으로서, CVD법에 의해 산화막을 전면에 700nm 정도 퇴적시킨 후, 비트선 컨택트홀을 소정 위치에 개구한다.
다음에, 비트선 배선 재료로서 불순물을 함유한 폴리실리콘을 100nm 정도, 또한 텅스텐 실리사이드(WSi)를 100nm 정도 전면에 순차 퇴적시킨 후, 패터닝에 의해 소정 영역에만 배선을 형성함으로써, 비트선(33)을 형성한다.
다음에, 층간 절연막(35)으로서, 재차 CVD법에 의해 전면에 산화막을 700nm 정도 퇴적시킨 후, 축적 노드(storage node) 컨택트홀을 소정 위치에 개구한다.
다음에, 캐패시터 하부 전극 재료로서 불순물을 함유한 폴리실리콘을 800nm 정도 전면에 퇴적시키고, 패터닝에 의해 소정 영역에만 캐패시터 하부 전극 재료를 배치함으로써, 축적 노드(34)를 형성한다.
다음에, 캐패시터 유전막으로서 CVD법에 의해, 실리콘 옥시나이트라이드(SiON)막(36)을 7nm 정도 퇴적시킨다.
다음에, 캐패시터 상부 전극으로서, CVD법에 의해 불순물을 함유한 폴리실리콘을 50nm 정도 퇴적시키고, 셀 플레이트(cell plate)를 형성하며, 패터닝에 의해 소정 영역에만 폴리실리콘을 설치하여, 캐패시터 상부 전극(37)을 형성한다.
이상의 공정을 행함으로써, 도 12에 도시된 DRAM 메모리 셀이 완성된다.
이런 DRAM 메모리 셀에서는 집적화의 요구때문에 채널 폭이 좁은 트랜지스터가 이용되지만, 소자 분리막으로서 본 발명에 따른 트렌치형 소자 분리 구조를 이용함으로써, 채널 폭이 좁은 트랜지스터에서도 역 내로우 채널 효과를 방지할 수 있게 된다.
이 결과, 도 12에 도시된 바와 같은 메모리 셀을 다수 배치하여 이루어지는 DRAM 디바이스에서, 메모리 셀마다의 채널 폭의 편차가 초래하는 소자 특성의 편차가 억제되기 때문에, 디바이스의 안정 동작과 높은 수율이 달성된다.
또한, 본 발명에 따른 제조 방법을 이용하여 이음매의 발생을 억제함으로써, 인접하는 게이트 전극간의 단락을 방지할 수 있다.
이상의 설명으로부터 분명한 바와 같이, 본 발명에 따른 방법에서는 실리콘 기판 표면으로부터 위쪽으로 돌출된 매립 산화막의 주위가, 종래와 같이 CVD법으로 형성한 산화막이 아니라 내에칭성이 높은 열산화막으로 피복되어 있기 때문에, 밑바탕 산화막의 에칭 공정에서도 상기 열산화막은 에칭되기 어렵게 되어, 돌출된 매립 산화막을 유효하게 보호할 수 있다.
이 결과, 이런 에칭 공정에서 종래 발생하고 있던 매립 산화막의 에지부에서의 오목부의 발생을 방지할 수 있게 된다.
이로 인해, 상기 트렌치형 소자 분리 구조상에 게이트 전극을 갖는 트랜지스터를 형성할 경우, 상기 오목부 상부에 형성됨으로써 발생하고 있던 게이트 전극에 의한 전계 집중을 방지할 수 있고, 트랜지스터의 역 내로우 채널 효과를 억제할 수 있게 된다.
특히, 실리콘 기판으로부터 상부로 돌출된 매립 산화막 측면의 열산화막을 홈 내부에 형성된 열산화막보다 두껍게 함으로써, 상기 밑바탕 산화막의 에칭 공정에서의 매립 산화막의 보호 효과를 보다 크게 할 수 있게 된다.
또한, 매립 산화막 상부에도 열산화막을 형성함으로써, 상기 매립 산화막의 에지부에서의 오목부의 발생을 완전히 방지할 수 있다.
또한, 본 발명에 의해 형성된 트렌치형 소자 분리 구조에서는 실리콘 기판 표면 근방에서 열산화막이 바깥쪽으로 매끄럽게 돌출되어 있기 때문에, 상기 게이트 전극 구조도 저부 형상이 매끄럽게 되고, 이로 인해 게이트 전극에 의한 전계 집중을 방지할 수 있게 된다.
또한, 본 발명에 따른 방법에서는 종래와 같이 이방성 에칭을 이용하지 않기 때문에 활성 영역에서의 손상(demage)의 발생을 방지할 수 있게 된다.
또한, 본 발명에 따른 방법을 이용함으로써, 매립 산화막내에 이음매가 발생할 경우, 이것을 매립함으로써 최종적으로 이음매의 발생이 없는 트렌치형 소자 분리 구조의 형성이 가능하게 된다.
또한, 실리콘 기판에 형성된 홈에 매립 산화막을 매립한 후에, 열산화에 의해 홈 내벽에 열산화막을 형성하기 때문에, 상기 매립 산화막이 고온으로 되어, 소위 소체가 일어난다.
이로 인해, 매립 산화막 형성시의 이음매의 결합력을 높일 수 있게 된다.
특히, 1000℃ 이상의 열산화 공정을 행하는 것이 결합력을 높이기 때문에 유효하다.

Claims (2)

  1. 실리콘 기판에 형성된 홈에, 열 산화막을 통하여 매립 산화막이 매립된 트렌치형 소자 분리 구조;
    상기 트렌치형 소자 분리 구조에 의해 분리된 상기 실리콘 기판의 활성 영역 주 표면 상에, 게이트 절연막을 통해 형성된 게이트 전극; 및
    상기 실리콘 기판의 주 표면에, 상기 게이트 전극에 대향하는 영역을 사이에 두고 형성된 한쌍의 소스·드레인 영역
    을 포함하는 반도체 장치에 있어서,
    상기 매립 산화막의 상면(上面) 전체는, 상기 실리콘 기판보다도 위쪽으로 돌출되고,
    상기 열 산화막의 상기 홈의 홈벽에 수직인 방향의 막 두께가, 상기 실리콘 기판 표면 근방에서 가장 두껍게 되도록, 상기 열 산화막은 상기 실리콘 기판 표면 근방에서 점차 바깥쪽으로 돌출한 부분을 포함하는 것을 특징으로 하는 반도체 장치.
  2. 실리콘 기판에 형성된 홈에, 열 산화막을 통해 매립 산화막이 매립된 트렌치형 소자 분리 구조에 있어서.
    상기 매립 산화막의 상면 전체는, 상기 실리콘 기판보다도 위쪽으로 돌출되고,
    상기 열 산화막은, 상기 실리콘 기판 표면보다 위쪽에 형성된 제1 열산화막부와, 상기 실리콘 기판 표면보다 아래쪽에서 상기 홈의 내면(內面)을 피복하고 또한 상기 실리콘 기판 표면의 높이에서 상기 제1 열산화막부와 접하는 제2 열산화막부를 포함하며,
    상기 제1 열 산화막부와 제2 열 산화막부는, 상기 홈의 벽에 수직인 방향의 막 두께가 상기 실리콘 기판 표면의 근방에서 가장 두껍게 되도록, 각각이 상기 실리콘 기판 표면의 근방에서 점차 바깥쪽을 향해 돌출한 부분을 포함하고, 또한 상기 매립 산화막의 상면이 열산화막으로 덮혀져 있는 것을 특징으로 하는 트렌치형 소자 분리 구조.
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