JP6649190B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、例えば、ＳＯＩ基板を用いた半導体装置およびその製造方法に好適に利用できるものである。
半導体装置を製造するには、半導体基板に素子分離領域を形成し、素子分離領域で規定された半導体基板の活性領域にＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）などの半導体素子を形成し、半導体基板上に多層配線構造を形成する。また、半導体基板としてＳＯＩ基板を用いる技術がある。
特開平１０−３４０９５０号公報（特許文献１）には、トレンチ型素子分離構造に関する技術が記載されている。特開２００４−２１４６２８号公報（特許文献２）には、ＳＯＩウエハを用いた半導体装置に関する技術が記載されている。
特開平１０−３４０９５０号公報 特開２００４−２１４６２８号公報
ＳＯＩ基板を用いて製造する半導体装置において、信頼性を向上させることが望まれる。
その他の課題と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
一実施の形態によれば、半導体装置は、支持基板、前記支持基板上の絶縁層、および前記絶縁層上の半導体層を有する基板と、前記半導体層および前記絶縁層を貫通して底部が前記支持基板に達する素子分離領域と、前記半導体層上にゲート絶縁膜を介して形成されたゲート電極と、を有している。前記半導体層に隣接する位置において前記素子分離領域に窪み部が形成され、前記窪み部内に埋込絶縁膜が形成されており、前記ゲート電極は、前記半導体層上に前記ゲート絶縁膜を介して形成された部分と、前記埋込絶縁膜上に位置する部分と、前記素子分離領域上に位置する部分とを有している。
また、一実施の形態によれば、半導体装置の製造方法は、（ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、を有している。半導体装置の製造方法は、更に、（ｂ）前記（ａ）工程後、前記第１絶縁膜をエッチングにより除去して前記半導体層を露出させる工程、（ｃ）前記（ｂ）工程後、前記半導体層の表面にゲート絶縁膜を形成する工程、（ｄ）前記（ｃ）工程後、前記半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程、を有している。前記（ｃ）工程は、前記半導体層に隣接する位置において前記素子分離領域に窪み部が形成され、前記窪み部内に埋込絶縁膜が形成された状態で、行われる。半導体装置の製造方法は、前記（ｂ）工程後で、前記（ｃ）工程前に、（ｃ１）前記窪み部内を含む前記素子分離領域上および前記半導体層上に、前記埋込絶縁膜形成用の第２絶縁膜を形成する工程、（ｃ２）前記窪み部の外部の前記第２絶縁膜を除去し、前記窪み部内に前記第２絶縁膜を残して前記埋込絶縁膜を形成する工程、を更に有している。
一実施の形態によれば、半導体装置の信頼性を向上させることができる。
一実施の形態の半導体装置の製造工程中の要部断面図である。 図１に続く半導体装置の製造工程中の要部断面図である。 図２に続く半導体装置の製造工程中の要部断面図である。 図３に続く半導体装置の製造工程中の要部断面図である。 図４に続く半導体装置の製造工程中の要部断面図である。 図５に続く半導体装置の製造工程中の要部断面図である。 図６に続く半導体装置の製造工程中の要部断面図である。 図７に続く半導体装置の製造工程中の要部断面図である。 図８に続く半導体装置の製造工程中の要部断面図である。 図９に続く半導体装置の製造工程中の要部断面図である。 図１０と同じ半導体装置の製造工程中の要部平面図である。 図１０に続く半導体装置の製造工程中の要部断面図である。 図１２に続く半導体装置の製造工程中の要部断面図である。 図１３に続く半導体装置の製造工程中の要部断面図である。 図１４と同じ半導体装置の製造工程中の要部平面図である。 図１４に続く半導体装置の製造工程中の要部断面図である。 図１６に続く半導体装置の製造工程中の要部断面図である。 図１７に続く半導体装置の製造工程中の要部断面図である。 図１８に続く半導体装置の製造工程中の要部断面図である。 図１９に続く半導体装置の製造工程中の要部断面図である。 図２０に続く半導体装置の製造工程中の要部断面図である。 図２１に続く半導体装置の製造工程中の要部断面図である。 図２２に続く半導体装置の製造工程中の要部断面図である。 図２３に続く半導体装置の製造工程中の要部断面図である。 一実施の形態の半導体装置の要部断面図である。 検討例の半導体装置の製造工程中の要部断面図である。 図２６に続く半導体装置の製造工程中の要部断面図である。 図２７に続く半導体装置の製造工程中の要部断面図である。 図２８に続く半導体装置の製造工程中の要部断面図である。 図２９に続く半導体装置の製造工程中の要部断面図である。 他の実施の形態の半導体装置の製造工程中の要部断面図である。 図３１に続く半導体装置の製造工程中の要部断面図である。 図３２に続く半導体装置の製造工程中の要部断面図である。 図３３に続く半導体装置の製造工程中の要部断面図である。 図３４に続く半導体装置の製造工程中の要部断面図である。
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、実施の形態で用いる図面においては、断面図であっても図面を見易くするためにハッチングを省略する場合もある。また、平面図であっても図面を見易くするためにハッチングを付す場合もある。
（実施の形態１）
＜半導体装置の製造工程について＞
本実施の形態の半導体装置の製造工程を図面を参照して説明する。図１〜図２４は、本発明の一実施の形態である半導体装置の製造工程中の要部断面図または要部平面図である。なお、図１〜図２４のうち、図１１および図１５は要部平面図であり、図１〜図１０、図１２〜図１４および図１６〜図２４は要部断面図である。なお、図１〜図１０、図１２〜図１４および図１６〜図２４のそれぞれにおいて、左側にＡ−Ａ断面の断面図を示し、右側にＢ−Ｂ断面の断面図を示してある。ここで、図１１および図１５の平面図に示されるＡ−Ａ線に相当する位置での断面図が、Ａ−Ａ断面図に対応し、図１１および図１５の平面図に示されるＢ−Ｂ線に相当する位置での断面図が、Ｂ−Ｂ断面図に対応している。
まず、図１に示されるように、ＳＯＩ（ＳＯＩ：Silicon On Insulator）基板１を用意（準備）する。
ＳＯＩ基板１は、支持基板としての半導体基板（支持基板）ＳＢと、半導体基板ＳＢの主面上に形成された絶縁層（埋め込み絶縁膜）ＢＸと、絶縁層ＢＸの上面上に形成された半導体層ＳＭと、を有している。
半導体基板ＳＢは、絶縁層ＢＸと絶縁層ＢＸよりも上の構造とを支持する支持基板であるが、半導体基板でもある。半導体基板ＳＢは、好ましくは単結晶シリコン基板であり、例えばｐ型の単結晶シリコンからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体基板ＳＢを形成することができる。半導体基板ＳＢの厚みは、例えば７００〜７５０μｍ程度とすることができる。絶縁層ＢＸは、好ましくは酸化シリコン膜であり、絶縁層ＢＸの厚さは、例えば１０〜３０ｎｍ程度とすることができる。絶縁層ＢＸが酸化シリコン膜の場合、絶縁層ＢＸは、埋め込み酸化膜、すなわちＢＯＸ（Buried Oxide）層とみなすこともできる。半導体層ＳＭは、単結晶シリコンなどからなる。例えば、１〜１０Ωｃｍ程度の比抵抗を有する単結晶シリコンにより、半導体層ＳＭを形成することができる。支持基板である半導体基板ＳＢの厚さに比べて半導体層ＳＭの厚さは薄く、半導体層ＳＭの厚さは、例えば５〜２５ｎｍ程度とすることができる。これら半導体基板ＳＢ、絶縁層ＢＸおよび半導体層ＳＭにより、ＳＯＩ基板１が形成されている。
また、ＳＯＩ基板１において、半導体基板ＳＢの主面のうち、絶縁層ＢＸに接する側の主面を半導体基板ＳＢの上面と称し、半導体基板ＳＢの上面とは反対側の主面を、半導体基板ＳＢの裏面と称することとする。また、ＳＯＩ基板１において、絶縁層ＢＸの主面のうち、半導体基板ＳＢに接する側の主面を絶縁層ＢＸの下面と称し、半導体層ＳＭに接する側の主面を絶縁層ＢＸの上面と称し、絶縁層の上面と下面とは、互いに反対側の面である。また、半導体層ＳＭの主面のうち、絶縁層ＢＸに接する側の主面を半導体層ＳＭの下面と称し、半導体層ＳＭの下面とは反対側の主面を、半導体層ＳＭの上面と称する。
ＳＯＩ基板１の製造方法に制限はないが、例えば、ＳＩＭＯＸ（Silicon Implanted Oxide）法で製造することができる。ＳＩＭＯＸ法では、シリコン（Ｓｉ）からなる半導体基板の主面に高いエネルギーでＯ２（酸素）をイオン注入し、その後の熱処理でＳｉ（シリコン）と酸素とを結合させ、半導体基板の表面よりも少し深い位置に酸化シリコンからなる絶縁層ＢＸを形成する。この場合、絶縁層ＢＸ上に残存するシリコン（Ｓｉ）の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の半導体基板が半導体基板ＳＢとなる。また、貼り合わせ法によりＳＯＩ基板１を形成してもよい。貼り合わせ法では、例えば、シリコン（Ｓｉ）からなる第１半導体基板の表面を酸化して絶縁層ＢＸを形成した後、その第１半導体基板にシリコン（Ｓｉ）からなる第２半導体基板を高温下で圧着することにより貼り合わせ、その後、第２半導体基板を薄膜化する。この場合、絶縁層ＢＸ上に残存する第２半導体基板の薄膜が半導体層ＳＭとなり、絶縁層ＢＸ下の第１半導体基板が半導体基板ＳＢとなる。更に他の手法、例えばスマートカットプロセスなどを用いて、ＳＯＩ基板１を製造することもできる。
次に、図２に示されるように、ＳＯＩ基板１の主面上に、すなわち半導体層ＳＭの上面上に、絶縁膜（パッド絶縁膜）ＺＭ１を形成する。絶縁膜ＺＭ１は、絶縁層ＢＸと同じ材料からなる。絶縁層ＢＸが酸化シリコンからなる場合は、絶縁膜ＺＭ１も酸化シリコンからなる。絶縁膜ＺＭ１は、例えばＣＶＤ（Chemical Vapor Deposition：化学的気相成長）法などを用いて形成することができる。
次に、絶縁膜ＺＭ１上に絶縁膜ＺＭ２を形成する。絶縁膜ＺＭ２は、絶縁膜ＺＭ１とは異なる材料からなる。絶縁層ＢＸおよび絶縁膜ＺＭ１が酸化シリコンからなる場合は、絶縁膜ＺＭ２は窒化シリコンからなることが好ましい。また、絶縁膜ＺＭ２は、後述の絶縁膜ＺＭ３とも異なる材料からなる。絶縁膜ＺＭ２は、例えばＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ２の形成膜厚は、例えば８０〜１２０ｎｍ程度とすることができる。
ここまでの工程により、半導体基板ＳＢと、半導体基板ＳＢ上の絶縁層ＢＸと、絶縁層ＢＸ上の半導体層ＳＭと、半導体層ＳＭ上の絶縁膜ＺＭ１と、絶縁膜ＺＭ１上の絶縁膜ＺＭ２と、を有する基板が準備される。
次に、図３に示されるように、溝ＴＲを形成する。溝ＴＲは、後述の素子分離領域ＳＴを形成するための溝であり、すなわち、素子分離用の溝である。
溝ＴＲは、次のようにして形成することができる。すなわち、まず、絶縁膜ＺＭ２上にフォトリソグラフィ技術を用いてフォトレジストパターン（図示せず）を形成する。このフォトレジストパターンは、溝ＴＲ形成予定領域の絶縁膜ＺＭ２を露出し、それ以外の領域の絶縁膜ＺＭ２を覆うようなパターン（平面形状）を有している。それから、このフォトレジストパターンをエッチングマスクとして用いて絶縁膜ＺＭ２をエッチング（好ましくはドライエッチング）してパターニングする。これにより、溝ＴＲ形成予定領域の絶縁膜ＺＭ２が選択的に除去される。それから、このフォトレジストパターンを除去してから、絶縁膜ＺＭ２をエッチングマスク（ハードマスク）として用いて、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢをエッチング（好ましくはドライエッチング）することにより、溝ＴＲを形成することができる。
溝ＴＲは、絶縁膜ＺＭ２、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通し、溝ＴＲの底部（底面）が半導体基板ＳＢに到達している。すなわち、半導体基板ＳＢの厚みの途中に溝ＴＲの底部（底面）が位置している。このため、溝ＴＲの底面は、絶縁層ＢＸの下面よりも下方に位置しており、溝ＴＲの底部では、半導体基板ＳＢが露出されている。溝ＴＲの深さは、例えば２５０〜３００ｎｍ程度とすることができる。
次に、図４に示されるように、絶縁膜ＺＭ２上に、溝ＴＲ内を埋めるように、絶縁膜ＺＭ３を形成する。絶縁膜ＺＭ３は、素子分離領域ＳＴ形成用の絶縁膜であり、酸化シリコン膜であることが好ましい。このため、絶縁膜ＺＭ３と絶縁膜ＺＭ１と絶縁層ＢＸとは、同じ材料からなり、好ましくは、いずれも酸化シリコンからなる。絶縁膜ＺＭ３は、ＣＶＤ法などを用いて形成することができる。絶縁膜ＺＭ３の形成膜厚は、溝ＴＲ内を絶縁膜ＺＭ３で埋める（満たす）のに十分な膜厚に設定することが好ましい。
次に、図５に示されるように、絶縁膜ＺＭ３をＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法などを用いて研磨（研磨処理）することにより、溝ＴＲの外部の絶縁膜ＺＭ３を除去し、溝ＴＲ内に絶縁膜ＺＭ３を残存させる。これにより、図５に示されるように、溝ＴＲに埋め込まれた絶縁膜ＺＭ３からなる素子分離領域（素子分離構造）ＳＴを形成することができる。素子分離領域ＳＴは、溝ＴＲ内に形成される。
この研磨処理の際、絶縁膜ＺＭ２は、研磨ストッパ膜として機能することができる。すなわち、絶縁膜ＺＭ３に比べて絶縁膜ＺＭ２が研磨されにくい条件で研磨処理を行うことで、絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができる。言い換えると、絶縁膜ＺＭ３の研磨速度に比べて絶縁膜ＺＭ２の研磨速度が小さくなる条件で研磨処理を行うことで、絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができる。絶縁膜ＺＭ２を研磨ストッパ膜として機能させることができるように、絶縁膜ＺＭ２は、絶縁膜ＺＭ３とは異なる材料により形成する必要がある。絶縁膜ＺＭ３が酸化シリコンからなる場合は、絶縁膜ＺＭ２は、窒化シリコンからなることが好ましい。研磨処理を終了した段階では、絶縁膜ＺＭ２の上面が露出し、溝ＴＲ内に素子分離領域ＳＴが埋め込まれた状態になっているが、図５にも示されるように、素子分離領域ＳＴの上面は、絶縁膜ＺＭ２の上面とほぼ同じ高さ位置にある。
また、絶縁膜ＺＭ３のＣＭＰ処理を行って図５の構造を得た後、後述の図６の工程（絶縁膜ＺＭ２の除去工程）を行う前に、素子分離領域ＳＴの上面をウェットエッチングすることにより、素子分離領域ＳＴの上面の高さ位置を低くする場合もあり得る。この場合、素子分離領域ＳＴの上面の高さ位置は、絶縁膜ＺＭ２の上面よりも低くなるが、絶縁膜ＺＭ１の上面の高さ位置とほぼ同じか、あるいは絶縁膜ＺＭ１の上面よりも高くなるようにし、絶縁膜ＺＭ１の上面よりも高くなっている方が、より好ましい。この場合のウェットエッチングには、フッ酸（フッ化水素酸）を好適に用いることができる。
次に、図６に示されるように、絶縁膜ＺＭ２をエッチングして除去する。絶縁膜ＺＭ２をエッチングして除去すると、絶縁膜ＺＭ１の上面が露出するが、絶縁膜ＺＭ１は、エッチングストッパ膜として機能させることができる。
この絶縁膜ＺＭ２のエッチング工程では、絶縁膜ＺＭ２に比べて絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされにくい条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。言い換えると、絶縁膜ＺＭ２のエッチング速度に比べて絶縁膜ＺＭ１および素子分離領域ＳＴの各エッチング速度が小さくなる条件で、絶縁膜ＺＭ２をエッチングして除去することが好ましい。これにより、絶縁膜ＺＭ１および素子分離領域ＳＴがエッチングされるのを抑制または防止しながら、絶縁膜ＺＭ２を選択的にエッチングして除去することができる。
また、絶縁膜ＺＭ２のエッチングには、ウェットエッチングを好適に用いることができる。絶縁膜ＺＭ２が窒化シリコンからなり、絶縁膜ＺＭ１および素子分離領域ＳＴが酸化シリコンからなる場合は、絶縁膜ＺＭ２のエッチングで用いるエッチング液としては、熱リン酸（加熱したリン酸）を好適に用いることができる。
このようにして、ＳＴＩ（shallow trench isolation）法を用いてＳＴＩ構造の素子分離領域ＳＴが形成される。ＳＯＩ基板１を用意した段階では、半導体基板ＳＢの上面の全面上に絶縁層ＢＸを介して半導体層ＳＭが形成されていたが、素子分離領域ＳＴを形成すると、半導体層ＳＭは、それぞれ素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画される。
溝ＴＲおよびそれを埋めている素子分離領域ＳＴは、絶縁膜ＺＭ１、半導体層ＳＭおよび絶縁層ＢＸを貫通して、その底部が半導体基板ＳＢに達しており、素子分離領域ＳＴの下部は、半導体基板ＳＢ内に位置している。すなわち、絶縁膜ＺＭ１、半導体層ＳＭ、絶縁層ＢＸおよび半導体基板ＳＢにかけて形成された溝ＴＲに、素子分離領域ＳＴが埋め込まれた状態となっている。このため、素子分離領域ＳＴの一部は、絶縁層ＢＸの下面よりも下方に位置している。すなわち、素子分離領域ＳＴの底面（下面）は、絶縁層ＢＸの下面よりも深い位置にあり、素子分離領域ＳＴの一部（下部）は、絶縁層ＢＸの下面から、下方側に突出している。
次に、図７に示されるように、マスク層としてフォトレジストパターンＰＲ１を、フォトリソグラフィ技術を用いてＳＯＩ基板１上に形成する。フォトレジストパターンＰＲ１は、半導体領域ＧＰを形成すべき平面領域を露出するような開口部ＯＰを有しており、その開口部ＯＰの側面（内壁）は、素子分離領域ＳＴ上に位置している。
次に、フォトレジストパターンＰＲ１をマスク（イオン注入阻止マスク）として用いて、ＳＯＩ基板１の半導体基板ＳＢに対して、しきい値調整用のイオン注入を行なう。このイオン注入を、図７では矢印で模式的に示し、以降ではイオン注入Ｐ１と称することとする。また、図７では、イオン注入Ｐ１で不純物が導入された領域を、符号ＧＰを付して半導体領域（不純物拡散層）ＧＰとして示してある。イオン注入Ｐ１により、ＳＯＩ基板１の半導体基板ＳＢに不純物が導入されて半導体領域ＧＰが形成される。
イオン注入Ｐ１は、後で半導体層ＳＭに形成するＭＩＳＦＥＴのしきい値電圧（しきい値）を制御するためのイオン注入である。すなわち、半導体領域ＧＰは、半導体層ＳＭに形成されるＭＩＳＦＥＴのしきい値電圧を制御するために形成される。製造された半導体装置においては、半導体領域ＧＰに所定の電圧（電位）を印加することによって、その半導体領域ＧＰの上方の半導体層ＳＭに形成されたＭＩＳＦＥＴのしきい値電圧を制御することができる。
このイオン注入Ｐ１では、ＳＯＩ基板１の半導体基板ＳＢに不純物イオンが導入されるが、ＳＯＩ基板１の半導体層ＳＭには不純物イオンが導入されないようにすることが望ましい。これは、イオン注入Ｐ１で半導体層ＳＭに不純物イオンが注入されてしまうと、後で半導体層ＳＭに形成されるＭＩＳＦＥＴの電気的特性のばらつきの原因となるからである。
このため、不純物イオンが半導体層ＳＭを突き抜けることができるような高い注入エネルギーで、イオン注入Ｐ１を行なうことが好ましい。イオン注入Ｐ１の注入エネルギーは、絶縁膜ＺＭ１の厚さと半導体層ＳＭの厚さと絶縁層ＢＸの厚さとにより調整され、少なくとも、不純物イオンの飛程（飛距離）が半導体基板ＳＢ内に位置するように設定する。これにより、イオン注入Ｐ１で、ＳＯＩ基板１の半導体層ＳＭに不純物イオンを注入することなく、ＳＯＩ基板１の半導体基板ＳＢに不純物イオンを注入することができる。
また、イオン注入Ｐ１では、ＳＯＩ基板１において、絶縁層ＢＸの下の半導体基板ＳＢに不純物をイオン注入するが、半導体基板ＳＢにおける絶縁層ＢＸに近い領域（絶縁層ＢＸに隣接する領域）にも不純物イオンが注入されるようにすることが好ましい。すなわち、半導体基板ＳＢ内に形成された半導体領域ＧＰが絶縁層ＢＸに接する（隣接する）ようにすることが好ましい。この半導体領域ＧＰの不純物濃度をイオン注入Ｐ１の注入量（ドーズ量）で調整することにより、後で半導体層ＳＭに形成するＭＩＳＦＥＴのしきい値を制御することができる。イオン注入Ｐ１の後、フォトレジストパターンＰＲ１は除去する。
イオン注入Ｐ１では、ＳＯＩ基板１の半導体層ＳＭに不純物イオンができるだけ注入されないようにすることが好ましいが、そのためには、イオン注入エネルギーがかなり高くなる。また、イオン注入Ｐ１は、ドーズ量もかなり多くなり、例えば、一般的なチャネルドープイオン注入のドーズ量の１０倍程度である。一例を挙げると、イオン注入Ｐ１のドーズ量は、１×１０１２〜１×１０１４／ｃｍ２程度である。このため、イオン注入Ｐ１では、上記フォトレジストパターンＰＲ１で覆われていない部分の素子分離領域ＳＴにも、不純物イオンがかなり注入されてしまう。つまり、平面視において半導体層ＳＭに隣接する領域の素子分離領域ＳＴにも、イオン注入Ｐ１で不純物イオンがかなり注入されてしまう。素子分離領域ＳＴは、イオン注入で不純物イオンが注入されると、エッチングされやすくなり、後で行うエッチング工程において、エッチング速度が大きくなりやすい。このため、半導体領域ＧＰを形成するイオン注入Ｐ１を行った場合は、イオン注入の後に行われるエッチング工程で、後述のディボットＤＴが発生しやすくなる。
また、イオン注入Ｐ１では、ｐ型不純物（例えばホウ素など）またはｎ型不純物（例えばリンまたはヒ素など）をイオン注入する。イオン注入Ｐ１でｐ型不純物をイオン注入した場合は、半導体領域ＧＰは、ｐ型不純物が導入されたｐ型半導体領域である。また、イオン注入Ｐ１でｎ型不純物をイオン注入した場合は、半導体領域ＧＰは、ｎ型不純物が導入されたｎ型半導体領域である。
また、半導体層ＳＭの表面（シリコン面）上や半導体基板ＳＢの表面（シリコン面）上にフォトレジスト層を直接的に形成することは望ましくない。ここでは、フォトレジストパターンＰＲ１は、半導体層ＳＭや半導体基板ＳＢが露出していない状態で形成されているため、フォトレジストパターンＰＲ１形成用のフォトレジスト層は、半導体層ＳＭの表面（シリコン面）や半導体基板ＳＢの表面（シリコン面）には接しないで済む。
次に、図８に示されるように、ＳＯＩ基板１の絶縁膜ＺＭ１をエッチングして除去する。この工程を、絶縁膜ＺＭ１のエッチング工程と称することとする。
絶縁膜ＺＭ１のエッチング工程では、絶縁膜ＺＭ１および絶縁層ＢＸに比べて半導体層ＳＭおよび半導体基板ＳＢがエッチングされにくい条件で、ＳＯＩ基板１の絶縁膜ＺＭ１をエッチングして除去することが好ましい。言い換えると、絶縁膜ＺＭ１のエッチング速度および絶縁層ＢＸのエッチング速度に比べて半導体層ＳＭのエッチング速度および半導体基板ＳＢのエッチング速度が小さくなる条件で、ＳＯＩ基板１の絶縁膜ＺＭ１をエッチングして除去することが好ましい。これにより、ＳＯＩ基板１の絶縁膜ＺＭ１をエッチングして除去するとともに、ＳＯＩ基板１の半導体層ＳＭをエッチングストッパとして機能させることができ、ＳＯＩ基板１の半導体層ＳＭがエッチングされるのを抑制または防止することができる。絶縁膜ＺＭ１のエッチング工程では、ウェットエッチングを好適に用いることができ、絶縁膜ＺＭ１が酸化シリコンからなる場合は、エッチング液としてフッ酸を好適に用いることができる。
なお、本願において、「フッ酸」と言うときは、希釈フッ酸（希フッ酸）も含むものとする。
絶縁膜ＺＭ１のエッチング工程は、素子分離領域ＳＴの上面と絶縁膜ＺＭ１の上面とが露出した状態で開始される。このため、絶縁膜ＺＭ１のエッチング工程では、ＳＯＩ基板１の絶縁膜ＺＭ１だけでなく、素子分離領域ＳＴの上部もエッチングされる。また、絶縁膜ＺＭ１が除去されて半導体層ＳＭの上面が露出した後も、エッチングをしばらくの間、継続させることで、素子分離領域ＳＴをエッチングして素子分離領域ＳＴの上面の高さ位置をある程度低くする場合もある。このため、絶縁膜ＺＭ１のエッチング工程では、絶縁膜ＺＭ１のエッチング量（エッチング厚み）と同程度以上、素子分離領域ＳＴもエッチングされることになる。
ここで、素子分離領域ＳＴに、ディボット（凹部、窪み部）ＤＴが発生する場合がある。ディボットＤＴは、窪み部とみなすことができる。ディボットＤＴは、素子分離領域ＳＴの端部（半導体層ＳＭに隣接する端部）に発生しやすい。素子分離領域ＳＴのディボットＤＴは、エッチング工程で使用する薬液（エッチング液）によって素子分離領域ＳＴが過剰にエッチングされることにより発生する。
素子分離領域ＳＴのディボットＤＴは、絶縁膜ＺＭ１のエッチング工程で素子分離領域ＳＴが過剰にエッチングされることにより発生し得る。絶縁膜ＺＭ１のエッチング工程を行う前には、素子分離領域ＳＴにディボットＤＴはほとんど発生していないが、絶縁膜ＺＭ１のエッチング工程で素子分離領域ＳＴが過剰にエッチングされてしまい、ディボットＤＴが形成され、その深さも深くなってしまう。また、絶縁膜ＺＭ１のエッチング工程で形成されなかったとしても、その後、ゲート絶縁膜ＧＦを形成する工程を行うまでの種々のエッチング（ウェットエッチング）工程で、素子分離領域ＳＴが過剰にエッチングされてしまい、ディボットＤＴが形成されてしまう。
絶縁膜ＺＭ１のエッチング工程またはその後のエッチング工程で素子分離領域ＳＴが過剰にエッチングされてディボットＤＴが発生する要因の一つに、絶縁膜ＺＭ１のエッチング工程の前に、イオン注入工程が行われ、そのイオン注入の際に素子分離領域ＳＴにも不純物イオンが注入されることがある。素子分離領域ＳＴに不純物イオンがイオン注入されると、その素子分離領域ＳＴは、エッチングされやすい状態になり、エッチング工程を行った際にエッチング速度が大きくなりやすい。
このため、絶縁膜ＺＭ１のエッチング工程の前には、素子分離領域ＳＴに不純物イオンがイオン注入されないようにし、それによって、絶縁膜ＺＭ１のエッチング工程で、素子分離領域ＳＴが過剰にエッチングされるのを防止し、ディボットＤＴの発生を抑制することも考えられる。しかしながら、ＳＯＩ基板１の半導体基板ＳＢに半導体領域ＧＰを形成し、それによって、半導体層ＳＭに形成したＭＩＳＦＥＴのしきい値電圧を制御できるようにすることが望まれる場合がある。そのような場合は、絶縁膜ＺＭ１のエッチング工程を行う前に、イオン注入Ｐ１を行って半導体領域ＧＰを形成することが望ましい。なぜなら、絶縁膜ＺＭ１のエッチング工程の後で、ゲート絶縁膜の形成前に、イオン注入で半導体領域ＧＰを形成しようとすると、上記フォトレジストパターンＰＲ１に相当するフォトレジストパターンを形成するためのフォトレジスト層を、露出する半導体層ＳＭの表面（シリコン面）上に直接的に形成することになるが、これは望ましくないからである。かといって、ゲート絶縁膜を形成した後や、あるいは後述のシリコン膜ＰＳを形成した後に、イオン注入で半導体領域ＧＰを形成しようとすると、ゲート絶縁膜やシリコン膜ＰＳがそのイオン注入による影響を受けてしまい、ＭＩＳＦＥＴの特性に影響を与えてしまう虞があるため、これも望ましくない。また、ゲート電極を形成した後に、イオン注入で半導体領域ＧＰを形成しようとすると、ゲート電極が邪魔になって、半導体領域ＧＰを上手く形成できなくなる虞がある。このため、絶縁膜ＺＭ１のエッチング工程を行う前に、イオン注入Ｐ１を行って半導体領域ＧＰを形成することが望ましい。
イオン注入Ｐ１を行って半導体領域ＧＰを形成する際には、注入する不純物イオンは、ＳＯＩ基板１の半導体基板ＳＢだけでなく、フォトレジストパターン（ＰＲ１）で覆われない部分の素子分離領域ＳＴにも注入されてしまう。つまり、平面視において半導体層ＳＭに隣接する領域の素子分離領域ＳＴにも、不純物イオンが注入されてしまう。このため、イオン注入Ｐ１を行って半導体領域ＧＰを形成した後、絶縁膜ＺＭ１のエッチング工程を行う直前の段階において、半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴには不純物イオンがかなり注入された状態になっている。素子分離領域ＳＴは、イオン注入で不純物イオンが注入されると、ダメージを受けてエッチングされやすくなり、エッチング速度が大きくなりやすい。すなわち、素子分離領域ＳＴにおいて、イオン注入で注入された不純物イオンが存在する領域だけでなく、イオン注入で注入された不純物イオンが通過した領域も、エッチングされやすい（エッチング速度が大きくなりやすい）状態になっている。このため、半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴに不純物イオンがかなり注入されていると、絶縁膜ＺＭ１のエッチング工程を行った際に、素子分離領域ＳＴのエッチング速度が大きくなりやすく、半導体層ＳＭに隣接する位置にディボットＤＴが発生しやすい。
ディボットＤＴの発生は、後述する検討例で説明するように、製造された半導体装置の信頼性の低下につながる虞があるため、何らかの対策を施すことが望ましい。そこで、本実施の形態では、図９〜図１１の工程（埋込絶縁膜ＵＺを形成する工程）を行って埋込絶縁膜ＵＺを形成することで、ディボットＤＴに起因して半導体装置の信頼性が低下するのを防止する。
すなわち、絶縁膜ＺＭ１のエッチング工程を行った後、図９に示されるように、ＳＯＩ基板1上に、絶縁膜ＺＭ４を形成する。絶縁膜ＺＭ４は、素子分離領域ＳＴ上を含むＳＯＩ基板1の主面全面上に形成される。このため、絶縁膜ＺＭ４は、ディボットＤＴ内を埋めるように、半導体層ＳＭ上および素子分離領域ＳＴ上に形成される。
絶縁膜ＺＭ４は、後述の埋込絶縁膜ＵＺを形成するための絶縁膜である。絶縁膜ＺＭ４としては、窒化シリコン膜または酸化シリコン膜を好適に用いることができる。絶縁膜ＺＭ４として窒化シリコン膜を用いれば、ゲート絶縁膜を形成する前の洗浄処理（フッ酸洗浄またはＲＣＡ洗浄）で後述の埋込絶縁膜ＵＺがエッチングされるのを抑制または防止しやすいため、特に好ましい。絶縁膜ＺＭ４は、ＣＶＤ法などを用いて形成することができる。
次に、図１０に示されるように、異方性エッチング技術により絶縁膜ＺＭ４をエッチバックする。この工程を、絶縁膜ＺＭ４のエッチバック工程と称することとする。絶縁膜ＺＭ４のエッチバック工程を行うことにより、ディボットＤＴの外部の絶縁膜ＺＭ４を除去し、ディボットＤＴ内に絶縁膜ＺＭ４の一部を残存させる。これにより、半導体層ＳＭの上面が露出するとともに、ディボットＤＴ内に埋込絶縁膜ＵＺが形成される。埋込絶縁膜ＵＺは、ディボットＤＴ内に残存する絶縁膜ＺＭ４からなる。
なお、図１１は、図１０と同じ工程段階の要部平面図である。すなわち、図１０および図１１は、絶縁膜ＺＭ４のエッチバック工程を終了した段階が示されており、図１１のＡ−Ａ線の位置での断面図が、図１０の左側の断面図（Ａ−Ａ断面図）に対応し、図１１のＢ−Ｂ線の位置での断面図が、図１０の右側の断面図（Ｂ−Ｂ断面図）に対応している。また、埋込絶縁膜ＵＺが形成される領域を見やすくするために、図１０およびそれ以降の図では、埋込絶縁膜ＵＺには、斜線のハッチングではなく、ドットのハッチングを付してあり、それに伴い、上記図９では、埋込絶縁膜ＵＺ形成用の絶縁膜ＺＭ４には、斜線のハッチングではなく、ドットのハッチングを付してある。
上述したように、ディボットＤＴは、半導体層ＳＭに平面視で隣接する位置（領域）に形成されるため、ディボットＤＴを埋め込む埋込絶縁膜ＵＺも、半導体層ＳＭに平面視で隣接する位置（領域）に形成される。すなわち、ディボットＤＴは、平面視において半導体層ＳＭを囲むように形成されるため、ディボットＤＴを埋め込む埋込絶縁膜ＵＺも、平面視において半導体層ＳＭを囲むように形成される（図１１参照）。
埋込絶縁膜ＵＺは、ディボットＤＴを埋め込む（埋める）ように形成されているが、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置と同じか、それよりも低くする必要がある。なぜなら、絶縁膜ＺＭ４のエッチバック工程では、半導体層ＳＭ上の絶縁膜ＺＭ４を除去して半導体層ＳＭの上面が露出するまで行う必要があるからである。埋込絶縁膜ＵＺの上面の高さ位置を、半導体層ＳＭの上面の高さ位置と同じか、それよりも低くすれば、半導体層ＳＭの上面上には絶縁膜ＺＭ４が残存せずに、半導体層ＳＭの上面が露出することになる。
また、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの下面の高さ位置と同じか、それよりも高くする必要がある。なぜなら、埋込絶縁膜ＵＺの上面の高さ位置が半導体層ＳＭの下面の高さ位置よりも低い場合は、後述の検討例で説明する課題が発生する可能性があるからである。
このため、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置と同じか、または、半導体層ＳＭの下面の高さ位置と同じか、あるいは、半導体層ＳＭの上面の高さ位置よりも低くかつ半導体層ＳＭの下面の高さ位置よりも高い。すなわち、高さ方向において、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置と、半導体層ＳＭの下面の高さ位置との間に位置している。埋込絶縁膜ＵＺの上面の高さ位置は、絶縁膜ＺＭ４のエッチバック工程の条件（エッチング速度やエッチング時間など）を調整することにより、制御することができる。なお、本実施の形態および以下の実施の形態２において、「高さ」または「高さ位置」とは、ＳＯＩ基板１の主面に略垂直な方向における高さまたは高さ位置に対応しており、従って、ＳＯＩ基板１を構成する半導体基板ＳＢの主面（上面）に略垂直な方向における高さまたは高さ位置にも対応している。また、図１０では、埋込絶縁膜ＵＺの上面を、符号ＵＺ１を付して示し、半導体層ＳＭの上面を、符号ＵＳを付して示し、半導体層ＳＭの下面を、符号ＬＳを付して示している。
このようにして、ディボットＤＴに埋込絶縁膜ＵＺが埋め込まれた構造が得られる。
次に、半導体層ＳＭにＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成する。
素子分離領域ＳＴを形成したことで、半導体層ＳＭは、平面視において素子分離領域ＳＴで囲まれた複数の領域（活性領域）に区画されており、各活性領域の半導体層ＳＭにＭＩＳＦＥＴが形成される。各活性領域の半導体層ＳＭは、平面視において周囲を素子分離領域ＳＴで囲まれ、下面が絶縁層ＢＸに隣接している。このため、各活性領域の半導体層ＳＭは、素子分離領域ＳＴと絶縁層ＢＸとで囲まれた状態になっている。なお、上記図１１からも分かるように、平面視において、半導体層ＳＭと素子分離領域ＳＴとの間には、埋込絶縁膜ＵＺが介在しており、半導体層ＳＭの周囲を埋込絶縁膜ＵＺが囲んでおり、その周囲を素子分離領域ＳＴが囲んだ状態になっている。埋込絶縁膜ＵＺは、素子分離領域ＳＴと半導体層ＳＭと絶縁層ＢＸとに接している。素子分離領域ＳＴと半導体層ＳＭとは、間に埋込絶縁膜ＵＺが介在しているため、互いに接していなくともよい。
ＭＩＳＦＥＴを形成する工程について、以下に具体的に説明する。
まず、必要に応じて洗浄処理（洗浄用のウェットエッチング処理）を行うことで半導体層ＳＭの表面を清浄化した後、図１２に示されるように、半導体層ＳＭの表面に、ゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦは、酸化シリコン膜などからなり、熱酸化法などを用いて形成することができる。ゲート絶縁膜ＧＦは、半導体層ＳＭの上面に形成されるが、半導体層ＳＭの側面のうち、埋込絶縁膜ＵＺで覆われていない部分にも形成され得る。
次に、図１３に示されるように、ＳＯＩ基板１の主面上に、すなわち、ゲート絶縁膜ＧＦ、埋込絶縁膜ＵＺおよび素子分離領域ＳＴ上に、ゲート電極形成用の導電膜として、ドープトポリシリコン膜のようなシリコン膜ＰＳを形成してから、シリコン膜ＰＳ上に窒化シリコン膜などの絶縁膜ＣＰＺを形成する。
次に、図１４に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜ＣＰＺをパターニングしてから、パターニングされた絶縁膜ＣＰＺをエッチングマスクとして用いてシリコン膜ＰＳをドライエッチングしてパターニングする。図１４に示されるように、パターニングされたシリコン膜ＰＳにより、ゲート電極ＧＥが形成される。
なお、図１５は、図１４と同じ工程段階の要部平面図である。すなわち、図１４および図１５は、絶縁膜ＣＰＺとシリコン膜ＰＳのパターニング工程を終了した段階が示されており、図１５のＡ−Ａ線の位置での断面図が、図１４の左側の断面図（Ａ−Ａ断面図）に対応し、図１５のＢ−Ｂ線の位置での断面図が、図１４の右側の断面図（Ｂ−Ｂ断面図）に対応している。図１５に示されるＡ−Ａ線は、ゲート電極ＧＥのゲート長方向に沿っており、図１５に示されるＢ−Ｂ線は、ゲート電極ＧＥのゲート幅方向に沿っている。
ゲート電極ＧＥは、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成される。但し、ゲート電極ＧＥのゲート幅方向における両端部は、素子分離領域ＳＴ上に位置している。このため、ゲート電極ＧＥは、一部が埋込絶縁膜ＵＺ上に位置している。すなわち、ゲート電極ＧＥは、主として半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成されているが、ゲート電極ＧＥのうち、ゲート幅方向における両端部とその近傍領域は、半導体層ＳＭ上ではなく素子分離領域ＳＴ上に位置しており、また、ゲート電極ＧＥのうち、半導体層ＳＭ上に位置する部分と素子分離領域ＳＴ上に位置する部分との間の部分は、埋込絶縁膜ＵＺ上に位置している。従って、ゲート電極ＧＥは、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成された部分と、埋込絶縁膜ＵＺ上に位置する部分と、素子分離領域ＳＴ上に位置する部分とを有している。ゲート絶縁膜ＧＦの形成工程（熱酸化工程）において、ゲート絶縁膜ＧＦは半導体層ＳＭの表面上に形成されるが、素子分離領域ＳＴ上と埋込絶縁膜ＵＺ上とには形成されない。このため、ゲート絶縁膜ＧＦは、ゲート電極ＧＥと半導体層ＳＭとの間に介在しているが、ゲート電極ＧＥと素子分離領域ＳＴとの間や、ゲート電極ＧＥと埋込絶縁膜ＵＺとの間には、ゲート絶縁膜ＧＦは介在していない。
ゲート電極ＧＥ上には、パターニングされた絶縁膜ＣＰＺからなるキャップ絶縁膜ＣＰが形成される。キャップ絶縁膜ＣＰは、ゲート電極ＧＥとほぼ同じ平面形状を有している。ゲート電極ＧＥで覆われない部分のゲート絶縁膜ＧＦは、シリコン膜ＰＳをパターニングする際のドライエッチングまたはその後のウェットエッチングなどにより除去され得る。
ここで、ゲート電極ＧＥとキャップ絶縁膜ＣＰとの積層構造体を、以下では積層体ＬＴと称することとする。
次に、図１６に示されるように、積層体ＬＴの側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ１を形成する。
サイドウォールスペーサＳＷ１形成工程は、次のようにして行うことができる。すなわち、まず、素子分離領域ＳＴ上を含むＳＯＩ基板１の主面全面上に、積層体ＬＴを覆うように、絶縁膜ＩＬ１と絶縁膜ＩＬ１上の絶縁膜ＩＬ２とからなる積層膜を形成する。絶縁膜ＩＬ１と絶縁膜ＩＬ２とは、異なる材料からなり、好ましくは、絶縁膜ＩＬ１は酸化シリコン膜からなり、絶縁膜ＩＬ２は窒化シリコン膜からなる。それから、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜を異方性エッチング技術によりエッチバックすることにより、積層体ＬＴの両方の側面上にサイドウォールスペーサＳＷ１を形成する。図１６には、この段階が示されている。サイドウォールスペーサＳＷ１は、絶縁膜ＩＬ１と絶縁膜ＩＬ２との積層膜からなる。具体的には、サイドウォールスペーサＳＷ１は、半導体層ＳＭ上から積層体ＬＴの側面上にかけてほぼ一様な厚みで連続的に延在する絶縁膜ＩＬ１と、絶縁膜ＩＬ１を介して半導体層ＳＭおよび積層体ＬＴから離間する絶縁膜ＩＬ２とで形成されている。
次に、図１７に示されるように、エピタキシャル成長により、ＳＯＩ基板１の半導体層ＳＭ上に半導体層ＥＰを形成する。半導体層ＥＰは、エピタキシャル成長により形成されたエピタキシャル層であり、例えば単結晶シリコンからなる。半導体層ＥＰはエピタキシャル成長により形成されるため、半導体層ＥＰの結晶構造は、下地の半導体層ＳＭの結晶構造を反映したものとなり、半導体層ＥＰの結晶構造は、半導体層ＳＭの結晶構造と同じになる。
エピタキシャル成長により半導体層ＥＰを形成するため、半導体層ＳＭの露出面（Ｓｉ面）上にエピタキシャル層（半導体層ＥＰ）が選択的に成長し、絶縁膜上にはエピタキシャル層は成長しない。このため、半導体層ＳＭの表面のうち、積層体ＬＴおよびサイドウォールスペーサＳＷ１で覆われていない領域（露出面）上に、半導体層ＥＰが選択的に成長することになる。このため、半導体層ＥＰは、半導体層ＳＭ上において、積層体ＬＴとサイドウォールスペーサＳＷ１とからなる構造体の両側に形成される。また、ゲート電極ＧＥの上面はキャップ絶縁膜ＣＰで覆われ、ゲート電極ＧＥの側面はサイドウォールスペーサＳＷ１で覆われているため、ゲート電極ＧＥ上には、エピタキシャル層（半導体層ＥＰ）は形成されない。また、素子分離領域ＳＴは、絶縁体（絶縁膜）からなるため、素子分離領域ＳＴ上には、エピタキシャル層（半導体層ＥＰ）は成長しない（形成されない）。
また、埋込絶縁膜ＵＺは、絶縁体（絶縁膜）からなるため、埋込絶縁膜ＵＺ上には、エピタキシャル層（半導体層ＥＰ）は成長しない。しかしながら、埋込絶縁膜ＵＺは、半導体層ＳＭに隣接しているため、半導体層ＳＭ上に成長した半導体層ＥＰの一部が、埋込絶縁膜ＵＺ上に位置する場合もあり得る。すなわち、半導体層ＥＰの一部が埋込絶縁膜ＵＺ上に位置する場合もあるが、その場合、埋込絶縁膜ＵＺ上に位置する部分の半導体層ＥＰは、埋込絶縁膜ＵＺの露出面から成長したのではなく、半導体層ＳＭの露出面から成長したものである。
例えば、埋込絶縁膜ＵＺの上面の高さ位置が、半導体層ＳＭの上面の高さ位置よりも低い場合には、半導体層ＳＭの側面の一部（上部）は、埋込絶縁膜ＵＺで覆われずに露出される。この場合、エピタキシャル層（半導体層ＥＰ）は、半導体層ＳＭの上面からだけでなく、半導体層ＳＭの側面の露出部からも成長し、半導体層ＳＭの側面の露出部から成長した部分のエピタキシャル層（半導体層ＥＰ）は、埋込絶縁膜ＵＺの上面上に位置する（埋込絶縁膜ＵＺの上面の一部または全部を覆う）ことになる。
ここで、半導体層ＳＭと半導体層ＥＰとを合わせたものを、以下では、半導体層ＳＭ１と称することとする。
次に、図１８に示されるように、サイドウォールスペーサＳＷ１を構成する絶縁膜ＩＬ２を、エッチングにより除去する。この際、絶縁膜ＩＬ２に比べて絶縁膜ＩＬ１がエッチングされにくい条件で絶縁膜ＩＬ２をエッチングして除去するため、サイドウォールスペーサＳＷ１を構成していた絶縁膜ＩＬ１は、ほとんどエッチングされずに残存する。また、絶縁膜ＩＬ２は、キャップ絶縁膜ＣＰと同じ材料により形成されていたため、この際のエッチングにより、キャップ絶縁膜ＣＰも除去することができる。キャップ絶縁膜ＣＰを除去しておけば、ゲート電極ＧＥの上部に後述の金属シリサイド層ＳＬを形成することが可能になる。
次に、図１９に示されるように、ＳＯＩ基板１の半導体層ＳＭ１（半導体層ＳＭおよび半導体層ＥＰ）におけるゲート電極ＧＥの両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ−型半導体領域（エクステンション領域）ＥＸを形成する。ｎ−型半導体領域ＥＸを形成するためのイオン注入では、ゲート電極ＧＥとゲート電極ＧＥの側面上に延在する部分の絶縁膜ＩＬ１とが、イオン注入阻止マスクとして機能することができる。
なお、図１９においては、理解を簡単にするために、半導体層ＳＭ１（半導体層ＳＭおよび半導体層ＥＰ）のうち、ｎ−型半導体領域ＥＸ形成用のイオン注入で不純物イオンが注入された領域にはハッチングを付し、不純物イオンが注入されなかった領域には、ハッチングを付していない。
次に、図２０に示されるように、ゲート電極ＧＥの側面上に、側壁絶縁膜としてサイドウォールスペーサＳＷ２を形成する。
サイドウォールスペーサＳＷ２形成工程は、次のようにして行うことができる。すなわち、素子分離領域ＳＴ上を含むＳＯＩ基板１の主面全面上に、ゲート電極ＧＥおよび絶縁膜ＩＬ１を覆うように、サイドウォールスペーサＳＷ２形成用の絶縁膜（例えば窒化シリコン膜）を形成してから、異方性エッチング技術により、この絶縁膜をエッチバックすることにより、ゲート電極ＧＥの側面上にサイドウォールスペーサＳＷ２を形成することができる。サイドウォールスペーサＳＷ２は、ゲート電極ＧＥの両側面上に絶縁膜ＩＬ１を介して形成される。なお、図面を見やすくするために、図２０には、ｎ−型半導体領域ＥＸを示すハッチングは記載していない。
次に、図２１に示されるように、ＳＯＩ基板１の半導体層ＳＭ１（半導体層ＳＭおよび半導体層ＥＰ）におけるゲート電極ＧＥおよびサイドウォールスペーサＳＷ２の両側の領域に、リン（Ｐ）またはヒ素（Ａｓ）などのｎ型の不純物をイオン注入することにより、ｎ＋型半導体領域（ソース・ドレイン領域）ＳＤを形成する。ｎ＋型半導体領域ＳＤを形成するためのイオン注入では、ゲート電極ＧＥとその両側のサイドウォールスペーサＳＷ２とが、イオン注入阻止マスクとして機能することができる。ｎ＋型半導体領域ＳＤは、ｎ−型半導体領域ＥＸよりも不純物濃度が高い。
ｎ−型半導体領域ＥＸは、半導体層ＳＭ１（半導体層ＳＭおよび半導体層ＥＰ）において、チャネル形成領域に隣接して形成され、ｎ＋型半導体領域ＳＤは、半導体層ＳＭ１（半導体層ＳＭおよび半導体層ＥＰ）において、チャネル形成領域からｎ−型半導体領域ＥＸの分だけ離間しかつｎ−型半導体領域ＥＸに隣接する位置に形成された状態となる。なお、ｎ−型半導体領域ＥＸは、半導体層ＳＭに形成され、ｎ＋型半導体領域ＳＤは、半導体層ＳＭと半導体層ＥＰとにわたって形成される。すなわち、ｎ−型半導体領域ＥＸは、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の下に位置する部分の半導体層ＳＭに形成され、ｎ＋型半導体領域ＳＤは、半導体層ＥＰとその下の半導体層ＳＭとにわたって形成される。ゲート電極ＧＥの下に位置する部分の半導体層ＳＭが、ＭＩＳＦＥＴのチャネルが形成されるチャネル形成領域となる。
次に、ｎ＋型半導体領域ＳＤおよびｎ−型半導体領域ＥＸなどに導入された不純物を活性化するための熱処理である活性化アニールを行う。イオン注入領域がアモルファス化された場合は、この活性化アニール時に、結晶化させることができる。
次に、図２２に示されるように、サリサイド（Salicide：Self Aligned Silicide）技術により、ｎ＋型半導体領域ＳＤおよびゲート電極ＧＥの各上部（表層部）に、低抵抗の金属シリサイド層ＳＬを形成する。
金属シリサイド層ＳＬは、具体的には次のようにして形成することができる。すなわち、素子分離領域ＳＴ上を含むＳＯＩ基板１の主面全面上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＥＰおよび埋込絶縁膜ＵＺを覆うように、金属シリサイド層ＳＬ形成用の金属膜を形成する。この金属膜は、例えばコバルト膜、ニッケル膜、または、ニッケル白金合金膜などからなる。それから、ＳＯＩ基板１に対して熱処理を施すことによって、ｎ＋型半導体領域ＳＤおよびゲート電極ＧＥの各上部を上記金属膜と反応させる。これにより、ｎ＋型半導体領域ＳＤおよびゲート電極ＧＥの各上部に、それぞれ金属シリサイド層ＳＬが形成される。その後、未反応の金属膜を除去し、図２２には、この段階の断面図が示されている。金属シリサイド層ＳＬを形成したことで、ゲート電極ＧＥやｎ＋型半導体領域ＳＤの拡散抵抗やコンタクト抵抗などを低抵抗化することができる。
このようにして、ＭＩＳＦＥＴ（トランジスタ）などの半導体素子を形成することができる。
次に、図２３に示されるように、素子分離領域ＳＴ上を含むＳＯＩ基板１の主面全面上に、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＥＰ、金属シリサイド層ＳＬおよび埋込絶縁膜ＵＺを覆うように、層間絶縁膜として絶縁膜ＳＺ１を形成する。絶縁膜ＳＺ１としては、酸化シリコン膜の単体膜、あるいは、窒化シリコン膜とその窒化シリコン膜上の厚い酸化シリコン膜との積層膜などを用いることができる。絶縁膜ＳＺ１の形成後、必要に応じて、絶縁膜ＳＺ１の上面をＣＭＰ法で研磨することもできる。
次に、フォトリソグラフィ技術を用いて絶縁膜ＳＺ１上に形成したフォトレジストパターン（図示せず）をエッチングマスクとして、絶縁膜ＳＺ１をドライエッチングすることにより、絶縁膜ＳＺ１にコンタクトホール（貫通孔）を形成する。それから、そのコンタクトホール内に、タングステン（Ｗ）などからなる導電性のプラグＰＧを形成する。例えば、コンタクトホール内を含む絶縁膜ＳＺ１上にバリア導体膜とタングステン膜とを順に形成してから、コンタクトホールの外部の不要な主導体膜およびバリア導体膜をＣＭＰ法またはエッチバック法などによって除去することにより、プラグＰＧを形成することができる。プラグＰＧは、ｎ＋型半導体領域ＳＤ上の金属シリサイド層ＳＬあるいはゲート電極ＧＥ上の金属シリサイド層ＳＬなどと電気的に接続される。
次に、図２４に示されるように、プラグＰＧが埋め込まれた絶縁膜ＳＺ１上に絶縁膜ＳＺ２を形成してから、絶縁膜ＳＺ２の所定の領域に配線溝を形成した後、配線溝内にシングルダマシン技術を用いて配線Ｍ１を埋め込む。配線Ｍ１は、例えば、銅を主成分とする銅配線（埋込銅配線）である。配線Ｍ１は、プラグＰＧを介して、ｎ＋型半導体領域ＳＤあるいはゲート電極ＧＥなどと電気的に接続される。
その後、デュアルダマシン法などにより２層目以降の配線を形成するが、ここでは図示およびその説明は省略する。また、配線Ｍ１およびそれよりも上層の配線は、ダマシン配線に限定されず、配線用の導電体膜をパターニングして形成することもでき、例えばタングステン配線またはアルミニウム配線などとすることもできる。
以上のようにして、本実施の形態の半導体装置が製造される。
また、本実施の形態では、ＭＩＳＦＥとして、ｎチャネル型のＭＩＳＦＥＴを形成する場合について説明したが、導電型を逆にして、ｐチャネル型のＭＩＳＦＥＴを形成することもできる。
＜半導体装置の構造について＞
上述のようにして製造された本実施の半導体装置の構造について説明する。
図２５は、本実施の形態の半導体装置の要部断面図であり、上記図２４に対応するものである。但し、図面の簡略化のために、図２５では、上記プラグＰＧ、絶縁膜ＳＺ２および配線Ｍ１については、図示を省略している。
図２５に示されるように、本実施の形態の半導体装置は、ＳＯＩ基板１を用いた半導体装置であり、また、ＭＩＳＦＥＴを備えた半導体装置でもある。
上述のように、ＳＯＩ基板１は、支持基板としての半導体基板ＳＢと、半導体基板ＳＢ上に形成された絶縁層ＢＸと、絶縁層ＢＸ上に形成された半導体層ＳＭと、を有している。
ＳＯＩ基板１には、素子分離領域ＳＴが形成されている。素子分離領域ＳＴは、上述のように、素子分離用の溝ＴＲに埋め込まれた絶縁膜ＺＭ３により形成されている。素子分離領域ＳＴは、半導体層ＳＭおよび絶縁層ＢＸを貫通して、その底部が半導体基板ＳＢに達しており、素子分離領域ＳＴの下部は、半導体基板ＳＢ内に位置している。このため、素子分離領域ＳＴの一部は、絶縁層ＢＸの下面よりも下方に位置している。ＳＯＩ基板１において、素子分離領域ＳＴに規定された（平面的に囲まれた）活性領域では、半導体基板ＳＢ上に絶縁層ＢＸおよび半導体層ＳＭが下から順に積層された構造となっている。
素子分離領域ＳＴに規定された（平面的に囲まれた）活性領域の半導体層ＳＭ上に、ゲート絶縁膜ＧＦを介して、ゲート電極ＧＥが形成されている。ゲート電極ＧＥの下に位置する部分の半導体層ＳＭが、ＭＩＳＦＥＴのチャネルが形成される領域（チャネル形成領域）となる。
ゲート電極ＧＥの側壁上には、絶縁膜ＩＬ１を介してサイドウォールスペーサＳＷ２が形成されている。サイドウォールスペーサＳＷ２は、絶縁膜からなり、側壁絶縁膜とみなすことができる。
サイドウォールスペーサＳＷ２は、ゲート電極ＧＥには接しておらず、サイドウォールスペーサＳＷ２とゲート電極ＧＥの側壁との間には、絶縁膜ＩＬ１が介在している。また、サイドウォールスペーサＳＷ２は、半導体層ＳＭには接しておらず、サイドウォールスペーサＳＷ２と半導体層ＳＭとの間には、絶縁膜ＩＬ１が介在している。また、絶縁膜ＩＬ１とサイドウォールスペーサＳＷ２とを合わせたもの全体を、サイドウォールスペーサまたは側壁絶縁膜とみなすこともできる。
半導体層ＳＭ上には、エピタキシャル層（エピタキシャル半導体層）である半導体層ＥＰが形成されている。すなわち、半導体層ＳＭのうち、ゲート電極ＧＥおよび絶縁膜ＩＬ１で覆われていない領域上に、半導体層ＥＰが選択的に形成されている。半導体層ＥＰは、ゲート電極ＧＥの両側（ゲート長方向の両側）に形成されている。
ゲート電極ＧＥの両側（ゲート長方向の両側）の半導体層ＳＭ，ＥＰには、ＭＩＳＦＥＴのソースまたはドレイン用の半導体領域が形成されており、このソースまたはドレイン用の半導体領域は、ｎ−型半導体領域ＥＸと、ｎ−型半導体領域ＥＸよりも高不純物濃度のｎ＋型半導体領域ＳＤとにより形成されている。すなわち、半導体層ＳＭと半導体層ＥＰとの積層構造において、チャネル形成領域を挟んで互いに離間する領域に、（一対の）ｎ−型半導体領域ＥＸが形成され、ｎ−型半導体領域ＥＸの外側（チャネル形成領域から離れる側）に、（一対の）ｎ＋型半導体領域ＳＤが形成されている。ソースまたはドレイン領域用の半導体領域は、ｎ−型半導体領域ＥＸとそれよりも高不純物濃度のｎ＋型半導体領域ＳＤとを有しているため、ＬＤＤ（Lightly Doped Drain）構造を備えている。ｎ−型半導体領域ＥＸは、主として、絶縁膜ＩＬ１およびサイドウォールスペーサＳＷ２の下に位置する部分の半導体層ＳＭに形成されており、ｎ＋型半導体領域ＳＤは、主として、半導体層ＥＰから半導体層ＳＭにかけて形成されている。
半導体層ＥＰには、ソースまたはドレイン用の半導体領域（ここではｎ＋型半導体領域ＳＤに対応）が形成されているため、半導体層ＥＰを、ソース・ドレイン用（ソース・ドレイン形成用）の半導体層（エピタキシャル半導体層）とみなすことができる。
半導体層ＥＰの上部（表層部）、すなわちｎ＋型半導体領域ＳＤの上部（表層部）には、金属と半導体層ＥＰ（ｎ＋型半導体領域ＳＤ）との反応層（化合物層）である金属シリサイド層ＳＬが形成されている。ゲート電極ＧＥがシリコン膜からなる場合は、ゲート電極ＧＥの上部にも金属シリサイド層ＳＬが形成されている。
上述したように、半導体層ＳＭに平面視で隣接する位置（領域）において、素子分離領域ＳＴにディボット（凹部、窪み部）ＤＴが形成されており、ディボットＤＴ内に埋込絶縁膜ＵＺが形成されている。このため、ディボットＤＴを埋め込む埋込絶縁膜ＵＺも、半導体層ＳＭに平面視で隣接する位置（領域）に形成されている。ディボットＤＴは、平面視において半導体層ＳＭを囲むように形成されるため、ディボットＤＴを埋め込む埋込絶縁膜ＵＺも、平面視において半導体層ＳＭを囲むように形成されている（上記図１１および図１５参照）。
ゲート電極ＧＥは、主として、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成されているが、ゲート電極ＧＥのゲート幅方向の両端部は、素子分離領域ＳＴ上に位置している。そして、ゲート絶縁膜ＧＦおよびゲート電極ＧＥは、埋込絶縁膜ＵＺを形成した後に、形成されている。このため、ゲート電極ＧＥは、半導体層ＳＭ上にゲート絶縁膜を介して形成された部分と、埋込絶縁膜ＵＺ上に位置する部分と、素子分離領域ＳＴ上に位置する部分とを有している。また、ディボットＤＴが形成された際に、絶縁層ＢＸがサイドエッチングされたことを反映して、埋込絶縁膜ＵＺの少なくとも一部は、半導体層ＳＭの下に位置している。
素子分離領域ＳＴ上を含むＳＯＩ基板１の主面上には、ゲート電極ＧＥ、サイドウォールスペーサＳＷ２、半導体層ＥＰ、金属シリサイド層ＳＬおよび埋込絶縁膜ＵＺを覆うように、層間絶縁膜として絶縁膜ＳＺ１が形成されている。絶縁膜ＳＺ１には上述のコンタクトホールが形成され、コンタクトホール内には上述のプラグＰＧが形成されているが、ここではその図示は省略する。また、絶縁膜ＳＺ１上には、上述の絶縁膜ＳＺ２および上述の配線Ｍ１が形成されているが、ここではその図示は省略する。
＜検討例について＞
本発明者が検討した検討例について、図２６〜図３０を参照して説明する。図２６〜図３０は、検討例の半導体装置の製造工程中の要部断面図である。
上記図８の構造を得るまでは、検討例の半導体装置の製造工程も、本実施の形態の半導体装置の製造工程とほぼ同様であるので、ここではその説明は省略する。
検討例の場合は、上記図８の構造を得た後、図９〜図１１の工程（埋込絶縁膜ＵＺを形成する工程）は行わずに、ゲート絶縁膜形成工程とゲート電極形成工程を行う。
すなわち、検討例の場合は、上記図８の構造を得た後、上記絶縁膜ＺＭ４を形成することなく、図２６に示されるように、半導体層ＳＭの表面に、ゲート絶縁膜ＧＦ１０１を熱酸化法などを用いて形成する。ゲート絶縁膜ＧＦ１０１は、半導体層ＳＭの上面だけでなく、ディボットＤＴから露出する半導体層ＳＭの側面および下面にも、形成され得る。
次に、図２７に示されるように、ＳＯＩ基板１の主面上に、すなわち、ゲート絶縁膜ＧＦ１０１および素子分離領域ＳＴ上に、ドープトポリシリコン膜のようなシリコン膜ＰＳ１０１を形成してから、シリコン膜ＰＳ１０１上に、窒化シリコン膜などの絶縁膜ＣＰＺ１０１を形成する。検討例の場合は、上記埋込絶縁膜ＵＺを形成していないため、シリコン膜ＰＳ１０１は、ディボットＤＴ内を埋めるように、ゲート絶縁膜ＧＦ１０１および素子分離領域ＳＴ上に形成されることになる。
次に、図２８に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜ＣＰＺ１０１をパターニングしてから、パターニングされた絶縁膜ＣＰＺ１０１をエッチングマスクとして用いてシリコン膜ＰＳ１０１をドライエッチングしてパターニングすることにより、ゲート電極ＧＥ１０１とキャップ絶縁膜ＣＰ１０１との積層体ＬＴ１０１を形成する。ゲート電極ＧＥ１０１は、パターニングされたシリコン膜ＰＳ１０１からなり、キャップ絶縁膜ＣＰ１０１は、パターニングされた絶縁膜ＣＰＺ１０１からなる。ゲート電極ＧＥ１０１は、半導体層ＳＭ上にゲート絶縁膜ＧＦ１０１を介して形成されるが、ゲート電極ＧＥ１０１のゲート幅方向における両端部は、素子分離領域ＳＴ上に位置している。
次に、図２９に示されるように、積層体ＬＴ１０１の側面上にサイドウォールスペーサＳＷ１０１を形成する。サイドウォールスペーサＳＷ１０１を形成する手法は、サイドウォールスペーサＳＷ１の形成法とほぼ同様であるので、ここではその説明は省略する。
次に、図３０に示されるように、エピタキシャル成長により、ＳＯＩ基板１の半導体層ＳＭ上にソース・ドレイン用の半導体層ＥＰ１０１を形成する。
エピタキシャル成長により半導体層ＥＰ１０１を形成するため、半導体層ＳＭの露出面（Ｓｉ面）上にエピタキシャル層（半導体層ＥＰ１０１）が選択的に成長し、絶縁膜上にはエピタキシャル層は成長しない。このため、半導体層ＳＭの表面のうち、積層体ＬＴ１０１およびサイドウォールスペーサＳＷ１０１で覆われていない領域（露出面）上に、半導体層ＥＰ１０１が選択的に成長することになる。
その後の工程は、検討例の場合も本実施の形態と同様であるので、ここでは図示および説明は省略する。
検討例の場合は、上記埋込絶縁膜ＵＺを形成していないため、シリコン膜ＰＳ１０１をパターニングしてゲート電極ＧＥ１０１を形成する際に、ディボットＤＴ内にシリコン膜ＰＳ１０１のエッチング残り（残存部ＥＺ）が残存する虞がある（図２８参照）。
ディボットＤＴは、絶縁膜ＺＭ１のエッチング工程またはその後のエッチング工程で、素子分離領域ＳＴが過剰にエッチングされることにより発生する。ディボットＤＴが形成されているが、上記埋込絶縁膜ＵＺを形成していない状態でシリコン膜ＰＳ１０１を形成してからそのシリコン膜ＰＳ１０１をパターニングすると、ディボットＤＴ内にシリコン膜ＰＳ１０１の残存部（エッチング残り）ＥＺが発生する。
ディボットＤＴ内にシリコン膜ＰＳ１０１の残存部ＥＺが残存してしまうと、種々の不具合が発生する虞があるため、半導体装置の信頼性の面では望ましくない。ディボットＤＴ内にシリコン膜ＰＳ１０１の残存部ＥＺが発生した場合の不具合の例について以下に説明する。
図８に示されるように、絶縁膜ＺＭ１のエッチング工程またはその後のエッチング工程において、半導体層ＳＭに隣接する位置に素子分離領域ＳＴのディボットＤＴが発生し、そのディボットＤＴが絶縁層ＢＸに到達してしまうと、そのディボットＤＴから露出した絶縁層ＢＸがサイドエッチングされてしまう。この場合、ディボットＤＴから半導体層ＳＭの下面の一部が露出することになる。すなわち、ディボットＤＴにおいて、絶縁層ＢＸがサイドエッチングされて絶縁層ＢＸに横方向に窪みができ、その窪みから半導体層ＳＭの下面の一部が露出した状態になる。このようなディボットＤＴが発生した状態で、上記シリコン膜ＰＳ１０１を形成してからそのシリコン膜ＰＳ１０１をパターニングしてゲート電極ＧＥ１０１を形成すると、ディボットＤＴ内にシリコン膜ＰＳ１０１のエッチング残りである残存部ＥＺが発生してしまう。シリコン膜ＰＳ１０１をパターニングするエッチング工程では、半導体層ＳＭの下に位置する部分のシリコン膜ＰＳ１０１は、半導体層ＳＭに遮蔽されるためにエッチングされにくいので、半導体層ＳＭの下にシリコン膜ＰＳ１０１の残存部ＥＺが残ってしまうのである（図２８参照）。
ディボットＤＴ内にシリコン膜ＰＳ１０１の残存部ＥＺが発生すると、その残存部ＥＺは、薄い絶縁膜ＧＦ１０１ａを介して半導体層ＳＭに隣接してしまい、従って、薄い絶縁膜ＧＦ１０１ａを介してソース・ドレイン用の半導体領域（上記ｎ＋型半導体領域ＳＤに対応）に隣接してしまうことになる。ディボットＤＴ内における残存部ＥＺと半導体層ＳＭとの間に介在する薄い絶縁膜ＧＦ１０１ａは、残存部ＥＺと半導体層ＳＭとの間にゲート絶縁膜ＧＦ１０１の一部が残存したものである。また、ゲート電極ＧＥ１０１は、ゲート幅方向の端部が素子分離領域ＳＴ上に位置しているため、ディボットＤＴ内における残存部ＥＺはゲート電極ＧＥ１０１と一体的に繋がった状態になっており、それゆえ、ディボットＤＴ内における残存部ＥＺは、ゲート電極ＧＥ１０１と電気的に接続されている。このため、ディボットＤＴ内にシリコン膜ＰＳ１０１の残存部ＥＺが発生することは、ゲート電極ＧＥ１０１と電気的に接続された残存部ＥＺが薄い絶縁膜ＧＦ１０１ａを介してソース・ドレイン領域（上記ｎ＋型半導体領域ＳＤに対応）と隣接することにつながるため、ゲート電極ＧＥ１０１とソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）との間のリーク電流を招く虞がある。これは、半導体装置の信頼性を低下させてしまう。
また、半導体層ＥＰ１０１をエピタキシャル成長させた際に、半導体層ＳＭの側面から成長したエピタキシャル層（半導体層ＥＰ１０１）が、図３０のように残存部ＥＺに接してしまう虞もある。半導体層ＥＰ１０１が、残存部ＥＺに接触してしまうと、残存部ＥＺを介して半導体層ＥＰ１０１とゲート電極ＧＥ１０１とが電気的に接続されてしまうことになるため、ゲート電極ＧＥ１０１とソース・ドレイン領域（ｎ＋型半導体領域ＳＤ）との間のリーク電流を招き、半導体装置の信頼性を低下させてしまう。
このように、素子分離領域ＳＴのディボットＤＴ内にゲート電極形成用の導電膜をパターニングした際の残存部（ＥＺ）が発生することは、半導体装置の信頼性の低下につながるため、防止することが望ましい。
＜本実施の形態の主要な特徴について＞
本実施の形態の主要な特徴のうちの一つは、埋込絶縁膜ＵＺを形成していることである。
すなわち、ゲート絶縁膜ＧＦを形成する前の何らかのウェットエッチング工程で、半導体層ＳＭに隣接する位置において素子分離領域ＳＴにディボットＤＴ（窪み部）が形成される。絶縁膜ＺＭ１のエッチング工程でディボットＤＴが形成される可能性が高いが、絶縁膜ＺＭ１のエッチング工程で形成されなかったとしても、その後、ゲート絶縁膜ＧＦを形成する工程を行うまでの種々のウェットエッチング工程で、ディボットＤＴが形成される。このため、本実施の形態では、ディボットＤＴ内に埋込絶縁膜ＵＺを形成した後に、ゲート絶縁膜ＧＦ形成工程とゲート電極ＧＥ形成工程を行う。すなわち、半導体層ＳＭに隣接する位置において素子分離領域ＳＴにディボットＤＴ（窪み部）が形成され、ディボットＤＴ内に埋込絶縁膜ＵＺが形成された状態で、ゲート絶縁膜ＧＦ形成工程が行われる。言い換えると、ゲート絶縁膜ＧＦ形成工程を行う前に、半導体層ＳＭに隣接する位置において素子分離領域ＳＴにディボットＤＴが形成されるが、そのディボットＤＴ内に埋込絶縁膜ＵＺを形成した後に、ゲート絶縁膜ＧＦ形成工程およびゲート電極ＧＥ形成工程を行っている。
また、製造された半導体装置においては、半導体層ＳＭに隣接する位置において素子分離領域ＳＴにディボットＤＴ（窪み部）が形成され、ディボットＤＴ内に埋込絶縁膜ＵＺが形成されており、ゲート電極ＧＥは、埋込絶縁膜ＵＺ上に位置する部分を有している。なお、ゲート電極ＧＥが埋込絶縁膜ＵＺ上に位置する部分を有していることは、埋込絶縁膜ＵＺを形成した後にゲート電極ＧＥを形成していることを示している。
本実施の形態とは異なり、半導体層ＳＭに隣接する位置において素子分離領域ＳＴにディボットＤＴが形成され、そのディボットＤＴ内に埋込絶縁膜ＵＺを形成せずにゲート電極を形成した場合（上記検討例に対応）には、ディボットＤＴ内にゲート電極形成用の導電膜（上記シリコン膜ＰＳ，ＰＳ１０１に対応）のエッチング残り（上記残存部ＥＺに対応）が残存する虞がある。これは、半導体装置の信頼性の低下を招いてしまう。
それに対して、本実施の形態では、半導体層ＳＭに隣接する位置において素子分離領域ＳＴにディボットＤＴが形成されるが、ディボットＤＴ内に埋込絶縁膜ＵＺを形成した後に、ゲート電極ＧＥを形成している。ディボットＤＴ内に埋込絶縁膜ＵＺが形成された状態でゲート電極ＧＥ形成工程を行うため、ディボットＤＴ内にゲート電極形成用の導電膜（ここではシリコン膜ＰＳ）のエッチング残りが残存するのを、防止することができる。従って、半導体装置の信頼性を向上させることができる。
すなわち、ゲート電極ＧＥは、ゲート電極ＧＥ形成用の導電膜（ここではシリコン膜ＰＳ）を形成してそれをパターニングすることで形成される。この際、ディボットＤＴ内に埋込絶縁膜ＵＺが存在することで、ディボットＤＴ内にはゲート電極形成用の導電膜（シリコン膜ＰＳ）は埋め込まれずに済み、その導電膜（シリコン膜ＰＳ）のパターニング後にディボットＤＴ内に導電膜（シリコン膜ＰＳ）のエッチング残りが残存するのを防止することができる。これにより、ディボットＤＴ内に導電膜（シリコン膜ＰＳ）のエッチング残りが残存することに起因した種々の不具合を防止でき、半導体装置の信頼性を向上させることができる。
ディボットＤＴ内にゲート電極形成用の導電膜のエッチング残り（上記残存部ＥＺに対応）が残存するのを防止するためには、ディボットＤＴ内に埋込絶縁膜ＵＺを形成した後にゲート電極ＧＥを形成することが有効であり、より特定的には、ディボットＤＴ内に埋込絶縁膜ＵＺを形成した後にゲート電極ＧＥ形成用の導電膜（ここではシリコン膜ＰＳ）を形成することが有効である。
しかしながら、ゲート絶縁膜ＧＦ形成工程も、埋込絶縁膜ＵＺを形成した後に行うことが好ましい。ゲート絶縁膜ＧＦを形成した後に埋込絶縁膜ＵＺを形成した場合には、埋込絶縁膜ＵＺ形成工程がゲート絶縁膜ＧＦに影響を与える虞がある。例えば、ゲート絶縁膜ＧＦを形成した後に埋込絶縁膜ＵＺを形成した場合には、上記絶縁膜ＺＭ４のエッチバック工程で、ゲート絶縁膜ＧＦが除去されてしまうか、除去されなくともダメージを受ける虞がある。それに対して、本実施の形態では、埋込絶縁膜ＵＺを形成した後にゲート絶縁膜ＧＦを形成しているため、埋込絶縁膜ＵＺ形成工程がゲート絶縁膜ＧＦに影響を与えるのを防止することができる。例えば、ゲート絶縁膜ＧＦがまだ形成されていない状態で、上記絶縁膜ＺＭ４のエッチバック工程が行われるため、上記絶縁膜ＺＭ４のエッチバック工程がゲート絶縁膜ＧＦに悪影響を及ぼさずに済む。後述の実施の形態２の場合は、ゲート絶縁膜ＧＦがまだ形成されていない状態で、絶縁膜ＺＭ４の研磨処理が行われるため、絶縁膜ＺＭ４の研磨処理がゲート絶縁膜ＧＦに悪影響を及ぼさずに済む。このため、埋込絶縁膜ＵＺを形成した後にゲート電極ＧＥを形成するが、ゲート絶縁膜ＧＦ形成工程も、埋込絶縁膜ＵＺを形成した後に行うことが好ましい。
また、検討例で説明したように、ディボットＤＴ内にゲート電極形成用の導電膜のエッチング残り（上記残存部ＥＺに対応）が残存していた場合には、半導体層ＳＭ上にソース・ドレイン用の半導体層（半導体層ＥＰ，ＥＰ１０１に対応）をエピタキシャル成長させた際に、そのソース・ドレイン用の半導体層が上記残存部ＥＺに接してしまう虞がある。これは、ゲート電極とソース・ドレイン領域との間のリークを招いてしまう。このため、半導体層ＳＭ上にソース・ドレイン用の半導体層（ここでは半導体層ＥＰ）をエピタキシャル成長で形成する場合には、ディボットＤＴ内にゲート電極形成用の導電膜のエッチング残りが残存するのを防止することは、半導体装置の信頼性を向上させる点で、非常に重要である。従って、半導体層ＳＭ上にソース・ドレイン用の半導体層（ここでは半導体層ＥＰ）をエピタキシャル成長で形成する場合に、本実施の形態または以下の実施の形態２を適用すれば、その効果は極めて大きい。
また、本実施の形態では、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置と同じか、または、半導体層ＳＭの下面の高さ位置と同じか、あるいは、半導体層ＳＭの上面の高さ位置よりも低くかつ半導体層ＳＭの下面の高さ位置よりも高い。
本実施の形態とは異なり、埋込絶縁膜ＵＺの上面の高さ位置が、半導体層ＳＭの上面の高さ位置よりも高い場合には、埋込絶縁膜ＵＺを形成するのに用いた絶縁膜ＺＭ４が、埋込絶縁膜ＵＺ形成後に半導体層ＳＭの上面上に残存してしまい、ゲート絶縁膜ＧＦやゲート電極ＧＥを形成しにくくなってしまう。それに対して、本実施の形態では、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置と同じか、それよりも低くしているため、埋込絶縁膜ＵＺを形成するのに用いた絶縁膜ＺＭ４が、埋込絶縁膜ＵＺ形成後に半導体層ＳＭの上面上に残存しにくくなり、ゲート絶縁膜ＧＦやゲート電極ＧＥを形成しやすくなる。
また、本実施の形態とは異なり、埋込絶縁膜ＵＺの上面の高さ位置が、半導体層ＳＭの下面の高さ位置よりも低い場合には、埋込絶縁膜ＵＺを形成しても、ディボットＤＴ内にゲート電極形成用の導電膜のエッチング残り（上記残存部ＥＺに対応）が残存してしまう可能性がある。ここで、埋込絶縁膜ＵＺの上面の高さ位置が、半導体層ＳＭの下面の高さ位置よりも低い場合を仮定する。この場合は、半導体層ＳＭの下面と埋込絶縁膜ＵＺの上面との間に隙間が発生し、その隙間に、ゲート電極形成用の導電膜（上記シリコン膜ＰＳ，ＰＳ１０１に対応）が埋め込まれてしまい、ゲート電極形成後も残存してしまう可能性がある。それに対して、本実施の形態では、埋込絶縁膜ＵＺの上面の高さ位置が半導体層ＳＭの下面の高さ位置よりも高いため、埋込絶縁膜ＵＺを形成した際に、半導体層ＳＭの下面と埋込絶縁膜ＵＺの上面との間に隙間は発生せず、それゆえ、半導体層ＳＭの下面と埋込絶縁膜ＵＺの上面との間に隙間にゲート電極形成用の導電膜が埋め込まれる現象が、生じずに済む。このため、埋込絶縁膜ＵＺの上面の高さ位置が半導体層ＳＭの下面の高さ位置よりも高くなるように、埋込絶縁膜ＵＺを形成すれば、ディボットＤＴ内にゲート電極形成用の導電膜のエッチング残りが残存するのを、より的確に防止することができるようになる。
従って、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置と同じか、または、半導体層ＳＭの下面の高さ位置と同じか、あるいは、半導体層ＳＭの上面の高さ位置よりも低くかつ半導体層ＳＭの下面の高さ位置よりも高いことが好ましい。これにより、ゲート絶縁膜ＧＦやゲート電極ＧＥを形成しやすくなるとともに、ディボットＤＴ内にゲート電極形成用の導電膜（ここではシリコン膜ＰＳ）のエッチング残りが残存するのを、より的確に防止することができる。
また、本実施の形態では、埋込絶縁膜ＵＺの少なくとも一部は、半導体層ＳＭの下に位置している。埋込絶縁膜ＵＺの少なくとも一部が半導体層ＳＭの下に位置していることは、もしもディボットＤＴ内に埋込絶縁膜ＵＺを形成しなかったとすれば、半導体層ＳＭの下にゲート電極形成用の導電膜（ここではシリコン膜ＰＳ）のエッチング残りが残存する可能性が高かったことを示唆している。
すなわち、埋込絶縁膜ＵＺの少なくとも一部が半導体層ＳＭの下に位置していることは、ディボットＤＴが形成される際に、ディボットＤＴから露出した絶縁層ＢＸがサイドエッチングされてしまい、ディボットＤＴから半導体層ＳＭの下面の一部が露出したことを示唆している（図８参照）。この状態で、上記検討例のように、埋込絶縁膜ＵＺを形成することなくゲート絶縁膜ＧＦ１０１を形成し、更にシリコン膜ＰＳ１０１を形成してからそれをパターニングしてゲート電極ＧＥ１０１を形成すると、上記図２８のように、半導体層ＳＭの下に、シリコン膜ＰＳ１０１のエッチング残り（残存部ＥＺ）が発生しやすい。これは、シリコン膜ＰＳ１０１をパターニングするエッチング工程では、半導体層ＳＭの下に位置する部分のシリコン膜ＰＳ１０１は、半導体層ＳＭで遮蔽されるためにエッチングされにくいので、半導体層ＳＭの下にシリコン膜ＰＳ１０１の残存部ＥＺが残ってしまうからである。
それに対して、本実施の形態では、ディボットＤＴが形成される際に絶縁層ＢＸがサイドエッチングされてディボットＤＴから半導体層ＳＭの下面の一部が露出しても、ディボットＤＴ内に埋込絶縁膜ＵＺを形成することで、半導体層ＳＭの下にゲート電極形成用の導電膜（ここではシリコン膜ＰＳ）のエッチング残りが残存するのを防止することができる。このため、ディボットＤＴが形成される際に絶縁層ＢＸがサイドエッチングされてディボットＤＴから半導体層ＳＭの下面の一部が露出した場合に、本実施の形態または以下の実施の形態２を適用すれば、その効果は極めて大きい。すなわち、本実施の形態または以下の実施の形態２において、埋込絶縁膜ＵＺの少なくとも一部が半導体層ＳＭの下に位置している場合には、埋込絶縁膜ＵＺを形成したことによる効果、具体的にはゲート電極形成用の導電膜のエッチング残りを防止する効果、は極めて大きい。
（実施の形態２）
本実施の形態２の半導体装置の製造工程を図面を参照して説明する。図３１〜図３５は、本実施の形態２の半導体装置の製造工程中の要部断面図である。上記実施の形態１と同様に、本実施の形態２の図３１〜図３５のそれぞれにおいても、左側にＡ−Ａ断面の断面図を示し、右側にＢ−Ｂ断面の断面図を示してある。ここで、上記図１１および図１５の平面図に示されるＡ−Ａ線に相当する位置での断面図が、Ａ−Ａ断面図に対応し、上記図１１および図１５の平面図に示されるＢ−Ｂ線に相当する位置での断面図が、Ｂ−Ｂ断面図に対応している。
本実施の形態２は、埋込絶縁膜ＵＺを形成する手法が、上記実施の形態１と相違している。すなわち、上記実施の形態１では、埋込絶縁膜ＵＺ用の絶縁膜ＺＭ４をエッチバックすることにより埋込絶縁膜ＵＺを形成していたが、本実施の形態２では、埋込絶縁膜ＵＺ用の絶縁膜ＺＭ４を研磨処理（ＣＭＰ処理）することにより埋込絶縁膜ＵＺを形成している。以下、本実施の形態２の製造工程について、図３１〜図３５を参照して具体的に説明する。
絶縁膜ＺＭ４を形成して上記図９の構造を得るまでは、本実施の形態２の製造工程も、上記実施の形態１の製造工程と同様であるので、ここではその繰り返しの説明は省略する。
絶縁膜ＺＭ４を形成して上記図９の構造を得た後、本実施の形態２では、絶縁膜ＺＭ４を研磨する。この研磨を、絶縁膜ＺＭ４の研磨処理と称することする。絶縁膜ＺＭ４の研磨処理としては、ＣＭＰ処理を好適に用いることができる。絶縁膜ＺＭ４の研磨処理を行うことにより、ディボットＤＴの外部の絶縁膜ＺＭ４を除去し、ディボットＤＴ内に絶縁膜ＺＭ４の一部を残存させる。これにより、半導体層ＳＭの上面が露出するとともに、ディボットＤＴ内に埋込絶縁膜ＵＺが形成される。埋込絶縁膜ＵＺは、ディボットＤＴ内に残存する絶縁膜ＺＭ４からなる。なお、絶縁膜ＺＭ４の研磨処理を終了した段階の平面図は、上記図１１とほぼ同様であるため、再度の図示は省略している。
上記実施の形態１でも説明したように、ディボットＤＴは、半導体層ＳＭに平面視で隣接する位置（領域）に形成されるため、ディボットＤＴを埋め込む埋込絶縁膜ＵＺも、半導体層ＳＭに平面視で隣接する位置（領域）に形成される。すなわち、ディボットＤＴは、平面視において半導体層ＳＭを囲むように形成されるため、ディボットＤＴを埋め込む埋込絶縁膜ＵＺも、平面視において半導体層ＳＭを囲むように形成される（上記図１１参照）。これは、本実施の形態２も、上記実施の形態１と同様である。
埋込絶縁膜ＵＺは、ディボットＤＴを埋め込む（埋める）ように形成されているが、本実施の形態２においては、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置とほぼ同じである。なぜなら、絶縁膜ＺＭ４の研磨処理は、半導体層ＳＭ上の絶縁膜ＺＭ４を除去して半導体層ＳＭの上面が露出するまで行う必要があるからである。絶縁膜ＺＭ４の研磨処理において、半導体層ＳＭ上の絶縁膜ＺＭ４を除去して半導体層ＳＭの上面を露出させれば、形成された埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置とほぼ同じになる。すなわち、半導体層ＳＭの上面と埋込絶縁膜ＵＺの上面とは、同一平面上に位置したものとなる。絶縁膜ＺＭ４の研磨処理では、絶縁膜ＺＭ４に比べて半導体層ＳＭが研磨されにくい条件で研磨処理を行い、半導体層ＳＭを研磨ストッパ膜として用いることができる。
また、絶縁膜ＺＭ４の研磨処理では、絶縁膜ＺＭ４だけでなく、素子分離領域ＳＴの一部（上部）も研磨されて除去される場合もあり得る。すなわち、素子分離領域ＳＴのうち、半導体層ＳＭの上面よりも高い位置にある部分は、絶縁膜ＺＭ４の研磨処理で研磨されて除去され得る。
このため、絶縁膜ＺＭ４の研磨処理を終了すると、埋込絶縁膜ＵＺの上面の高さ位置と半導体層ＳＭの上面の高さ位置とはほぼ同じになるが、素子分離領域ＳＴの上面の高さ位置も、半導体層ＳＭの上面の高さ位置や埋込絶縁膜ＵＺの上面とほぼ同じになり得る。その場合は、半導体層ＳＭの上面と埋込絶縁膜ＵＺの上面と素子分離領域ＳＴの上面とは、同一平面上に位置したものとなる。
このようにして、ディボットＤＴに埋込絶縁膜ＵＺが埋め込まれた構造が得られる。
以降の工程は、本実施の形態２も、上記実施の形態１と基本的には同じである。すなわち、必要に応じて洗浄処理（洗浄用のウェットエッチング処理）を行うことで半導体層ＳＭの表面を清浄化した後、図３２に示されるように、半導体層ＳＭの表面に、ゲート絶縁膜ＧＦを形成する。ゲート絶縁膜ＧＦの形成法や材料については、本実施の形態２も、上記実施の形態１と同様である。
なお、本実施の形態２では、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成したため、半導体層ＳＭの側面は、埋込絶縁膜ＵＺで覆われており、露出していないため、ゲート絶縁膜ＧＦは、半導体層ＳＭの上面に形成されるが、半導体層ＳＭの側面には形成されない。
次に、図３３に示されるように、ＳＯＩ基板１の主面上に、すなわち、ゲート絶縁膜ＧＦ、埋込絶縁膜ＵＺおよび素子分離領域ＳＴ上に、ゲート電極形成用の導電膜としてシリコン膜ＰＳを形成してから、シリコン膜ＰＳ上に絶縁膜ＣＰＺを形成する。
次に、図３４に示されるように、フォトリソグラフィ技術およびドライエッチング技術を用いて絶縁膜ＣＰＺをパターニングしてから、パターニングされた絶縁膜ＣＰＺをエッチングマスクとして用いてシリコン膜ＰＳをドライエッチングしてパターニングすることにより、ゲート電極ＧＥとその上のキャップ絶縁膜ＣＰとからなる積層体ＬＴを形成する。ゲート電極ＧＥは、パターニングされたシリコン膜ＰＳからなり、キャップ絶縁膜ＣＰは、パターニングされた絶縁膜ＣＰＺからなる。ゲート電極ＧＥ（積層体ＬＴ）は、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成される。ゲート電極ＧＥで覆われない部分のゲート絶縁膜ＧＦは、シリコン膜ＰＳをパターニングする際のドライエッチングまたはその後のウェットエッチングなどにより除去され得る。
上記実施の形態１と同様に、本実施の形態２においても、ゲート電極ＧＥのゲート幅方向における両端部は、素子分離領域ＳＴ上に位置しており、ゲート電極ＧＥは、一部が埋込絶縁膜ＵＺ上に位置している。すなわち、ゲート電極ＧＥは、半導体層ＳＭ上にゲート絶縁膜ＧＦを介して形成された部分と、埋込絶縁膜ＵＺ上に位置する部分と、素子分離領域ＳＴ上に位置する部分とを有している。
次に、図３５に示されるように、上記実施の形態１と同様に、積層体ＬＴの側面上にサイドウォールスペーサＳＷ１を形成する。サイドウォールスペーサＳＷ１の構造や形成は、本実施の形態２も上記実施の形態１と同様であるので、ここではその説明は省略する。
次に、図３５に示されるように、エピタキシャル成長により、ＳＯＩ基板１の半導体層ＳＭ上に半導体層ＥＰを形成する。上記実施の形態１で説明したように、半導体層ＥＰは、ソース・ドレイン用（ソース・ドレイン形成用）の半導体層（エピタキシャル半導体層）である。半導体層ＥＰの構成、形成法および形成位置については、本実施の形態２も上記実施の形態１とほぼ同様である。
但し、本実施の形態２では、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成したため、半導体層ＳＭの側面は、埋込絶縁膜ＵＺで覆われており、露出していないため、半導体層ＳＭの側面からはエピタキシャル層（半導体層ＥＰ）は成長しない。
以降の工程は、本実施の形態２も上記実施の形態１と同様であり、上記図１８〜図２４を参照して説明した工程が行われるが、ここではその図示および繰り返しの説明は省略する。
本実施の形態２の半導体装置の構成（構造）が、上記実施の形態１の半導体装置と主として相違している点について、以下に説明する。
本実施の形態２では、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成したことを反映して、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置とほぼ同じになっている。すなわち、半導体層ＳＭの上面と埋込絶縁膜ＵＺの上面とは、同一平面上に位置したものとなっている。
また、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成したことを反映して、素子分離領域ＳＴの上面の高さ位置が、半導体層ＳＭの上面の高さ位置や埋込絶縁膜ＵＺの上面とほぼ同じになる場合もある。すなわち、半導体層ＳＭの上面と埋込絶縁膜ＵＺの上面と素子分離領域ＳＴの上面とが、同一平面上に位置する場合もある。
本実施の形態２の半導体装置の他の構成は、上記実施の形態１とほぼ同様であるので、ここでは、その繰り返しの説明は省略する。
次に、本実施の形態２の効果について説明する。
本実施の形態２においても、上記実施の形態１とほぼ同様の効果を得ることができる。簡単に言えば、埋込絶縁膜ＵＺを形成したことで、ディボットＤＴ内にゲート電極形成用の導電膜（ここではシリコン膜ＰＳ）のエッチング残りが残存するのを防止することができ、半導体装置の信頼性を向上させることができる。
但し、本実施の形態２の場合は、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成したことで、更に次のような効果も得ることができる。
すなわち、本実施の形態２では、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成しているため、埋込絶縁膜ＵＺの上面の高さ位置を制御しやすく、半導体層ＳＭの上面が露出するまで絶縁膜ＺＭ４を研磨処理すれば、埋込絶縁膜ＵＺの上面の高さ位置は、半導体層ＳＭの上面の高さ位置とほぼ同じになる。上記実施の形態１で説明したように、もしも埋込絶縁膜ＵＺの上面の高さ位置が半導体層ＳＭの下面の高さ位置よりも低くなってしまうと、半導体層ＳＭの下面と埋込絶縁膜ＵＺの上面との間に隙間が発生し、その隙間にシリコン膜ＰＳが埋め込まれてしまい、ゲート電極形成後も残存してしまう可能性がある。しかしながら、本実施の形態２では、絶縁膜ＺＭ４の研磨処理で埋込絶縁膜ＵＺを形成しているため、埋込絶縁膜ＵＺの上面の高さ位置を制御しやすく、埋込絶縁膜ＵＺの上面の高さ位置は半導体層ＳＭの上面の高さ位置とほぼ同じになるため、埋込絶縁膜ＵＺの上面の高さ位置が半導体層ＳＭの下面の高さ位置よりも低くなってしまうのを、より的確に防止することができる。このため、上記実施の形態１よりも本実施の形態２の方が、埋込絶縁膜ＵＺ形成工程の管理が容易になり、半導体装置を製造しやすくなる。
また、本実施の形態２においては、絶縁膜ＺＭ４として、酸化シリコン膜または窒化シリコン膜を好適に用いることができる。
但し、絶縁膜ＺＭ４として酸化シリコン膜を用いた場合は、絶縁膜ＺＭ４と素子分離領域ＳＴとが同じ材料（酸化シリコン）により構成されるため、絶縁膜ＺＭ４の研磨処理で絶縁膜ＺＭ４の研磨速度と素子分離領域ＳＴの研磨速度とがほぼ同じになる。このため、本実施の形態２において、絶縁膜ＺＭ４として酸化シリコン膜を用いた場合は、素子分離領域ＳＴの上面の高さ位置を、埋込絶縁膜ＵＺの上面の高さ位置とほぼ同じにしやすくなり、素子分離領域ＳＴと埋込絶縁膜ＵＺとの間（境界）に段差が生じにくくなる。このため、素子分離領域ＳＴと埋込絶縁膜ＵＺとの間（境界）に段差が生じた場合の不具合を防止しやすくなる。
また、本実施の形態２において、絶縁膜ＺＭ４として窒化シリコン膜を用いた場合は、ゲート絶縁膜を形成する前の洗浄処理（フッ酸洗浄またはＲＣＡ洗浄）で埋込絶縁膜ＵＺがエッチングされるのを抑制または防止しやすい。
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
１ ＳＯＩ基板
ＢＸ 絶縁層
ＣＰ，ＣＰ１０１ キャップ絶縁膜
ＣＰＺ，ＣＰＺ１０１ 絶縁膜
ＤＴ ディボット
ＥＰ，ＥＰ１０１ 半導体層
ＥＸ ｎ−型半導体領域
ＥＺ 残存部
ＧＥ，ＧＥ１０１ ゲート電極
ＧＦ，ＧＦ１０１ ゲート絶縁膜
ＧＦ１０１ａ 絶縁膜
ＧＰ 半導体領域
ＩＬ１，ＩＬ２ 絶縁膜
ＬＴ，ＬＴ１０１ 積層体
Ｍ１ 配線
Ｐ１ イオン注入
ＰＧ プラグ
ＰＳ，ＰＳ１０１ シリコン膜
ＰＲ１ フォトレジストパターン
ＳＢ 半導体基板
ＳＤ ｎ＋型半導体領域
ＳＬ 金属シリサイド層
ＳＭ 半導体層
ＳＴ 素子分離領域
ＳＷ１，ＳＷ２，ＳＷ１０１ サイドウォールスペーサ
ＳＺ１，ＳＺ２ 絶縁膜
ＴＲ 溝
ＵＺ 埋込絶縁膜
ＺＭ１，ＺＭ２，ＺＭ３，ＺＭ４ 絶縁膜

Claims (21)

  1. ＭＩＳＦＥＴを備える半導体装置であって、
    支持基板、前記支持基板上の絶縁層、および前記絶縁層上の半導体層を有する基板と、
    前記基板に形成され、前記半導体層および前記絶縁層を貫通して底部が前記支持基板に達する素子分離領域と、
    前記半導体層上にゲート絶縁膜を介して形成された、前記ＭＩＳＦＥＴ用のゲート電極と、
    を有し、
    前記半導体層に隣接する位置において前記素子分離領域に窪み部が形成され、前記窪み部内に埋込絶縁膜が形成されており、
    前記ゲート電極は、前記半導体層上に前記ゲート絶縁膜を介して形成された部分と、前記埋込絶縁膜上に位置する部分と、前記素子分離領域上に位置する部分とを有しており、
    前記埋込絶縁膜の少なくとも一部は、前記半導体層の下に位置している、半導体装置。
  2. 請求項１記載の半導体装置において、
    前記ゲート電極の側壁上に形成された側壁絶縁膜と、
    前記半導体層上に形成された、前記ＭＩＳＦＥＴのソース・ドレイン用のエピタキシャル半導体層と、
    を更に有する、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記埋込絶縁膜の上面の高さ位置は、前記半導体層の上面の高さ位置と同じか、または、前記半導体層の下面の高さ位置と同じか、あるいは、前記半導体層の上面の高さ位置よりも低くかつ前記半導体層の下面の高さ位置よりも高い、半導体装置。
  4. 請求項１記載の半導体装置において、
    平面視において、前記埋込絶縁膜は前記半導体層の周囲を囲んでいる、半導体装置。
  5. 請求項１記載の半導体装置において、
    前記半導体層の厚さは、５〜２５ｎｍである、半導体装置。
  6. 請求項１または５に記載の半導体装置において、
    前記絶縁層および前記素子分離領域のそれぞれは、酸化シリコンからなり、
    前記半導体層は、前記絶縁層および前記素子分離領域のそれぞれを構成する材料とは異なる材料からなる、半導体装置。
  7. （ａ）半導体基板と、前記半導体基板上の絶縁層と、前記絶縁層上の半導体層と、前記半導体層上の第１絶縁膜と、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する溝と、前記溝内に埋め込まれた素子分離領域と、を有する基板を準備する工程、
    （ｂ）前記（ａ）工程後、前記第１絶縁膜をエッチングにより除去して前記半導体層を露出させる工程、
    （ｃ）前記（ｂ）工程後、前記半導体層の表面にゲート絶縁膜を形成する工程、
    （ｄ）前記（ｃ）工程後、前記半導体層上に前記ゲート絶縁膜を介してゲート電極を形成する工程、
    を有し、
    前記半導体層に隣接する位置において前記素子分離領域に窪み部が形成され、前記窪み部内に埋込絶縁膜が形成された状態で、前記（ｃ）工程が行われ、
    前記（ｂ）工程後で、前記（ｃ）工程前に、
    （ｃ１）前記窪み部内を含む前記素子分離領域上および前記半導体層上に、前記埋込絶縁膜形成用の第２絶縁膜を形成する工程、
    （ｃ２）前記窪み部の外部の前記第２絶縁膜を除去し、前記窪み部内に前記第２絶縁膜を残して前記埋込絶縁膜を形成する工程、
    を更に有し、
    前記埋込絶縁膜の少なくとも一部は、前記半導体層の下に位置している、半導体装置の製造方法。
  8. 請求項７記載の半導体装置の製造方法において、
    前記窪み部は、前記（ｂ）工程で、または、前記（ｂ）工程後で前記（ｃ１）工程前に、形成される、半導体装置の製造方法。
  9. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ２）工程では、前記第２絶縁膜をエッチバックすることにより、前記窪み部の外部の前記第２絶縁膜を除去し、前記窪み部内に前記第２絶縁膜を残して前記埋込絶縁膜を形成する、半導体装置の製造方法。
  10. 請求項９記載の半導体装置の製造方法において、
    前記（ｃ２）工程で形成された前記埋込絶縁膜の上面の高さ位置は、前記半導体層の上面の高さ位置と同じか、または、前記半導体層の下面の高さ位置と同じか、あるいは、前記半導体層の上面の高さ位置よりも低くかつ前記半導体層の下面の高さ位置よりも高い、半導体装置の製造方法。
  11. 請求項７記載の半導体装置の製造方法において、
    前記（ｃ２）工程では、前記第２絶縁膜を研磨することにより、前記窪み部の外部の前記第２絶縁膜を除去し、前記窪み部内に前記第２絶縁膜を残して前記埋込絶縁膜を形成する、半導体装置の製造方法。
  12. 請求項１１記載の半導体装置の製造方法において、
    前記（ｃ２）工程で形成された前記埋込絶縁膜の上面の高さ位置は、前記半導体層の上面の高さ位置と同じである、半導体装置の製造方法。
  13. 請求項７記載の半導体装置の製造方法において、
    前記（ｄ）工程は、
    （ｄ１）前記半導体層上、前記埋込絶縁膜上および前記素子分離領域上に、前記ゲート電極形成用の導電膜を形成する工程、
    （ｄ２）前記導電膜をパターニングして前記ゲート電極を形成する工程、
    を有する、半導体装置の製造方法。
  14. 請求項１３記載の半導体装置の製造方法において、
    前記ゲート電極は、前記半導体層上に前記ゲート絶縁膜を介して形成された部分と、前記埋込絶縁膜上に位置する部分と、前記素子分離領域上に位置する部分とを有している、半導体装置の製造方法。
  15. 請求項７記載の半導体装置の製造方法において、
    （ｅ）前記（ｄ）工程後、前記ゲート電極の側壁上に側壁絶縁膜を形成する工程、
    （ｆ）前記（ｅ）工程後、前記ゲート電極および前記側壁絶縁膜で覆われずに露出する前記半導体層上に、エピタキシャル半導体層をエピタキシャル成長させる工程、
    を更に有する、半導体装置の製造方法。
  16. 請求項７記載の半導体装置の製造方法において、
    前記半導体層の厚さは、５〜２５ｎｍである、半導体装置の製造方法。
  17. 請求項７または１６に記載の半導体装置の製造方法において、
    前記絶縁層と前記第１絶縁膜と前記素子分離領域とは、酸化シリコンからなり、
    前記半導体層は、前記絶縁層、前記第１絶縁膜および前記素子分離領域のそれぞれを構成する材料とは異なる材料からなる、半導体装置の製造方法。
  18. 請求項７記載の半導体装置の製造方法において、
    前記埋込絶縁膜は、窒化シリコンまたは酸化シリコンからなる、半導体装置の製造方法。
  19. 請求項７記載の半導体装置の製造方法において、
    前記（ａ）工程後で、前記（ｂ）工程前に、
    （ｂ１）前記半導体基板に不純物をイオン注入して第１半導体領域を形成する工程、
    を有する、半導体装置の製造方法。
  20. 請求項１９記載の半導体装置の製造方法において、
    前記（ｂ１）工程では、平面視において前記半導体層に隣接する領域の前記素子分離領域にも、前記不純物が注入される、半導体装置の製造方法。
  21. 請求項７記載の半導体装置の製造方法において、
    前記（ａ）工程は、
    （ａ１）前記半導体基板と、前記半導体基板上の前記絶縁層と、前記絶縁層上の前記半導体層と、前記半導体層上の前記第１絶縁膜と、前記第１絶縁膜上の第３絶縁膜とを有する前記基板を準備する工程、
    （ａ２）前記（ａ１）工程後、前記第３絶縁膜、前記第１絶縁膜、前記半導体層および前記絶縁層を貫通して前記半導体基板に達する前記溝を形成する工程、
    （ａ３）前記（ａ２）工程後、前記第３絶縁膜上に、前記溝内を埋めるように、第４絶縁膜を形成する工程、
    （ａ４）前記（ａ３）工程後、前記溝の外部の前記第４絶縁膜を除去し、前記溝内に、前記第４絶縁膜からなる前記素子分離領域を形成する工程、
    （ａ５）前記（ａ４）工程後、前記第３絶縁膜をエッチングにより除去する工程、
    を有し、
    前記絶縁層と前記第１絶縁膜と前記第４絶縁膜は、酸化シリコンからなり、
    前記第３絶縁膜は、窒化シリコンからなる、半導体装置の製造方法。
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