CN107546232A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明提供半导体器件及制造方法，提高半导体器件的可靠性。在具有作为支承衬底的半导体衬底(SB)、半导体衬底(SB)上的绝缘层(BX)及绝缘层(BX)上的半导体层(SM)的SOI衬底(1)上形成将半导体层(SM)及绝缘层(BX)贯穿且底部到达半导体衬底(SB)的元件隔离区域(ST)，在半导体层(SM)上隔着栅极绝缘膜(GF)形成有栅电极(GE)。在与半导体层(SM)相邻的位置，在元件隔离区域(ST)形成有凹陷(DT)，在凹陷(DT)内形成有填埋绝缘膜(UZ)。栅电极(GE)具有经由栅极绝缘膜(GF)形成于半导体层(SM)上的部分、位于填埋绝缘膜(UZ)上的部分及位于元件隔离区域(ST)上的部分。

Description

半导体器件及其制造方法
技术领域
本发明涉及半导体器件及其制造方法，例如，能够适宜用于使用了SOI衬底的半导体器件及其制造方法。
背景技术
要制造半导体器件，在半导体衬底上形成元件隔离区域，在由元件隔离区域规定的半导体衬底的活性区域形成MISFET(Metal Insulator Semiconductor Field EffectTransistor：金属绝缘体半导体场效应晶体管)等半导体元件，在半导体衬底上形成多层布线构造。另外，有使用SOI衬底作为半导体衬底的技术。
日本特开平10－340950号公报(专利文献1)中记载有关于沟槽型元件隔离构造的技术。日本特开2004－214628号公报(专利文献2)中记载有关于使用SOI晶圆的半导体器件的技术。
现有技术文献
专利文献
专利文献1：日本特开平10－340950号公报
专利文献2：日本特开2004－214628号公报
在使用SOI衬底制造的半导体器件中，期望提高可靠性。
发明内容
本发明的目的在于提供一种能够提高可靠性的半导体器件。
其他课题和新的特征根据本说明书及附图将变得明了。
根据一实施方式，半导体器件具有：衬底，其具有支承衬底、所述支承衬底上的绝缘层、及所述绝缘层上的半导体层；元件隔离区域，其将所述半导体层及所述绝缘层贯穿且底部到达所述支承衬底；以及栅电极，其隔着栅极绝缘膜形成于所述半导体层上。在与所述半导体层相邻的位置，在所述元件隔离区域形成有洼部，在所述洼部内形成有填埋绝缘膜，所述栅电极具有隔着所述栅极绝缘膜形成于所述半导体层上的部分、位于所述填埋绝缘膜上的部分及位于所述元件隔离区域上的部分。
另外，根据一实施方式，半导体器件的制造方法具有：(a)工序，准备衬底，所述衬底具有半导体衬底、所述半导体衬底上的绝缘层、所述绝缘层上的半导体层、所述半导体层上的第一绝缘膜、将所述第一绝缘膜、所述半导体层及所述绝缘层贯穿且到达所述半导体衬底的沟槽、及填埋在所述沟槽内的元件隔离区域。半导体器件的制造方法还具有(b)工序，在所述(a)工序后，通过蚀刻除去所述第一绝缘膜，使所述半导体层露出；(c)工序，在所述(b)工序后，在所述半导体层的表面形成栅极绝缘膜；以及(d)工序，在所述(c)工序后，隔着所述栅极绝缘膜在所述半导体层上形成栅电极。所述(c)工序在与所述半导体层相邻的位置，在所述元件隔离区域形成有洼部，在所述洼部内形成有填埋绝缘膜的状态下进行。半导体器件的制造方法在所述(b)工序后、所述(c)工序前，还具有：(c1)工序，在包含所述洼部内的所述元件隔离区域上及所述半导体层上形成所述填埋绝缘膜形成用的第二绝缘膜；以及(c2)工序，除去所述洼部的外部的所述第二绝缘膜，在所述洼部内残留所述第二绝缘膜，形成所述填埋绝缘膜。
发明效果
根据一实施方式，能够提高半导体器件的可靠性。
附图说明
图1是一实施方式的半导体器件的制造工序中的要部剖视图。
图2是接着图1的半导体器件的制造工序中的要部剖视图。
图3是接着图2的半导体器件的制造工序中的要部剖视图。
图4是接着图3的半导体器件的制造工序中的要部剖视图。
图5是接着图4的半导体器件的制造工序中的要部剖视图。
图6是接着图5的半导体器件的制造工序中的要部剖视图。
图7是接着图6的半导体器件的制造工序中的要部剖视图。
图8是接着图7的半导体器件的制造工序中的要部剖视图。
图9是接着图8的半导体器件的制造工序中的要部剖视图。
图10是接着图9的半导体器件的制造工序中的要部剖视图。
图11是与图10相同的半导体器件的制造工序中的要部俯视图。
图12是接着图10的半导体器件的制造工序中的要部剖视图。
图13是接着图12的半导体器件的制造工序中的要部剖视图。
图14是接着图13的半导体器件的制造工序中的要部剖视图。
图15是与图14相同的半导体器件的制造工序中的要部俯视图。
图16是接着图14的半导体器件的制造工序中的要部剖视图。
图17是接着图16的半导体器件的制造工序中的要部剖视图。
图18是接着图17的半导体器件的制造工序中的要部剖视图。
图19是接着图18的半导体器件的制造工序中的要部剖视图。
图20是接着图19的半导体器件的制造工序中的要部剖视图。
图21是接着图20的半导体器件的制造工序中的要部剖视图。
图22是接着图21的半导体器件的制造工序中的要部剖视图。
图23是接着图22的半导体器件的制造工序中的要部剖视图。
图24是接着图23的半导体器件的制造工序中的要部剖视图。
图25是一实施方式的半导体器件的要部剖视图。
图26是探讨例的半导体器件的制造工序中的要部剖视图。
图27是接着图26的半导体器件的制造工序中的要部剖视图。
图28是接着图27的半导体器件的制造工序中的要部剖视图。
图29是接着图28的半导体器件的制造工序中的要部剖视图。
图30是接着图29的半导体器件的制造工序中的要部剖视图。
图31是另一实施方式的半导体器件的制造工序中的要部剖视图。
图32是接着图31的半导体器件的制造工序中的要部剖视图。
图33是接着图32的半导体器件的制造工序中的要部剖视图。
图34是接着图33的半导体器件的制造工序中的要部剖视图。
图35是接着图34的半导体器件的制造工序中的要部剖视图。
附图标记说明
1 SOI衬底
BX 绝缘层
CP、CP101 盖绝缘膜
CPZ、CPZ101 绝缘膜
DT 凹陷
EP、EP101 半导体层
EX n-型半导体区域
EZ 残留部
GE、GE101 栅电极
GF、GF101 栅极绝缘膜
GF101a 绝缘膜
GP 半导体区域
IL1、IL2 绝缘膜
LT、LT101 层叠体
M1 布线
P1 离子注入
PG 插塞
PS、PS101 硅膜
PR1 光致抗蚀图案
SB 半导体衬底
SD n+型半导体区域
SL 金属硅化物层
SM 半导体层
ST 元件隔离区域
SW1、SW2、SW101 侧壁间隔物
SZ1、SZ2 绝缘膜
TR 沟槽
UZ 填埋绝缘膜
ZM1、ZM2、ZM3、ZM4 绝缘膜
具体实施方式
在以下的实施方式中，为了方便，在需要时分割为多个部分或实施方式进行说明，但除了特别明示的情况，这些并不是相互之间没有关系，而是一方为另一方的一部分或全部的变形例、详细、补充说明等的关系。另外，在以下的实施方式中，在言及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别明示的情况及理论上明确限定为规定的数量的情况等，并未限于该特定的数量，也可以是特定数量以上或以下。而且，在以下的实施方式中，其构成要素(也包括要素步骤等)除了特别明示的情况及理论上明确认为必须的情况等，未必是必须的。同样地，在以下的实施方式中，在言及构成要素的形状、位置关系等时，除了特别明示的情况及认为理论上明显并非如此的情况等，实质上包括与其形状等近似或类似的情况等。这对于上述数值及范围也相同。
以下，基于附图详细说明实施方式。此外，在用于说明实施方式的所有图中，原则上对具有同一功能的部件标注相同的附图标记，省略其重复的说明。另外，在以下的实施方式中，除特别必要时以外，原则上不再重复相同或同样的部分的说明。
另外，在实施方式中使用的附图中，即使是剖视图，为了易于观察附图，也有时省略影线。另外，即使是俯视图，为了易于观察附图，也有时标注影线。
(实施方式1)
＜半导体器件的制造工序＞
参照附图，说明本实施方式的半导体器件的制造工序。图1～图24是本发明一实施方式的半导体器件的制造工序中的要部剖视图或要部俯视图。此外，图1～图24中，图11及图15是要部俯视图，图1～图10、图12～图14及图16～图24是要部剖视图。此外，图1～图10、图12～图14及图16～图24各图中，左侧表示A－A截面的剖视图，右侧表示B－B截面的剖视图。在此，相当于图11及图15的俯视图示出的A－A线的位置的剖视图与A－A剖视图对应，相当于图11及图15的俯视图所示的B－B线的位置的剖视图与B－B剖视图对应。
首先，如图1所示，准备(备好)SOI(Silicon On Insulator：绝缘体上硅)衬底1。
SOI衬底1具有作为支承衬底的半导体衬底(支承衬底)SB、形成于半导体衬底SB的主面上的绝缘层(填埋绝缘膜)BX、形成于绝缘层BX的上表面上的半导体层SM。
半导体衬底SB为对绝缘层BX和位于绝缘层BX上方的构造进行支承的支承衬底，但也为半导体衬底。半导体衬底SB优选为单晶硅衬底，例如由p型的单晶硅构成。例如，能够通过具有1～10Ωcm左右的电阻率的单晶硅，形成半导体衬底SB。半导体衬底SB的厚度例如能够设为700～750μm左右。绝缘层BX优选为氧化硅膜，绝缘层BX的厚度例如能够设为10～30nm左右。在绝缘层BX为氧化硅膜的情况下，绝缘层BX也能够被看作是填埋氧化膜、即BOX(Buried Oxide：隐埋氧化物)层。半导体层SM由单晶硅等构成。例如，能够由具有1～10Ωcm左右的电阻率的单晶硅，来形成半导体层SM。与作为支承衬底的半导体衬底SB的厚度相比，半导体层SM的厚度薄，半导体层SM的厚度例如能够设为5～25nm左右。由这些半导体衬底SB、绝缘层BX及半导体层SM形成SOI衬底1。
另外，SOI衬底1上，将半导体衬底SB的主面中、与绝缘层BX相接触的一侧的主面称作半导体衬底SB的上表面，将半导体衬底SB的上表面相反侧的主面称作半导体衬底SB的背面。另外，SOI衬底1上，将绝缘层BX的主面中、与半导体衬底SB相接触的一侧的主面称作绝缘层BX的下表面，将与半导体层SM相接触的一侧的主面称作绝缘层BX的上表面，绝缘层的上表面和下表面相互为相反侧的面。另外，将半导体层SM的主面中、与绝缘层BX相接触的一侧的主面称作半导体层SM的下表面，将半导体层SM的下表面相反侧的主面称作半导体层SM的上表面。
对SOI衬底1的制造方法没有限制，但例如能够通过SIMOX(Silicon ImplantedOxide：注氧隔离)法制造。SIMOX法中，以高能量向由硅(Si)构成的半导体衬底的主面离子注入O2(氧)，在之后的热处理中使Si(硅)和氧结合，在比半导体衬底的表面稍深的位置形成由氧化硅构成的绝缘层BX。该情况下，留在绝缘层BX上的硅(Si)的薄膜成为半导体层SM，绝缘层BX下的半导体衬底成为半导体衬底SB。另外，也可以通过贴合法形成SOI衬底1。在贴合法中，例如将由硅(Si)构成的第一半导体衬底的表面氧化而形成绝缘层BX，此后，在高温下，在该第一半导体衬底上压接由硅(Si)构成的第二半导体衬底，由此进行贴合，之后，将第二半导体衬底薄膜化。该情况下，留在绝缘层BX上的第二半导体衬底的薄膜成为半导体层SM，绝缘层BX下的第一半导体衬底成为半导体衬底SB。还能够使用其他方法、例如智能剥离工艺等来制造SOI衬底1。
接着，如图2所示，在SOI衬底1的主面上，即半导体层SM的上表面上形成绝缘膜(焊盘绝缘膜)ZM1。绝缘膜ZM1由与绝缘层BX相同的材料构成。在绝缘层BX由氧化硅构成的情况下，绝缘膜ZM1也由氧化硅构成。绝缘膜ZM1例如能够使用CVD(Chemical VaporDeposition：化学气相沉积)法等形成。
接着，在绝缘膜ZM1上形成绝缘膜ZM2。绝缘膜ZM2由与绝缘膜ZM1不同的材料构成。在绝缘层BX及绝缘膜ZM1由氧化硅构成的情况下，优选绝缘膜ZM2由氮化硅构成。另外，绝缘膜ZM2也由与后述的绝缘膜ZM3不同的材料构成。绝缘膜ZM2例如能够使用CVD法等形成。绝缘膜ZM2的形成膜厚例如能够设为80～120nm左右。
通过至此的工序，准备具有半导体衬底SB、半导体衬底SB上的绝缘层BX、绝缘层BX上的半导体层SM、半导体层SM上的绝缘膜ZM1、绝缘膜ZM1上的绝缘膜ZM2的衬底。
接着，如图3所示，形成沟槽TR。沟槽TR是用于形成后述的元件隔离区域ST的槽，即是元件隔离用的槽。
沟槽TR能够以如下方式形成。即，首先，使用光刻技术在绝缘膜ZM2上形成光致抗蚀图案(未图示)。该光致抗蚀图案具有如下的图案(平面形状)：使沟槽TR形成预定区域的绝缘膜ZM2露出，覆盖其以外的区域的绝缘膜ZM2。由此，使用该光致抗蚀图案作为蚀刻掩模，蚀刻(优选为干法蚀刻)绝缘膜ZM2，进行图案化。由此，选择性地除去沟槽TR形成预定区域的绝缘膜ZM2。由此，除去了该光致抗蚀图案后，使用绝缘膜ZM2作为蚀刻掩模(硬掩模)，蚀刻(优选为干法蚀刻)绝缘膜ZM1、半导体层SM、绝缘层BX及半导体衬底SB，由此能够形成沟槽TR。
沟槽TR贯穿绝缘膜ZM2、绝缘膜ZM1、半导体层SM及绝缘层BX，沟槽TR的底部(底面)到达半导体衬底SB。即，沟槽TR的底部(底面)位于半导体衬底SB的厚度的中途。因此，沟槽TR的底面与绝缘层BX的下表面相比位于下方，在沟槽TR的底部，使半导体衬底SB露出。沟槽TR的深度例如能够设为250～300nm左右。
接着，如图4所示，在绝缘膜ZM2上，以将沟槽TR内填埋的方式形成绝缘膜ZM3。绝缘膜ZM3是元件隔离区域ST形成用的绝缘膜，优选为氧化硅膜。因此，绝缘膜ZM3、绝缘膜ZM1以及绝缘层BX由相同的材料构成，优选均由氧化硅构成。绝缘膜ZM3能够使用CVD法等形成。绝缘膜ZM3的形成膜厚优选设定为足以用该绝缘膜ZM3将沟槽TR内填埋(充满)的膜厚。
接着，如图5所示，使用CMP(Chemical Mechanical Polishing：化学机械研磨)法等对绝缘膜ZM3进行研磨(研磨处理)，由此除去沟槽TR的外部的绝缘膜ZM3，使沟槽TR内留下绝缘膜ZM3。由此，如图5所示，能够形成由埋设在沟槽TR的绝缘膜ZM3构成的元件隔离区域(元件隔离构造)ST。元件隔离区域ST形成于沟槽TR内。
在进行该研磨处理时，绝缘膜ZM2能够作为研磨阻挡膜起作用。即，通过以绝缘膜ZM2比绝缘膜ZM3更难被研磨的条件进行研磨处理，来使绝缘膜ZM2作为研磨阻挡膜起作用。换言之，通过以与绝缘膜ZM3的研磨速度相比绝缘膜ZM2的研磨速度减小的条件进行研磨处理，来使绝缘膜ZM2作为研磨阻挡膜起作用。需要使绝缘膜ZM2由与绝缘膜ZM3不同的材料形成，以使绝缘膜ZM2能够作为研磨阻挡膜起作用。在绝缘膜ZM3由氧化硅构成的情况下，绝缘膜ZM2优选由氮化硅构成。在结束了研磨处理的阶段，绝缘膜ZM2的上表面露出，成为在沟槽TR内填埋了元件隔离区域ST的状态，但也如图5所示，元件隔离区域ST的上表面位于与绝缘膜ZM2的上表面大致相同的高度位置。
另外，在进行了绝缘膜ZM3的CMP处理而得到了图5的构造后，进行后述的图6的工序(绝缘膜ZM2的除去工序)之前，有时也可以通过湿法蚀刻元件隔离区域ST的上表面，来降低元件隔离区域ST的上表面的高度位置。该情况下，元件隔离区域ST的上表面的高度位置比绝缘膜ZM2的上表面低，但与绝缘膜ZM1的上表面的高度位置大致相同或者比绝缘膜ZM1的上表面高，更优选比绝缘膜ZM1的上表面高。该情况下的湿法蚀刻能够适宜使用氟酸(氢氟酸)。
接着，如图6所示，蚀刻除去绝缘膜ZM2。在蚀刻除去绝缘膜ZM2时，绝缘膜ZM1的上表面露出，但绝缘膜ZM1能够作为蚀刻阻挡膜起作用。
在该绝缘膜ZM2的蚀刻工序中，优选以使绝缘膜ZM1及元件隔离区域ST与绝缘膜ZM2相比更不易被蚀刻的方式蚀刻除去绝缘膜ZM2。换言之，优选以与绝缘膜ZM2的蚀刻速度相比绝缘膜ZM1及元件隔离区域ST的各蚀刻速度减小的条件蚀刻除去绝缘膜ZM2。由此，能够在抑制或者防止绝缘膜ZM1及元件隔离区域ST被蚀刻的同时，选择性地蚀刻除去绝缘膜ZM2。
另外，绝缘膜ZM2的蚀刻能够适宜使用湿法蚀刻。在绝缘膜ZM2由氮化硅构成，绝缘膜ZM1及元件隔离区域ST由氧化硅构成的情况下，作为绝缘膜ZM2的蚀刻所使用的蚀刻液，能够适宜使用热磷酸(加热了的磷酸)。
这样，使用STI(shallow trench isolation：浅沟槽隔离)法形成STI构造的元件隔离区域ST。在准备了SOI衬底1的阶段，经由绝缘层BX在半导体衬底SB的上表面的整个面上形成了半导体层SM，但是，当形成元件隔离区域ST时，半导体层SM被划分成分别由元件隔离区域ST围起来的多个区域(活性区域)。
沟槽TR及填埋该沟槽TR的元件隔离区域ST贯穿绝缘膜ZM1、半导体层SM及绝缘层BX，其底部到达半导体衬底SB，元件隔离区域ST的下部位于半导体衬底SB内。即，成为如下状态：在跨越绝缘膜ZM1、半导体层SM、绝缘层BX及半导体衬底SB而形成的沟槽TR中埋设有元件隔离区域ST。因此，元件隔离区域ST的一部分比绝缘层BX的下表面相比位于下方。即，元件隔离区域ST的底面(下表面)位于比绝缘层BX的下表面深的位置，元件隔离区域ST的一部分(下部)从绝缘层BX的下表面向下方侧突出。
接着，如图7所示，使用光刻技术在SOI衬底1上形成作为掩模层的光致抗蚀图案PR1。光致抗蚀图案PR1具有露出要形成半导体区域GP的平面区域的开口部OP，该开口部OP的侧面(内壁)位于元件隔离区域ST上。
接着，使用光致抗蚀图案PR1作为掩模(阻止离子注入的掩模)，对SOI衬底1的半导体衬底SB进行阈值调整用的离子注入。该离子注入在图7由箭头示意性示出，以后称作离子注入P1。另外，图7中，将通过离子注入P1而导入了杂质的区域标注附图标记GP而表示为半导体区域(杂质扩散层)GP。通过离子注入P1，向SOI衬底1的半导体衬底SB导入杂质，形成半导体区域GP。
离子注入P1是用于对之后形成于半导体层SM的MISFET的阈值电压(阈值)进行控制的离子注入。即，半导体区域GP是为了控制形成于半导体层SM的MISFET的阈值电压而形成的。在所制造的半导体器件中，通过对半导体区域GP施加规定的电压(电位)，能够对形成于该半导体区域GP上方的半导体层SM的MISFET的阈值电压进行控制。
在该离子注入P1中，向SOI衬底1的半导体衬底SB导入杂质离子，但优选不向SOI衬底1的半导体层SM导入杂质离子。这是由于，若通过离子注入P1而向半导体层SM注入杂质离子，则会成为之后形成于半导体层SM的MISFET的电学特性存在偏差的原因。
因此，优选以能够使杂质离子穿透半导体层SM的高注入能量进行离子注入P1。离子注入P1的注入能量通过绝缘膜ZM1的厚度、半导体层SM的厚度以及绝缘层BX的厚度进行调整，且至少设定为杂质离子的射程(射距离)位于半导体衬底SB内。由此，在离子注入P1中，能够在不向SOI衬底1的半导体层SM注入杂质离子的情况下，向SOI衬底1的半导体衬底SB注入杂质离子。
另外，在离子注入P1中，优选的是，在SOI衬底1上，向绝缘层BX之下的半导体衬底SB离子注入杂质，而向半导体衬底SB上的接近绝缘层BX的区域(与绝缘层BX相邻的区域)也注入杂质离子。即，优选使形成于半导体衬底SB内的半导体区域GP与绝缘层BX相接(相邻)。通过以离子注入P1的注入量(剂量)来调整该半导体区域GP的杂质浓度，能够控制之后形成于半导体层SM的MISFET的阈值。在离子注入P1之后，除去光致抗蚀图案PR1。
在离子注入P1中，优选尽量不向SOI衬底1的半导体层SM注入杂质离子，但是，为此离子注入能量变得相当高。另外，离子注入P1的剂量也相当多，例如为通常的沟道掺杂离子注入的剂量的10倍左右。举一例来说，离子注入P1的剂量为1×1012～1×1014/cm2左右。因此，在离子注入P1中，在未被上述光致抗蚀图案PR1覆盖的部分的元件隔离区域ST，也会注入相当多的杂质离子。即，在离子注入P1中，也会向俯视时与半导体层SM相邻的区域的元件隔离区域ST注入相当多的杂质离子。元件隔离区域ST在离子注入中被注入杂质离子时，变得容易被蚀刻，在之后进行的蚀刻工序中蚀刻速度容易增大。因此，在进行了形成半导体区域GP的离子注入P1的情况下，在离子注入之后进行的蚀刻工序中容易产生后述的凹陷DT。
另外，在离子注入P1中，将p型杂质(例如硼等)或者n型杂质(例如磷或砷等)离子注入。在离子注入P1中离子注入了p型杂质的情况下，半导体区域GP为导入了p型杂质的p型半导体区域。另外，在离子注入P1中离子注入了n型杂质的情况下，半导体区域GP为导入了n型杂质的n型半导体区域。
另外，不期望在半导体层SM的表面(硅面)上或半导体衬底SB的表面(硅面)上直接形成光致抗蚀层。在此，由于光致抗蚀图案PR1以不使半导体层SM或半导体衬底SB露出的状态形成，所以光致抗蚀图案PR1形成用的光致抗蚀层可以不与半导体层SM的表面(硅面)或半导体衬底SB的表面(硅面)接触。
接着，如图8所示，蚀刻除去SOI衬底1的绝缘膜ZM1。将该工序称作绝缘膜ZM1的蚀刻工序。
在绝缘膜ZM1的蚀刻工序中，优选在与绝缘膜ZM1及绝缘层BX相比半导体层SM及半导体衬底SB不易被蚀刻的条件下蚀刻除去SOI衬底1的绝缘膜ZM1。换言之，优选在与绝缘膜ZM1的蚀刻速度及绝缘层BX的蚀刻速度相比半导体层SM的蚀刻速度及半导体衬底SB的蚀刻速度减小的条件下蚀刻除去SOI衬底1的绝缘膜ZM1。由此，能够蚀刻除去SOI衬底1的绝缘膜ZM1，并且能够使SOI衬底1的半导体层SM作为蚀刻阻挡层起作用，从而能够抑制或防止SOI衬底1的半导体层SM被蚀刻。在绝缘膜ZM1的蚀刻工序中，能够适宜使用湿法蚀刻，在绝缘膜ZM1由氧化硅构成的情况下，能够适宜使用氟酸作为蚀刻液。
此外，本申请中，在言及“氟酸”时，也包含稀释氟酸(稀氟酸)。
绝缘膜ZM1的蚀刻工序在元件隔离区域ST的上表面和绝缘膜ZM1的上表面露出的状态下开始。因此，在绝缘膜ZM1的蚀刻工序中，不仅蚀刻SOI衬底1的绝缘膜ZM1，而且还蚀刻元件隔离区域ST的上部。另外，也有时在除去绝缘膜ZM1而使半导体层SM的上表面露出后的一段期间内继续进行蚀刻，由此蚀刻元件隔离区域ST，将元件隔离区域ST的上表面的高度位置降低一定程度。因此，在绝缘膜ZM1的蚀刻工序中，元件隔离区域ST也被蚀刻与绝缘膜ZM1的蚀刻量(蚀刻厚度)同等程度以上。
在此，有时在元件隔离区域ST产生凹陷(凹部、洼部)DT。凹陷DT能够看作是洼部。凹陷DT容易在元件隔离区域ST的端部(与半导体层SM相邻的端部)产生。元件隔离区域ST的凹陷DT是通过利用在蚀刻工序中使用的药液(蚀刻液)过度蚀刻元件隔离区域ST而产生的。
元件隔离区域ST的凹陷DT有可能通过在绝缘膜ZM1的蚀刻工序中过度蚀刻元件隔离区域ST而产生。在进行绝缘膜ZM1的蚀刻工序之前，在元件隔离区域ST几乎不产生凹陷DT，但是，在绝缘膜ZM1的蚀刻工序中，元件隔离区域ST会被过度蚀刻，形成凹陷DT，且其深度也变深。另外，即使在绝缘膜ZM1的蚀刻工序中未形成凹陷，之后，在到进行形成栅极绝缘膜GF的工序为止的各种蚀刻(湿法蚀刻)工序中，元件隔离区域ST会被过度蚀刻，也会形成凹陷DT。
在绝缘膜ZM1的蚀刻工序或之后的蚀刻工序中，元件隔离区域ST被过度蚀刻而产生凹陷DT的要因之一在于，在绝缘膜ZM1的蚀刻工序之前进行离子注入工序，在该离子注入时，元件隔离区域ST也被注入杂质离子。若元件隔离区域ST被离子注入杂质离子，该元件隔离区域ST成为容易被蚀刻的状态，在进行蚀刻工序时，蚀刻速度容易增大。
因此，也可以考虑设置成在绝缘膜ZM1的蚀刻工序之前不向元件隔离区域ST离子注入杂质离子，由此，在绝缘膜ZM1的蚀刻工序中防止元件隔离区域ST被过度蚀刻，抑制凹陷DT的产生。但是，有时优选在SOI衬底1的半导体衬底SB上形成半导体区域GP，由此能够控制形成于半导体层SM的MISFET的阈值电压。在这种情况下，优选在进行绝缘膜ZM1的蚀刻工序之前进行离子注入P1，来形成半导体区域GP。这是由于，若在绝缘膜ZM1的蚀刻工序之后，在形成栅极绝缘膜前，要通过离子注入形成半导体区域GP，则将用于形成相当于上述光致抗蚀图案PR1的光致抗蚀图案的光致抗蚀层直接形成于露出的半导体层SM的表面(硅面)上，但这是不理想的。但是，若在形成了栅极绝缘膜之后或者形成了后述的硅膜PS之后，要通过离子注入形成半导体区域GP，则栅极绝缘膜或硅膜PS会受到该离子注入的影响，可能会对MISFET的特性带来影响，因此，这也是不理想的。另外，若在形成栅电极之后要通过离子注入形成半导体区域GP时，则栅电极会成为障碍，可能无法很好地形成半导体区域GP。因此，期望在进行绝缘膜ZM1的蚀刻工序之前，进行离子注入P1，形成半导体区域GP。
在进行离子注入P1而形成半导体区域GP时，注入的杂质离子不仅被注入到SOI衬底1的半导体衬底SB，还被注入到未被光致抗蚀图案(PR1)覆盖的部分的元件隔离区域ST。即，杂质离子也会被注入到俯视时与半导体层SM相邻的区域的元件隔离区域ST。因此，在进行离子注入P1而形成了半导体区域GP之后，在即将进行绝缘膜ZM1的蚀刻工序之前的阶段，在俯视时与半导体层SM相邻的位置(区域)，成为元件隔离区域ST被注入了相当多的杂质离子的状态。元件隔离区域ST在离子注入中被注入杂质离子时，会受到损伤而容易被蚀刻，蚀刻速度容易增大。即，在元件隔离区域ST，成为如下的状态：不仅在离子注入中被注入的杂质离子存在的区域，在离子注入中被注入的杂质离子通过的区域也容易被蚀刻(蚀刻速度容易增大)。因此，在俯视时与半导体层SM相邻的位置(区域)，若元件隔离区域ST被注入相当多的杂质离子，则在进行绝缘膜ZM1的蚀刻工序时，元件隔离区域ST的蚀刻速度容易增大，在与半导体层SM相邻的位置容易产生凹陷DT。
凹陷DT的产生如后述的探讨例中所说明的那样，可能导致所制造的半导体器件的可靠性降低，因此，期望实施某种对策。因此，在本实施方式中，进行图9～图11的工序(形成填埋绝缘膜UZ的工序)，形成填埋绝缘膜UZ，由此防止因凹陷DT而使半导体器件的可靠性降低。
即，在进行了绝缘膜ZM1的蚀刻工序之后，如图9所示，在SOI衬底1上形成绝缘膜ZM4。绝缘膜ZM4在包含元件隔离区域ST上的SOI衬底1的主面整个面上形成。因此，绝缘膜ZM4以将凹陷DT内填埋的方式形成于半导体层SM上及元件隔离区域ST上。
绝缘膜ZM4是用于形成后述的填埋绝缘膜UZ的绝缘膜。作为绝缘膜ZM4，能够适宜使用氮化硅膜或氧化硅膜。若使用氮化硅膜作为绝缘膜ZM4，则易于在形成栅极绝缘膜之前的清洗处理(氟酸清洗或RCA清洗)中抑制或防止后述的填埋绝缘膜UZ被蚀刻，因此尤其优选。绝缘膜ZM4能够使用CVD法等形成。
接着，如图10所示，通过各向异性蚀刻技术对绝缘膜ZM4进行回蚀刻。将该工序称作绝缘膜ZM4的回蚀刻工序。通过进行绝缘膜ZM4的回蚀刻工序，除去凹陷DT的外部的绝缘膜ZM4，使凹陷DT内留下绝缘膜ZM4的一部分。由此，使半导体层SM的上表面露出，并且在凹陷DT内形成填埋绝缘膜UZ。填埋绝缘膜UZ由留在凹陷DT内的绝缘膜ZM4构成。
此外，图11是与图10相同的工序阶段的要部俯视图。即，图10及图11示出结束了绝缘膜ZM4的回蚀刻工序的阶段，图11的A－A线的位置的剖视图与图10的左侧的剖视图(A－A剖视图)对应，图11的B－B线的位置的剖视图与图10的右侧的剖视图(B－B剖视图)对应。另外，为了易于观察形成填埋绝缘膜UZ的区域，图10及其之后的图中，在填埋绝缘膜UZ不标注斜线状的影线，而标注点状的影线，随之，在上述图9中，在填埋绝缘膜UZ形成用的绝缘膜ZM4不标注斜线状的影线，而标注点状的影线。
如上所述，凹陷DT形成于俯视时与半导体层SM相邻的位置(区域)，因此，填埋凹陷DT的填埋绝缘膜UZ也形成在俯视时与半导体层SM相邻的位置(区域)。即，凹陷DT以俯视时包围半导体层SM的方式形成，因此，填埋凹陷DT的填埋绝缘膜UZ也以俯视时包围半导体层SM的方式形成(参照图11)。
填埋绝缘膜UZ以填埋(掩埋)凹陷DT的方式形成，但是，填埋绝缘膜UZ的上表面的高度位置需要与半导体层SM的上表面的高度位置相同、或比其低。这是由于，在绝缘膜ZM4的回蚀刻工序中，需要除去半导体层SM上的绝缘膜ZM4并进行到使半导体层SM的上表面露出为止。若使填埋绝缘膜UZ的上表面的高度位置与半导体层SM的上表面的高度位置相同或比其低，则在半导体层SM的上表面上不留下绝缘膜ZM4，而使半导体层SM的上表面露出。
另外，填埋绝缘膜UZ的上表面的高度位置需要与半导体层SM的下表面的高度位置相同、或比其高。这是由于，在填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置低的情况下，可能产生后述的探讨例中说明的课题。
因此，填埋绝缘膜UZ的上表面的高度位置与半导体层SM的上表面的高度位置相同、或与半导体层SM的下表面的高度位置相同、或者比半导体层SM的上表面的高度位置低且比半导体层SM的下表面的高度位置高。即，在高度方向上，填埋绝缘膜UZ的上表面的高度位置位于半导体层SM的上表面的高度位置和半导体层SM的下表面的高度位置之间。填埋绝缘膜UZ的上表面的高度位置能够通过调整绝缘膜ZM4的回蚀刻工序的条件(蚀刻速度或蚀刻时间等)来控制。此外，本实施方式及以下的实施方式2中，“高度”或“高度位置”与大致垂直于SOI衬底1的主面的方向上的高度或高度位置对应，因此，也与大致垂直于构成SOI衬底1的半导体衬底SB的主面(上表面)的方向上的高度或高度位置对应。另外，图10中，将填埋绝缘膜UZ的上表面标注附图标记UZ1来示出，将半导体层SM的上表面标注附图标记US来示出，将半导体层SM的下表面标注附图标记LS来示出。
这样一来，得到在凹陷DT填埋了填埋绝缘膜UZ的构造。
接着，在半导体层SM上形成MISFET(晶体管)等半导体元件。
通过形成元件隔离区域ST，使半导体层SM被划分成俯视时被元件隔离区域ST围起来的多个区域(活性区域)，在各活性区域的半导体层SM形成MISFET。各活性区域的半导体层SM俯视时其周围被元件隔离区域ST围起来，下表面与绝缘层BX相邻。因此，各活性区域的半导体层SM成为被元件隔离区域ST和绝缘层BX围起来的状态。此外，从上述图11还可知道，俯视时，在半导体层SM和元件隔离区域ST之间设有填埋绝缘膜UZ，成为利用填埋绝缘膜UZ将半导体层SM的周围围起来且利用元件隔离区域ST将填埋绝缘膜UZ的周围围起来的状态。填埋绝缘膜UZ与元件隔离区域ST、半导体层SM以及绝缘层BX接触。元件隔离区域ST和半导体层SM由于在其间设有填埋绝缘膜UZ，所以也可以不相互接触。
以下，具体说明形成MISFET的工序。
首先，根据需要进行清洗处理(清洗用的湿法蚀刻处理)，由此对半导体层SM的表面进行了清洗化后，如图12所示，在半导体层SM的表面形成栅极绝缘膜GF。栅极绝缘膜GF由氧化硅膜等构成，能够使用热氧化法等形成。栅极绝缘膜GF形成于半导体层SM的上表面，但也能够形成于半导体层SM的侧面中的未被填埋绝缘膜UZ覆盖的部分。
接着，如图13所示，在SOI衬底1的主面上即栅极绝缘膜GF、填埋绝缘膜UZ及元件隔离区域ST上形成掺杂多晶硅膜那样的硅膜PS作为栅电极形成用的导电膜后，在硅膜PS上形成氮化硅膜等绝缘膜CPZ。
接着，如图14所示，使用光刻技术及干法蚀刻技术对绝缘膜CPZ进行图案化之后，使用图案化了的绝缘膜CPZ作为蚀刻掩模，干法蚀刻硅膜PS而进行图案化。如图14所示，利用图案化了的硅膜PS形成栅电极GE。
此外，图15是与图14相同的工序阶段的要部俯视图。即，图14及图15示出结束了绝缘膜CPZ和硅膜PS的图案化工序的阶段，图15的A－A线的位置的剖视图与图14的左侧的剖视图(A－A剖视图)对应，图15的B－B线的位置的剖视图与图14的右侧的剖视图(B－B剖视图)对应。图15所示的A－A线沿着栅电极GE的栅极长度方向，图15所示的B－B线沿着栅电极GE的栅极宽度方向。
栅电极GE隔着栅极绝缘膜GF形成于半导体层SM上。但是，栅电极GE的栅极宽度方向上的两端部位于元件隔离区域ST上。因此，栅电极GE的一部分位于填埋绝缘膜UZ上。即，栅电极GE主要隔着栅极绝缘膜GF形成于半导体层SM上，但是栅电极GE中的、栅极宽度方向上的两端部和其附近区域不在半导体层SM上而位于元件隔离区域ST上，另外，栅电极GE中的、位于半导体层SM上的部分和位于元件隔离区域ST上的部分之间的部分位于填埋绝缘膜UZ上。因此，栅电极GE具有隔着栅极绝缘膜GF形成于半导体层SM上的部分、位于填埋绝缘膜UZ上的部分、位于元件隔离区域ST上的部分。在栅极绝缘膜GF的形成工序(热氧化工序)中，栅极绝缘膜GF形成于半导体层SM的表面上，但未形成于元件隔离区域ST上和填埋绝缘膜UZ上。因此，栅极绝缘膜GF介于栅电极GE和半导体层SM之间，但在栅电极GE和元件隔离区域ST之间、及栅电极GE和填埋绝缘膜UZ之间不夹设栅极绝缘膜GF。
在栅电极GE上形成由图案化了的绝缘膜CPZ构成的盖绝缘膜CP。盖绝缘膜CP具有与栅电极GE大致相同的平面形状。未被栅电极GE覆盖的部分的栅极绝缘膜GF能够通过将硅膜PS图案化时的干法蚀刻或之后的湿法蚀刻等除去。
在此，以下，将栅电极GE和盖绝缘膜CP的层叠构造体称作层叠体LT。
接着，如图16所示，在层叠体LT的侧面上，作为侧壁绝缘膜而形成侧壁间隔物SW1。
侧壁间隔物SW1形成工序能够以如下的方式进行。即，首先，在包含元件隔离区域ST上的SOI衬底1的主面整个面上，以覆盖层叠体LT的方式形成由绝缘膜IL1和绝缘膜IL1上的绝缘膜IL2构成的层叠膜。绝缘膜IL1和绝缘膜IL2由不同的材料构成，优选绝缘膜IL1由氧化硅膜构成，绝缘膜IL2由氮化硅膜构成。然后，通过利用各向异性蚀刻技术回蚀刻绝缘膜IL1和绝缘膜IL2的层叠膜，在层叠体LT的两方的侧面上形成侧壁间隔物SW1。图16示出该阶段。侧壁间隔物SW1由绝缘膜IL1和绝缘膜IL2的层叠膜构成。具体而言，侧壁间隔物SW1由从半导体层SM上向层叠体LT的侧面上以大致一样的厚度连续延伸的绝缘膜IL1、和经由绝缘膜IL1从半导体层SM及层叠体LT分离的绝缘膜IL2形成。
接着，如图17所示，通过外延生长，在SOI衬底1的半导体层SM上形成半导体层EP。半导体层EP是通过外延生长而形成的外延层，例如由单晶硅构成。由于半导体层EP通过外延生长形成，所以半导体层EP的结晶构造反映出基底的半导体层SM的结晶构造，半导体层EP的结晶构造与半导体层SM的结晶构造相同。
由于通过外延生长形成半导体层EP，所以在半导体层SM的露出面(Si面)上外延层(半导体层EP)选择性地生长，在绝缘膜上不生长外延层。因此，在半导体层SM的表面中的、未被层叠体LT及侧壁间隔物SW1覆盖的区域(露出面)上选择性地生长半导体层EP。因此，半导体层EP在半导体层SM上，在由层叠体LT和侧壁间隔物SW1构成的构造体的两侧形成。另外，栅电极GE的上表面被盖绝缘膜CP覆盖，栅电极GE的侧面被侧壁间隔物SW1覆盖，因此，在栅电极GE上未形成外延层(半导体层EP)。另外，由于元件隔离区域ST由绝缘体(绝缘膜)构成，所以在元件隔离区域ST上，外延层(半导体层EP)不生长(未形成)。
另外，由于填埋绝缘膜UZ由绝缘体(绝缘膜)构成，所以在填埋绝缘膜UZ上，外延层(半导体层EP)不生长。但是，由于填埋绝缘膜UZ与半导体层SM相邻，所以也可能存在在半导体层SM上生长的半导体层EP的一部分位于填埋绝缘膜UZ上的情况。即，有时半导体层EP的一部分也位于填埋绝缘膜UZ上，但该情况下，位于填埋绝缘膜UZ上的部分的半导体层EP不从填埋绝缘膜UZ的露出面生长，而从半导体层SM的露出面生长。
例如，在填埋绝缘膜UZ的上表面的高度位置比半导体层SM的上表面的高度位置低的情况下，半导体层SM的侧面的一部分(上部)不被填埋绝缘膜UZ覆盖而露出。该情况下，外延层(半导体层EP)不仅从半导体层SM的上表面生长，还从半导体层SM的侧面的露出部生长，从半导体层SM的侧面的露出部生长的部分的外延层(半导体层EP)位于填埋绝缘膜UZ的上表面上(覆盖填埋绝缘膜UZ的上表面的一部分或全部)。
在此，以下，将把半导体层SM和半导体层EP合起来称作半导体层SM1。
接着，如图18所示，通过蚀刻除去构成侧壁间隔物SW1的绝缘膜IL2。此时，由于在与绝缘膜IL2相比绝缘膜IL1不易被蚀刻的条件下蚀刻除去绝缘膜IL2，所以构成侧壁间隔物SW1的绝缘膜IL1几乎未被蚀刻而剩下。另外，由于绝缘膜IL2由与盖绝缘膜CP相同的材料形成，所以通过此时的蚀刻，也能够除去盖绝缘膜CP。只要除去盖绝缘膜CP，就能够在栅电极GE的上部形成后述的金属硅化物层SL。
接着，如图19所示，在SOI衬底1的半导体层SM1(半导体层SM及半导体层EP)上的栅电极GE的两侧的区域离子注入磷(P)或砷(As)等n型的杂质，由此形成n-型半导体区域(扩展区域)EX。在用于形成n-型半导体区域EX的离子注入中，栅电极GE和在栅电极GE的侧面上延伸的部分的绝缘膜IL1能够作为离子注入阻止掩模起作用。
此外，图19中，为了便于理解，对半导体层SM1(半导体层SM及半导体层EP)中的、在n-型半导体区域EX形成用的离子注入中注入了杂质离子的区域标注影线，对未注入杂质离子的区域不标注影线。
接着，如图20所示，在栅电极GE的侧面上形成侧壁间隔物SW2作为侧壁绝缘膜。
侧壁间隔物SW2形成工序能够以如下方式进行。即，在包含元件隔离区域ST上的SOI衬底1的主面整个面上，以覆盖栅电极GE及绝缘膜IL1的方式形成侧壁间隔物SW2形成用的绝缘膜(例如氮化硅膜)后，通过各向异性蚀刻技术回蚀刻该绝缘膜，由此，能够在栅电极GE的侧面上形成侧壁间隔物SW2。侧壁间隔物SW2经由绝缘膜IL1形成于栅电极GE的两侧面上。此外，为了容易观察附图，图20中未记载示出n-型半导体区域EX的影线。
其次，如图21所示，通过向SOI衬底1的半导体层SM1(半导体层SM及半导体层EP)上的栅电极GE及侧壁间隔物SW2的两侧的区域离子注入磷(P)或砷(As)等n型的杂质，形成n+型半导体区域(源极/漏极区域)SD。在用于形成n+型半导体区域SD的离子注入中，栅电极GE和其两侧的侧壁间隔物SW2能够作为离子注入阻止掩模起作用。n+型半导体区域SD的杂质浓度比n-型半导体区域EX更高。
n-型半导体区域EX在半导体层SM1(半导体层SM及半导体层EP)与沟道形成区域相邻形成，n+型半导体区域SD在半导体层SM1(半导体层SM及半导体层EP)，成为形成在与沟道形成区域仅分离n-型半导体区域EX的大小且与n-型半导体区域EX相邻的位置的状态。此外，n-型半导体区域EX形成于半导体层SM，n+型半导体区域SD跨过半导体层SM和半导体层EP形成。即，n-型半导体区域EX形成于位于绝缘膜IL1及侧壁间隔物SW2之下的部分的半导体层SM，n+型半导体区域SD跨过半导体层EP和其下的半导体层SM形成。位于栅电极GE之下的部分的半导体层SM成为形成MISFET的沟道的沟道形成区域。
接着，进行用于使导入到n+型半导体区域SD及n-型半导体区域EX等的杂质活性化的热处理即活性化退火。在对离子注入区域进行了非晶化的情况下，在进行该活性化退火时，能够使其结晶化。
接着，如图22所示，通过自对准硅化物(Salicide：Self Aligned Silicide)技术，在n+型半导体区域SD及栅电极GE的各上部(表层部)形成低电阻的金属硅化物层SL。
金属硅化物层SL具体而言能够以如下方式形成。即，在包含元件隔离区域ST上的SOI衬底1的主面整个面上，以覆盖栅电极GE、侧壁间隔物SW2、半导体层EP及填埋绝缘膜UZ的方式形成金属硅化物层SL形成用的金属膜。该金属膜例如由钴膜、镍膜、或镍铂合金膜等构成。因此，通过对SOI衬底1实施热处理，使n+型半导体区域SD及栅电极GE的各上部与上述金属膜反应。由此，在n+型半导体区域SD及栅电极GE的各上部分别形成金属硅化物层SL。之后，除去未反应的金属膜，图22示出该阶段的剖视图。通过形成金属硅化物层SL，能够使栅电极GE或n+型半导体区域SD的扩散电阻或接触电阻等低电阻化。
这样一来，能够形成MISFET(晶体管)等半导体元件。
接着，如图23所示，在包含元件隔离区域ST上的SOI衬底1的主面整个面上，以覆盖栅电极GE、侧壁间隔物SW2、半导体层EP、金属硅化物层SL及填埋绝缘膜UZ的方式形成作为层间绝缘膜的绝缘膜SZ1。作为绝缘膜SZ1，能够使用氧化硅膜的单体膜、或者氮化硅膜和该氮化硅膜上的厚氧化硅膜的层叠膜等。在形成绝缘膜SZ1后，根据需要，还能够通过CMP法对绝缘膜SZ1的上表面进行研磨。
接着，使用光刻技术，以形成于绝缘膜SZ1上的光致抗蚀图案(未图示)为蚀刻掩模，对绝缘膜SZ1进行干法蚀刻，由此，在绝缘膜SZ1上形成接触孔(贯穿孔)。因此，在该接触孔内形成由钨(W)等构成的导电性的插塞PG。例如，在包含接触孔内的绝缘膜SZ1上依次形成阻挡导体膜和钨膜后，通过CMP法或回蚀刻法等除去接触孔的外部的不要的主导体膜及阻挡导体膜，由此，能够形成插塞PG。插塞PG与n+型半导体区域SD上的金属硅化物层SL或栅电极GE上的金属硅化物层SL等电连接。
接着，如图24所示，在填埋了插塞PG的绝缘膜SZ1上形成绝缘膜SZ2后，在绝缘膜SZ2的规定的区域形成布线槽，之后，使用单镶嵌技术在布线槽内埋设布线M1。布线M1例如是以铜为主成分的铜布线(埋设铜布线)。布线M1经由插塞PG与n+型半导体区域SD或栅电极GE等电连接。
之后，通过双镶嵌法等形成第2层以后的布线，但在此省略图示及其说明。另外，布线M1及比其靠上层的布线不限于镶嵌布线，也能够将布线用的导电体膜进行图案化而形成，例如，也能够制成钨布线或铝布线等。
如上，制造出本实施方式的半导体器件。
另外，在本实施方式中，作为MISFET，对形成n沟道型的MISFET的情况进行了说明，但也能够使导电类型颠倒，形成p沟道型的MISFET。
＜有关半导体器件的构造＞
对如上述制造的本实施的半导体器件的构造进行说明。
图25是本实施方式的半导体器件的要部剖视图，与上述图24对应。但为了简化附图，图25中省略示出上述插塞PG、绝缘膜SZ2及布线M1。
如图25所示，本实施方式的半导体器件是使用了SOI衬底1的半导体器件，另外，也是具备MISFET的半导体器件。
如上所述，SOI衬底1具有作为支承衬底的半导体衬底SB、形成于半导体衬底SB上的绝缘层BX、形成于绝缘层BX上的半导体层SM。
在SOI衬底1上形成有元件隔离区域ST。如上述，元件隔离区域ST通过埋设于元件隔离用的沟槽TR的绝缘膜ZM3形成。元件隔离区域ST贯穿半导体层SM及绝缘层BX，其底部到达半导体衬底SB，元件隔离区域ST的下部位于半导体衬底SB内。因此，元件隔离区域ST的一部分比绝缘层BX的下表面相比位于下方。在SOI衬底1中，在被元件隔离区域ST规定的(平面性包围的)活性区域，成为在半导体衬底SB上自下依次层叠有绝缘层BX及半导体层SM的构造。
隔着栅极绝缘膜GF在被元件隔离区域ST规定的(平面性包围的)活性区域的半导体层SM上形成有栅电极GE。位于栅电极GE之下的部分的半导体层SM成为形成MISFET的沟道的区域(沟道形成区域)。
在栅电极GE的侧壁上，隔着绝缘膜IL1形成有侧壁间隔物SW2。侧壁间隔物SW2由绝缘膜构成，能够看作是侧壁绝缘膜。
侧壁间隔物SW2不与栅电极GE相接，在侧壁间隔物SW2和栅电极GE的侧壁之间设有绝缘膜IL1。另外，侧壁间隔物SW2不与半导体层SM相接，在侧壁间隔物SW2和半导体层SM之间设有绝缘膜IL1。另外，也能够将把绝缘膜IL1和侧壁间隔物SW2合起来整体看作侧壁间隔物或侧壁绝缘膜。
在半导体层SM上形成有作为外延层(外延半导体层)的半导体层EP。即，在半导体层SM中的、未被栅电极GE及绝缘膜IL1覆盖的区域上选择性地形成有半导体层EP。半导体层EP形成于栅电极GE的两侧(栅极长度方向的两侧)。
在栅电极GE的两侧(栅极长度方向的两侧)的半导体层SM、EP形成有MISFET的源极或漏极用的半导体区域，该源极或漏极用的半导体区域通过n-型半导体区域EX、和杂质浓度比n-型半导体区域EX高的n+型半导体区域SD形成。即，在半导体层SM和半导体层EP的层叠构造中，在夹着沟道形成区域彼此分离的区域形成有(一对)n-型半导体区域EX，在n-型半导体区域EX的外侧(远离沟道形成区域的一侧)形成有(一对)n+型半导体区域SD。源极或漏极区域用的半导体区域具有n-型半导体区域EX和杂质浓度比其高的n+型半导体区域SD，因此，具备LDD(Lightly Doped Drain：轻掺杂漏极)构造。n-型半导体区域EX主要形成于位于绝缘膜IL1及侧壁间隔物SW2之下的部分的半导体层SM，n+型半导体区域SD主要从半导体层EP形成到半导体层SM。
在半导体层EP形成有源极或漏极用的半导体区域(在此，与n+型半导体区域SD对应)，因此，能够将半导体层EP看作源极/漏极用(源极/漏极形成用)的半导体层(外延半导体层)。
在半导体层EP的上部(表层部)、即n+型半导体区域SD的上部(表层部)形成有金属和半导体层EP(n+型半导体区域SD)的反应层(化合物层)即金属硅化物层SL。在栅电极GE由硅膜构成的情况下，在栅电极GE的上部也形成有金属硅化物层SL。
如上述，在俯视时与半导体层SM相邻的位置(区域)，在元件隔离区域ST形成有凹陷(凹部、洼部)DT，在凹陷DT内形成有填埋绝缘膜UZ。因此，填埋凹陷DT的填埋绝缘膜UZ也在俯视时与半导体层SM相邻的位置(区域)形成。凹陷DT以俯视时包围半导体层SM的方式形成，因此，填埋凹陷DT的填埋绝缘膜UZ也以俯视时将半导体层SM围起来的方式形成(参照上述图11及图15)。
栅电极GE主要隔着栅极绝缘膜GF形成于半导体层SM上，但栅电极GE的栅极宽度方向的两端部位于元件隔离区域ST上。而且，栅极绝缘膜GF及栅电极GE在形成了填埋绝缘膜UZ之后形成。因此，栅电极GE具有隔着栅极绝缘膜形成于半导体层SM上的部分、位于填埋绝缘膜UZ上的部分、位于元件隔离区域ST上的部分。另外，在形成凹陷DT时，反映出侧蚀刻绝缘层BX，填埋绝缘膜UZ的至少一部分位于半导体层SM之下。
在包含元件隔离区域ST上的SOI衬底1的主面上，以覆盖栅电极GE、侧壁间隔物SW2、半导体层EP、金属硅化物层SL及填埋绝缘膜UZ的方式形成有作为层间绝缘膜的绝缘膜SZ1。在绝缘膜SZ1形成有上述的接触孔，在接触孔内形成有上述的插塞PG，但在此省略其图示。另外，在绝缘膜SZ1上形成有上述的绝缘膜SZ2及上述的布线M1，但在此省略其图示。
＜关于探讨例＞
参照图26～图30说明本发明人探讨的探讨例。图26～图30是探讨例的半导体器件的制造工序中的要部剖视图。
直至得到上述图8的构造为止，探讨例的半导体器件的制造工序也与本实施方式的半导体器件的制造工序大致相同，因此，在此省略其说明。
在探讨例的情况下，在得到上述图8的构造后，不进行图9～图11的工序(形成填埋绝缘膜UZ的工序)，而是进行栅极绝缘膜形成工序和栅电极形成工序。
即，在探讨例的情况下，在得到上述图8的构造后，不形成上述绝缘膜ZM4，而如图26所示，在半导体层SM的表面上，使用热氧化法等形成栅极绝缘膜GF101。栅极绝缘膜GF101不仅形成于半导体层SM的上表面，还有可能形成于从凹陷DT露出的半导体层SM的侧面及下表面。
接着，如图27所示，在SOI衬底1的主面上即栅极绝缘膜GF101及元件隔离区域ST上形成掺杂多晶硅膜那样的硅膜PS101后，在硅膜PS101上形成氮化硅膜等绝缘膜CPZ101。在探讨例的情况下，由于未形成上述填埋绝缘膜UZ，所以硅膜PS101以填埋凹陷DT内的方式形成于栅极绝缘膜GF101及元件隔离区域ST上。
接着，如图28所示，使用光刻技术及干法蚀刻技术将绝缘膜CPZ101图案化后，将被图案化了的绝缘膜CPZ101用作蚀刻掩模，对硅膜PS101进行干法蚀刻来图案化，由此形成栅电极GE101和盖绝缘膜CP101的层叠体LT101。栅电极GE101由图案化了的硅膜PS101构成，盖绝缘膜CP101由图案化了的绝缘膜CPZ101构成。栅电极GE101隔着栅极绝缘膜GF101形成于半导体层SM上，但栅电极GE101的栅极宽度方向上的两端部位于元件隔离区域ST上。
接着，如图29所示，在层叠体LT101的侧面上形成侧壁间隔物SW101。形成侧壁间隔物SW101的方法与侧壁间隔物SW1的形成法大致相同，因此，在此省略其说明。
接着，如图30所示，通过外延生长，在SOI衬底1的半导体层SM上形成源极/漏极用的半导体层EP101。
由于通过外延生长形成半导体层EP101，所以在半导体层SM的露出面(Si面)上选择性地生长外延层(半导体层EP101)，在绝缘膜上，外延层不生长。因此，在半导体层SM的表面中的、未被层叠体LT101及侧壁间隔物SW101覆盖的区域(露出面)上选择性地生长半导体层EP101。
之后的工序在探讨例的情况中也与本实施方式相同，因此，在此省略图示及说明。
在探讨例的情况下，未形成上述填埋绝缘膜UZ，因此，在图案化硅膜PS101而形成栅电极GE101时，在凹陷DT内可能留下硅膜PS101的蚀刻残留(残留部EZ)(参照图28)。
凹陷DT通过在绝缘膜ZM1的蚀刻工序或其后的蚀刻工序中过度蚀刻元件隔离区域ST而产生。虽然形成有凹陷DT，但在未形成上述填埋绝缘膜UZ的状态下形成硅膜PS101后，对该硅膜PS101进行图案化时，在凹陷DT内产生硅膜PS101的残留部(蚀刻残留)EZ。
当在凹陷DT内留下硅膜PS101的残留部EZ时，可能产生各种不良，因此，在半导体器件的可靠性方面不优选。以下，说明在凹陷DT内产生了硅膜PS101的残留部EZ的情况下的不良的例子。
如图8所示，在绝缘膜ZM1的蚀刻工序或其后的蚀刻工序中，在与半导体层SM相邻的位置产生元件隔离区域ST的凹陷DT，且该凹陷DT到达绝缘层BX时，从该凹陷DT露出的绝缘层BX会被侧蚀刻。该情况下，半导体层SM的下表面的一部分从凹陷DT露出。即，在凹陷DT，绝缘层BX被侧蚀刻，在绝缘层BX上沿横方向形成洼部，成为半导体层SM的下表面的一部分从该洼部露出的状态。在产生了这样的凹陷DT的状态下，在形成上述硅膜PS101后将该硅膜PS101进行图案化而形成栅电极GE101时，在凹陷DT内会产生硅膜PS101的蚀刻残留即残留部EZ。在对硅膜PS101进行图案化的蚀刻工序中，由于位于半导体层SM之下的部分的硅膜PS101被半导体层SM遮蔽，所以难以被蚀刻，因此，在半导体层SM之下会残留硅膜PS101的残留部EZ(参照图28)。
当在凹陷DT内产生硅膜PS101的残留部EZ时，该残留部EZ会隔着薄的绝缘膜GF101a与半导体层SM相邻，因此，会隔着薄的绝缘膜GF101a与源极/漏极用的半导体区域(与上述n+型半导体区域SD对应)相邻。介于凹陷DT内的残留部EZ与半导体层SM之间的薄的绝缘膜GF101a在残留部EZ和半导体层SM之间留下栅极绝缘膜GF101的一部分。另外，栅电极GE101由于栅极宽度方向的端部位于元件隔离区域ST上，所以凹陷DT内的残留部EZ成为与栅电极GE101一体相连的状态，因此，凹陷DT内的残留部EZ与栅电极GE101电连接。因此，在凹陷DT内产生硅膜PS101的残留部EZ会引起与栅电极GE101电连接的残留部EZ隔着薄的绝缘膜GF101a与源极/漏极区域(与上述n+型半导体区域SD对应)相邻，因此，可能会导致栅电极GE101和源极/漏极区域(n+型半导体区域SD)之间产生漏电流。这会使半导体器件的可靠性降低。
另外，在使半导体层EP101外延生长时，从半导体层SM的侧面生长的外延层(半导体层EP101)也可能会如图30所示那样与残留部EZ相接。当半导体层EP101与残留部EZ接触时，半导体层EP101和栅电极GE101会经由残留部EZ电连接，因此，会导致栅电极GE101和源极/漏极区域(n+型半导体区域SD)之间产生漏电流，使半导体器件的可靠性降低。
这样，在元件隔离区域ST的凹陷DT内产生在将栅电极形成用的导电膜图案化时的残留部(EZ)带来半导体器件的可靠性的降低，因此，优选防止该情况。
＜有关本实施方式的主要的特征＞
本实施方式的主要特征中的一个是形成填埋绝缘膜UZ。
即，在形成栅极绝缘膜GF之前的某湿法蚀刻工序中，在与半导体层SM相邻的位置，在元件隔离区域ST形成凹陷DT(洼部)。在绝缘膜ZM1的蚀刻工序中形成凹陷DT的可能性高，但即使在绝缘膜ZM1的蚀刻工序中未形成凹陷，在之后进行至形成栅极绝缘膜GF的工序之前的各种湿法蚀刻工序中也会形成凹陷DT。因此，在本实施方式中，在凹陷DT内形成了填埋绝缘膜UZ后，进行栅极绝缘膜GF形成工序和栅电极GE形成工序。即，在与半导体层SM相邻的位置，在元件隔离区域ST形成凹陷DT(洼部)，在凹陷DT内形成有填埋绝缘膜UZ的状态下，进行栅极绝缘膜GF形成工序。换言之，在进行栅极绝缘膜GF形成工序之前，在与半导体层SM相邻的位置，在元件隔离区域ST形成凹陷DT，但在该凹陷DT内形成了填埋绝缘膜UZ后，进行栅极绝缘膜GF形成工序及栅电极GE形成工序。
另外，在所制造的半导体器件中，在与半导体层SM相邻的位置，在元件隔离区域ST形成凹陷DT(洼部)，且在凹陷DT内形成有填埋绝缘膜UZ，栅电极GE具有位于填埋绝缘膜UZ上的部分。此外，栅电极GE具有位于填埋绝缘膜UZ上的部分表示在形成填埋绝缘膜UZ后形成栅电极GE。
与本实施方式不同，在与半导体层SM相邻的位置，在元件隔离区域ST形成凹陷DT，在该凹陷DT内未形成填埋绝缘膜UZ而形成栅电极的情况下(与上述探讨例对应)，在凹陷DT内可能剩下栅电极形成用的导电膜(与上述硅膜PS、PS101对应)的蚀刻残留(与上述残留部EZ对应)。这会导致半导体器件的可靠性的降低。
与之相对，在本实施方式中，在与半导体层SM相邻的位置，在元件隔离区域ST形成凹陷DT，但在凹陷DT内形成了填埋绝缘膜UZ之后，形成栅电极GE。在凹陷DT内形成有填埋绝缘膜UZ的状态下进行栅电极GE形成工序，因此，能够防止在凹陷DT内剩下栅电极形成用的导电膜(在此为硅膜PS)的蚀刻残留。因此，能够提高半导体器件的可靠性。
即，栅电极GE通过形成栅电极GE形成用的导电膜(在此为硅膜PS)且对其进行图案化而形成。此时，由于在凹陷DT内存在填埋绝缘膜UZ，从而在凹陷DT内无法填埋栅电极形成用的导电膜(硅膜PS)，能够防止在将该导电膜(硅膜PS)图案化后于凹陷DT内剩下导电膜(硅膜PS)的蚀刻残留。由此，能够防止起因于凹陷DT内剩下导电膜(硅膜PS)的蚀刻残留的各种不良，能够提高半导体器件的可靠性。
为了防止在凹陷DT内剩下栅电极形成用的导电膜的蚀刻残留(与上述残留部EZ对应)，在凹陷DT内形成填埋绝缘膜UZ之后形成栅电极GE是有效的，更特定而言，在凹陷DT内形成填埋绝缘膜UZ之后形成栅电极GE形成用的导电膜(在此为硅膜PS)是有效的。
但是，栅极绝缘膜GF形成工序也优选在形成填埋绝缘膜UZ之后进行。在形成栅极绝缘膜GF之后再形成填埋绝缘膜UZ的情况下，填埋绝缘膜UZ形成工序可能会对栅极绝缘膜GF带来影响。例如，在形成栅极绝缘膜GF之后再形成填埋绝缘膜UZ的情况下，在上述绝缘膜ZM4的回蚀刻工序中，栅极绝缘膜GF会被除去、或者即使不除去也可能会受到损伤。与之相对，在本实施方式中，由于在形成填埋绝缘膜UZ之后再形成栅极绝缘膜GF，因此，能够防止填埋绝缘膜UZ形成工序对栅极绝缘膜GF带来影响。例如，由于在尚未形成栅极绝缘膜GF的状态下进行上述绝缘膜ZM4的回蚀刻工序，所以上述绝缘膜ZM4的回蚀刻工序不会对栅极绝缘膜GF带来恶劣影响。在后述的实施方式2的情况下，由于在尚未形成栅极绝缘膜GF的状态下进行绝缘膜ZM4的研磨处理，所以绝缘膜ZM4的研磨处理不会对栅极绝缘膜GF带来恶劣影响。因此，在形成填埋绝缘膜UZ之后形成栅电极GE，但优选栅极绝缘膜GF形成工序也是在形成了填埋绝缘膜UZ之后进行。
另外，如探讨例中所说明，在凹陷DT内剩下栅电极形成用的导电膜的蚀刻残留(与上述残留部EZ对应)的情况下，在半导体层SM上外延生长源极/漏极用的半导体层(与半导体层EP、EP101对应)时，该源极/漏极用的半导体层可能会与上述残留部EZ相接。这会导致栅电极和源极/漏极区域之间的泄漏。因此，在半导体层SM上以外延生长的方式形成源极/漏极用的半导体层(在此为半导体层EP)的情况下，从提高半导体器件的可靠性的观点出发，防止在凹陷DT内剩下栅电极形成用的导电膜的蚀刻残留是非常重要的。因此，在半导体层SM上以外延生长的方式形成源极/漏极用的半导体层(在此为半导体层EP)的情况下，如果应用本实施方式或以下的实施方式2，则该效果极大。
另外，在本实施方式中，填埋绝缘膜UZ的上表面的高度位置与半导体层SM的上表面的高度位置相同、或与半导体层SM的下表面的高度位置相同、或比半导体层SM的上表面的高度位置低且比半导体层SM的下表面的高度位置高。
与本实施方式不同，在填埋绝缘膜UZ的上表面的高度位置比半导体层SM的上表面的高度位置高的情况下，用于形成填埋绝缘膜UZ的绝缘膜ZM4会在形成填埋绝缘膜UZ后留在半导体层SM的上表面上，不易形成栅极绝缘膜GF或栅电极GE。与之相对，在本实施方式中，填埋绝缘膜UZ的上表面的高度位置与半导体层SM的上表面的高度位置相同、或比其低，因此，用于形成填埋绝缘膜UZ的绝缘膜ZM4在形成填埋绝缘膜UZ后不易留在半导体层SM的上表面上，容易形成栅极绝缘膜GF或栅电极GE。
另外，与本实施方式不同，在填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置低的情况下，即使形成填埋绝缘膜UZ，也可能会在凹陷DT内剩下栅电极形成用的导电膜的蚀刻残留(与上述残留部EZ对应)。在此，假设填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置低的情况。该情况下，在半导体层SM的下表面和填埋绝缘膜UZ的上表面之间产生间隙，在该间隙填埋栅电极形成用的导电膜(与上述硅膜PS、PS101对应)，且在栅电极形成后也可能会留下。与之相对，在本实施方式中，由于填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置高，所以在形成填埋绝缘膜UZ时，在半导体层SM的下表面和填埋绝缘膜UZ的上表面之间不产生间隙，因此，不会产生在半导体层SM的下表面和填埋绝缘膜UZ的上表面之间的间隙填埋栅电极形成用的导电膜的现象。因此，只要以填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置高的方式形成填埋绝缘膜UZ，就能够更可靠地防止在凹陷DT内剩下栅电极形成用的导电膜的蚀刻残留。
因此，优选填埋绝缘膜UZ的上表面的高度位置与半导体层SM的上表面的高度位置相同、或与半导体层SM的下表面的高度位置相同、或比半导体层SM的上表面的高度位置低且比半导体层SM的下表面的高度位置高。由此，容易形成栅极绝缘膜GF及栅电极GE，并且能够更可靠地防止在凹陷DT内剩下栅电极形成用的导电膜(在此为硅膜PS)的蚀刻残留。
另外，在本实施方式中，填埋绝缘膜UZ的至少一部分位于半导体层SM之下。填埋绝缘膜UZ的至少一部分位于半导体层SM之下意味着只要在凹陷DT内不形成填埋绝缘膜UZ，则在半导体层SM之下剩下栅电极形成用的导电膜(在此为硅膜PS)的蚀刻残留的可能性高。
即，填埋绝缘膜UZ的至少一部分位于半导体层SM之下意味着，在形成凹陷DT时，从凹陷DT露出的绝缘层BX会被侧蚀刻，半导体层SM的下表面的一部分从凹陷DT露出(参照图8)。在该状态下，如上述探讨例，当不形成填埋绝缘膜UZ的情况下形成栅极绝缘膜GF101，进而形成硅膜PS101之后对其结构进行图案化而形成栅电极GE101时，如上述图28所示，在半导体层SM之下容易产生硅膜PS101的蚀刻残留(残留部EZ)。这是由于，在图案化硅膜PS101的蚀刻工序中，位于半导体层SM之下的部分的硅膜PS101由于被半导体层SM遮蔽所以不易被蚀刻，因此，在半导体层SM之下会残留硅膜PS101的残留部EZ。
与之相对，在本实施方式中，在形成凹陷DT时，绝缘层BX被侧蚀刻，即使半导体层SM的下表面的一部分从凹陷DT露出，通过在凹陷DT内形成填埋绝缘膜UZ，也能够防止在半导体层SM之下剩下栅电极形成用的导电膜(在此为硅膜PS)的蚀刻残留。因此，在形成了凹陷DT时，绝缘层BX被侧蚀刻而半导体层SM的下表面的一部分从凹陷DT露出的情况下，只要应用本实施方式或以下的实施方式2，则该效果极大。即，在本实施方式或以下的实施方式2中，在填埋绝缘膜UZ的至少一部分位于半导体层SM之下的情况下，通过形成填埋绝缘膜UZ带来的效果、具体而言防止栅电极形成用的导电膜的蚀刻残留的效果极大。
(实施方式2)
参照附图说明本实施方式2的半导体器件的制造工序。图31～图35是本实施方式2的半导体器件的制造工序中的要部剖视图。与上述实施方式1相同，在本实施方式2的图31～图35的各图中，左侧表示A－A截面的剖视图，右侧表示B－B截面的剖视图。在此，相当于上述图11及图15的俯视图所示的A－A线的位置的剖视图与A－A剖视图对应，相当于上述图11及图15的俯视图所示的B－B线的位置的剖视图与B－B剖视图对应。
本实施方式2中，形成填埋绝缘膜UZ的方法与上述实施方式1不同。即，在上述实施方式1中，通过回蚀刻填埋绝缘膜UZ用的绝缘膜ZM4，形成填埋绝缘膜UZ，但在本实施方式2中，通过对填埋绝缘膜UZ用的绝缘膜ZM4进行研磨处理(CMP处理)，形成填埋绝缘膜UZ。以下，参照图31～图35具体说明本实施方式2的制造工序。
直至形成绝缘膜ZM4而得到上述图9的构造为止，本实施方式2的制造工序也与上述实施方式1的制造工序相同，因此，在此省略其重复的说明。
在形成绝缘膜ZM4而得到上述图9的构造后，在本实施方式2中，对绝缘膜ZM4进行研磨。将该研磨称作绝缘膜ZM4的研磨处理。作为绝缘膜ZM4的研磨处理，能够适宜使用CMP处理。通过进行绝缘膜ZM4的研磨处理，除去凹陷DT的外部的绝缘膜ZM4，使凹陷DT内留下绝缘膜ZM4的一部分。由此，半导体层SM的上表面露出，并且在凹陷DT内形成填埋绝缘膜UZ。填埋绝缘膜UZ由留在凹陷DT内的绝缘膜ZM4构成。此外，结束了绝缘膜ZM4的研磨处理的阶段的俯视图与上述图11大致相同，所以省略再次的图示。
也如上述实施方式1中所说明，凹陷DT形成在俯视时与半导体层SM相邻的位置(区域)，因此，填埋凹陷DT的填埋绝缘膜UZ也形成于俯视时与半导体层SM相邻的位置(区域)。即，凹陷DT以俯视时将半导体层SM围起来的方式形成，因此，填埋凹陷DT的填埋绝缘膜UZ也以俯视时将半导体层SM围起来的方式形成(参照上述图11)。关于这点，本实施方式2也与上述实施方式1相同。
填埋绝缘膜UZ以填埋(掩埋)凹陷DT的方式形成，但是，在本实施方式2中，填埋绝缘膜UZ的上表面的高度位置与半导体层SM的上表面的高度位置大致相同。这是因为，绝缘膜ZM4的研磨处理需要进行至将半导体层SM上的绝缘膜ZM4除去而使半导体层SM的上表面露出为止。在绝缘膜ZM4的研磨处理中，若将半导体层SM上的绝缘膜ZM4除去而使半导体层SM的上表面露出，所形成的填埋绝缘膜UZ的上表面的高度位置变得与半导体层SM的上表面的高度位置大致相同。即，半导体层SM的上表面和填埋绝缘膜UZ的上表面位于同一平面上。在绝缘膜ZM4的研磨处理中，在与绝缘膜ZM4相比难以研磨半导体层SM的条件下进行研磨处理，能够将半导体层SM作为研磨阻挡膜使用。
另外，在绝缘膜ZM4的研磨处理中，也可能存在不仅对绝缘膜ZM4进行研磨，还对元件隔离区域ST的一部分(上部)进行研磨并将其除去的情况。即，元件隔离区域ST中的、位于比半导体层SM的上表面高的位置的部分可通过绝缘膜ZM4的研磨处理被研磨而除去。
因此，当结束绝缘膜ZM4的研磨处理时，填埋绝缘膜UZ的上表面的高度位置和半导体层SM的上表面的高度位置变得大致相同，但元件隔离区域ST的上表面的高度位置也可能变得与半导体层SM的上表面的高度位置及填埋绝缘膜UZ的上表面大致相同。该情况下，半导体层SM的上表面、填埋绝缘膜UZ的上表面以及元件隔离区域ST的上表面位于同一平面上。
这样，得到在凹陷DT填埋了填埋绝缘膜UZ的构造。
就之后的工序而言，本实施方式2也基本上与上述实施方式1相同。即，通过根据需要进行清洗处理(清洗用的湿法蚀刻处理)而对半导体层SM的表面进行清洗，此后，如图32所示，在半导体层SM的表面形成栅极绝缘膜GF。就栅极绝缘膜GF的形成法及材料而言，本实施方式2也与上述实施方式1相同。
此外，在本实施方式2中，通过绝缘膜ZM4的研磨处理而形成填埋绝缘膜UZ，因此，半导体层SM的侧面被填埋绝缘膜UZ覆盖而未露出，因此，栅极绝缘膜GF在半导体层SM的上表面形成，但未在半导体层SM的侧面形成。
接着，如图33所示，在SOI衬底1的主面上，即在栅极绝缘膜GF、填埋绝缘膜UZ及元件隔离区域ST上，作为栅电极形成用的导电膜而形成硅膜PS后，在硅膜PS上形成绝缘膜CPZ。
接着，如图34所示，使用光刻技术及干法蚀刻技术将绝缘膜CPZ图案化后，将图案化了的绝缘膜CPZ作为蚀刻掩模使用，对硅膜PS进行干法蚀刻而图案化，由此，形成由栅电极GE和其上的盖绝缘膜CP构成的层叠体LT。栅电极GE由经图案化的硅膜PS构成，盖绝缘膜CP由经图案化的绝缘膜CPZ构成。栅电极GE(层叠体LT)隔着栅极绝缘膜GF形成于半导体层SM上。未被栅电极GE覆盖的部分的栅极绝缘膜GF可通过图案化硅膜PS时的干法蚀刻或其后的湿法蚀刻等除去。
与上述实施方式1相同，在本实施方式2中，栅电极GE的栅极宽度方向上的两端部也位于元件隔离区域ST上，栅电极GE的一部分位于填埋绝缘膜UZ上。即，栅电极GE具有隔着栅极绝缘膜GF形成于半导体层SM上的部分、位于填埋绝缘膜UZ上的部分、位于元件隔离区域ST上的部分。
接着，如图35所示，与上述实施方式1相同，在层叠体LT的侧面上形成侧壁间隔物SW1。就侧壁间隔物SW1的构造及形成而言，本实施方式2也与上述实施方式1相同，因此，在此省略其说明。
接着，如图35所示，通过外延生长，在SOI衬底1的半导体层SM上形成半导体层EP。如上述实施方式1中所说明的那样，半导体层EP为源极/漏极用(源极/漏极形成用)的半导体层(外延半导体层)。关于半导体层EP的结构、形成法及形成位置，本实施方式2也与上述实施方式1相同。
但是，在本实施方式2中，通过绝缘膜ZM4的研磨处理而形成填埋绝缘膜UZ，因此，半导体层SM的侧面被填埋绝缘膜UZ覆盖而未露出，因此，外延层(半导体层EP)不会从半导体层SM的侧面生长。
就以后的工序而言，本实施方式2也与上述实施方式1相同，进行参照上述图18～图24所说明的工序，但在此省略其图示及重复的说明。
本实施方式2的半导体器件的结构(构造)与上述实施方式1的半导体器件的主要差别如下。
本实施方式2中，反映了通过绝缘膜ZM4的研磨处理而形成填埋绝缘膜UZ，填埋绝缘膜UZ的上表面的高度位置变得与半导体层SM的上表面的高度位置大致相同。即，半导体层SM的上表面和填埋绝缘膜UZ的上表面位于同一平面上。
另外，反映了通过绝缘膜ZM4的研磨处理形成填埋绝缘膜UZ，有时元件隔离区域ST的上表面的高度位置也变得与半导体层SM的上表面的高度位置和填埋绝缘膜UZ的上表面大致相同。即，也有时半导体层SM的上表面、填埋绝缘膜UZ的上表面以及元件隔离区域ST的上表面位于同一平面上。
本实施方式2的半导体器件的其他结构与上述实施方式1大致相同，因此，在此省略其重复说明。
接着，说明本实施方式2的效果。
在本实施方式2中，也能够得到与上述实施方式1大致相同的效果。简而言之，通过形成填埋绝缘膜UZ，能够防止在凹陷DT内剩下栅电极形成用的导电膜(在此为硅膜PS)的蚀刻残留，能够提高半导体器件的可靠性。
但是，在本实施方式2的情况下，通过绝缘膜ZM4的研磨处理形成填埋绝缘膜UZ，由此，也能够进一步获得下述效果。
即，在本实施方式2中，通过绝缘膜ZM4的研磨处理形成填埋绝缘膜UZ，因此，容易控制填埋绝缘膜UZ的上表面的高度位置，若对绝缘膜ZM4进行研磨处理直至半导体层SM的上表面露出，则填埋绝缘膜UZ的上表面的高度位置变得与半导体层SM的上表面的高度位置大致相同。如上述实施方式1中所说明的那样，若填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置低，则在半导体层SM的下表面和填埋绝缘膜UZ的上表面之间产生间隙，该间隙会被硅膜PS填埋，在栅电极形成后也可能残留。但是，在本实施方式2中，通过绝缘膜ZM4的研磨处理形成填埋绝缘膜UZ，因此，容易控制填埋绝缘膜UZ的上表面的高度位置，使填埋绝缘膜UZ的上表面的高度位置变得与半导体层SM的上表面的高度位置大致相同，因此，能够可靠地防止填埋绝缘膜UZ的上表面的高度位置比半导体层SM的下表面的高度位置低。因此，与上述实施方式1相比，本实施方式2的填埋绝缘膜UZ形成工序的管理变得容易，容易制造半导体器件。
另外，在本实施方式2中，作为绝缘膜ZM4，能够适宜使用氧化硅膜或氮化硅膜。
但是，在使用氧化硅膜作为绝缘膜ZM4的情况下，由于绝缘膜ZM4和元件隔离区域ST由相同的材料(氧化硅)构成，所以通过绝缘膜ZM4的研磨处理，绝缘膜ZM4的研磨速度和元件隔离区域ST的研磨速度变得大致相同。因此，在本实施方式2中，在使用氧化硅膜作为绝缘膜ZM4的情况下，容易使元件隔离区域ST的上表面的高度位置与填埋绝缘膜UZ的上表面的高度位置大致相同，元件隔离区域ST和填埋绝缘膜UZ之间(边界)不易产生层差。因此，容易防止在元件隔离区域ST和填埋绝缘膜UZ之间(边界)产生层差的情况下的不良。
另外，在本实施方式2中，在使用氮化硅膜作为绝缘膜ZM4的情况下，容易抑制或防止在形成栅极绝缘膜之前的清洗处理(氟酸清洗或RCA清洗)中填埋绝缘膜UZ被蚀刻。
以上，对于本发明人提出的发明，基于其实施方式进行了具体说明，但本发明不限于上述实施方式，在不脱离其宗旨的范围内当然能够进行各种变更。

Claims (20)

1.一种半导体器件，其具备MISFET，其特征在于，具有：
衬底，其具有支承衬底、所述支承衬底上的绝缘层及所述绝缘层上的半导体层；
元件隔离区域，其形成于所述衬底，将所述半导体层及所述绝缘层贯穿且底部到达所述支承衬底；以及
所述MISFET用的栅电极，其隔着栅极绝缘膜形成于所述半导体层上，
在与所述半导体层相邻的位置，在所述元件隔离区域形成有洼部，在所述洼部内形成有填埋绝缘膜，
所述栅电极具有隔着所述栅极绝缘膜形成于所述半导体层上的部分、位于所述填埋绝缘膜上的部分及位于所述元件隔离区域上的部分。
2.根据权利要求1所述的半导体器件，其特征在于，
所述填埋绝缘膜的至少一部分位于所述半导体层之下。
3.根据权利要求1所述的半导体器件，其特征在于，还具有：
形成于所述栅电极的侧壁上的侧壁绝缘膜；以及
形成于所述半导体层上的所述MISFET的源极/漏极用的外延半导体层。
4.根据权利要求1所述的半导体器件，其特征在于，
所述填埋绝缘膜的上表面的高度位置与所述半导体层的上表面的高度位置相同、或与所述半导体层的下表面的高度位置相同、或者比所述半导体层的上表面的高度位置低且比所述半导体层的下表面的高度位置高。
5.根据权利要求1所述的半导体器件，其特征在于，
在俯视时，所述填埋绝缘膜将所述半导体层的周围围起来。
6.一种半导体器件的制造方法，其特征在于，具有：
(a)工序，准备衬底，所述衬底具有半导体衬底、所述半导体衬底上的绝缘层、所述绝缘层上的半导体层、所述半导体层上的第一绝缘膜、将所述第一绝缘膜、所述半导体层及所述绝缘层贯穿而到达所述半导体衬底的沟槽、及填埋在所述沟槽内的元件隔离区域；
(b)工序，在所述(a)工序后，通过蚀刻除去所述第一绝缘膜，使所述半导体层露出；
(c)工序，在所述(b)工序后，在所述半导体层的表面形成栅极绝缘膜；以及
(d)工序，在所述(c)工序后，隔着所述栅极绝缘膜在所述半导体层上形成栅电极，
在与所述半导体层相邻的位置，在所述元件隔离区域形成有洼部，在所述洼部内形成有填埋绝缘膜的状态下进行所述(c)工序，
在所述(b)工序后、所述(c)工序前，还具有：
(c1)工序，在包含所述洼部内的所述元件隔离区域上及所述半导体层上形成所述填埋绝缘膜形成用的第二绝缘膜；以及
(c2)工序，除去所述洼部的外部的所述第二绝缘膜，在所述洼部内残留所述第二绝缘膜而形成所述填埋绝缘膜。
7.根据权利要求6所述的半导体器件的制造方法，其特征在于，
所述洼部是在所述(b)工序中、或在所述(b)工序后且所述(c1)工序前形成的。
8.根据权利要求6所述的半导体器件的制造方法，其特征在于，
所述填埋绝缘膜的至少一部分位于所述半导体层之下。
9.根据权利要求6所述的半导体器件的制造方法，其特征在于，
在所述(c2)工序中，通过对所述第二绝缘膜进行回蚀刻，除去所述洼部的外部的所述第二绝缘膜，在所述洼部内残留所述第二绝缘膜而形成所述填埋绝缘膜。
10.根据权利要求9所述的半导体器件的制造方法，其特征在于，
在所述(c2)工序中形成的所述填埋绝缘膜的上表面的高度位置与所述半导体层的上表面的高度位置相同、或与所述半导体层的下表面的高度位置相同、或者比所述半导体层的上表面的高度位置低且比所述半导体层的下表面的高度位置高。
11.根据权利要求6所述的半导体器件的制造方法，其特征在于，
在所述(c2)工序中，通过对所述第二绝缘膜进行研磨，除去所述洼部的外部的所述第二绝缘膜，在所述洼部内残留所述第二绝缘膜而形成所述填埋绝缘膜。
12.根据权利要求11所述的半导体器件的制造方法，其特征在于，
在所述(c2)工序中形成的所述填埋绝缘膜的上表面的高度位置与所述半导体层的上表面的高度位置相同。
13.根据权利要求6所述的半导体器件的制造方法，其特征在于，
所述(d)工序具有：
(d1)工序，在所述半导体层上、所述填埋绝缘膜上及所述元件隔离区域上形成所述栅电极形成用的导电膜；以及
(d2)工序，将所述导电膜图案化而形成所述栅电极。
14.根据权利要求13所述的半导体器件的制造方法，其特征在于，
所述栅电极具有隔着所述栅极绝缘膜形成于所述半导体层上的部分、位于所述填埋绝缘膜上的部分、位于所述元件隔离区域上的部分。
15.根据权利要求6所述的半导体器件的制造方法，其特征在于，还具有：
(e)工序，在所述(d)工序后，在所述栅电极的侧壁上形成侧壁绝缘膜；
(f)工序，在所述(e)工序后，在未被所述栅电极及所述侧壁绝缘膜覆盖而露出的所述半导体层上使外延半导体层外延生长。
16.根据权利要求6所述的半导体器件的制造方法，其特征在于，
所述绝缘层、所述第一绝缘膜以及所述元件隔离区域由氧化硅构成。
17.根据权利要求6所述的半导体器件的制造方法，其特征在于，
所述填埋绝缘膜由氮化硅或氧化硅构成。
18.根据权利要求6所述的半导体器件的制造方法，其特征在于，
在所述(a)工序后、所述(b)工序前，具有(b1)工序，向所述半导体衬底离子注入杂质而形成第一半导体区域的工序。
19.根据权利要求18所述的半导体器件的制造方法，其特征在于，
在所述(b1)工序中，在俯视时与所述半导体层相邻的区域的所述元件隔离区域也注入有所述杂质。
20.根据权利要求6所述的半导体器件的制造方法，其特征在于，
所述(a)工序具有：
(a1)工序，准备具有所述半导体衬底、所述半导体衬底上的所述绝缘层、所述绝缘层上的所述半导体层、所述半导体层上的所述第一绝缘膜以及所述第一绝缘膜上的第三绝缘膜的所述衬底；
(a2)工序，在所述(a1)工序后，形成将所述第三绝缘膜、所述第一绝缘膜、所述半导体层及所述绝缘层贯穿而到达所述半导体衬底的所述沟槽；
(a3)工序，在所述(a2)工序后，在所述第三绝缘膜上以填埋所述沟槽内的方式形成第四绝缘膜；
(a4)工序，在所述(a3)工序后，除去所述沟槽的外部的所述第四绝缘膜，在所述槽内形成由所述第四绝缘膜构成的所述元件隔离区域；以及
(a5)工序，在所述(a4)工序后，通过蚀刻除去所述第三绝缘膜，
所述绝缘层、所述第一绝缘膜以及所述第四绝缘膜由氧化硅构成，
所述第三绝缘膜由氮化硅构成。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6629159B2 (ja) * 2016-09-16 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US11393713B2 (en) 2019-04-23 2022-07-19 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method therefore
US11916107B2 (en) 2019-04-23 2024-02-27 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof
TWI805919B (zh) * 2019-04-23 2023-06-21 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
US11557650B2 (en) 2019-04-23 2023-01-17 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and manufacturing method thereof
US11233140B2 (en) 2019-04-23 2022-01-25 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device and manufacturing method thereof

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187651B1 (en) * 1998-05-07 2001-02-13 Samsung Electronics Co., Ltd. Methods of forming trench isolation regions using preferred stress relieving layers and techniques to inhibit the occurrence of voids
US20040241981A1 (en) * 2003-06-02 2004-12-02 International Business Machines Corporation STRUCTURE AND METHOD TO FABRICATE ULTRA-THIN Si CHANNEL DEVICES
US20110115021A1 (en) * 2009-11-16 2011-05-19 International Business Machines Corporation Isolation structures for soi devices with ultrathin soi and ultrathin box
US20120235245A1 (en) * 2011-03-17 2012-09-20 Globalfoundries Inc. Superior integrity of high-k metal gate stacks by reducing sti divots by depositing a fill material after sti formation
US20130049161A1 (en) * 2011-08-31 2013-02-28 Wafertech, Llc Nitride shallow trench isolation (sti) structures and methods for forming the same
JP2014143269A (ja) * 2013-01-23 2014-08-07 Renesas Electronics Corp 半導体装置の製造方法

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3904676B2 (ja) 1997-04-11 2007-04-11 株式会社ルネサステクノロジ トレンチ型素子分離構造の製造方法およびトレンチ型素子分離構造
US6828630B2 (en) 2003-01-07 2004-12-07 International Business Machines Corporation CMOS device on ultrathin SOI with a deposited raised source/drain, and a method of manufacture

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6187651B1 (en) * 1998-05-07 2001-02-13 Samsung Electronics Co., Ltd. Methods of forming trench isolation regions using preferred stress relieving layers and techniques to inhibit the occurrence of voids
US20040241981A1 (en) * 2003-06-02 2004-12-02 International Business Machines Corporation STRUCTURE AND METHOD TO FABRICATE ULTRA-THIN Si CHANNEL DEVICES
US20110115021A1 (en) * 2009-11-16 2011-05-19 International Business Machines Corporation Isolation structures for soi devices with ultrathin soi and ultrathin box
US20120235245A1 (en) * 2011-03-17 2012-09-20 Globalfoundries Inc. Superior integrity of high-k metal gate stacks by reducing sti divots by depositing a fill material after sti formation
US20130049161A1 (en) * 2011-08-31 2013-02-28 Wafertech, Llc Nitride shallow trench isolation (sti) structures and methods for forming the same
JP2014143269A (ja) * 2013-01-23 2014-08-07 Renesas Electronics Corp 半導体装置の製造方法

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