CN107833856A - 半导体装置的制造方法 - Google Patents

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    • H01L29/1075—Substrate region of field-effect devices of field-effect transistors
    • H01L29/1079—Substrate region of field-effect devices of field-effect transistors with insulated gate
    • H01L29/1083—Substrate region of field-effect devices of field-effect transistors with insulated gate with an inactive supplementary region, e.g. for preventing punch-through, improving capacity effect or leakage current

Abstract

[课题]本发明涉及半导体装置的制造方法。提高半导体装置的可靠性。[解决手段]准备在半导体基板SB上层叠绝缘层BX、半导体层SM和绝缘膜ZM1，在沟槽TR内埋入有元件分离区域ST的基板。通过干法蚀刻除去体区域1B的绝缘膜ZM1，然后通过干法蚀刻除去体区域1B的半导体层SM，然后通过干法蚀刻使体区域1B的绝缘层BX变得更薄。通过离子注入在SOI区域1A的半导体基板SB上形成第1半导体区域，通过离子注入在体区域1B的半导体基板SB上形成第2半导体区域。然后，通过湿法蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。然后，在SOI区域1A的半导体层SM上形成第1晶体管，在体区域1B的半导体基板SB上形成第2晶体管。

Description

半导体装置的制造方法
技术领域
本发明涉及半导体装置的制造方法，涉及例如适用于使用SOI基板的半导体装置的制造技术的有效技术。
背景技术
在制造半导体装置的过程中，在半导体基板上形成元件分离区域，在由元件分离区域界定的半导体基板的活性区域，形成MISFET(金属-绝缘体-半导体场效应晶体管)等半导体元件，在半导体基板上形成多层布线结构。另外，有使用SOI基板作为半导体基板的技术。
在特开2002-9144号公报(专利文献1)、特开2004-363121号公报(专利文献2)、特开2006-222329号公报(专利文献3)和特表2007-526652号公报(专利文献4)中，记载了关于具有STI的半导体装置的技术。
现有技术文献
专利文献
专利文献1：特开2002-9144号公报
专利文献2：特开2004-363121号公报
专利文献3：特开2006-222329号公报
专利文献4：特表2007-526652号公报
发明内容
发明要解决的课题
对于使用SOI基板制造的半导体装置来说，期望提高可靠性。
其他课题和新的特征可由本说明书的描述和附图知晓。
解决课题的手段
根据一实施方式，半导体装置的制造方法包括：(a)准备具有半导体基板、上述半导体基板上的绝缘层、上述绝缘层上的半导体层、上述半导体层上的第1绝缘膜、贯通上述第1绝缘膜、上述半导体层和上述绝缘层而到达上述半导体基板的沟槽、和埋入上述沟槽内的元件分离区域的基板的工序。上述绝缘层、上述第1绝缘膜和上述元件分离区域由相同材料构成。半导体装置的制造方法还包括：(b)上述(a)工序后，形成覆盖上述基板的第1区域的上述第1绝缘膜而且露出上述基板的与上述第1区域不同的第2区域的上述第1绝缘膜的第1掩膜层的工序。半导体装置的制造方法还包括：(c)上述(b)工序后，使用上述第1掩膜层作为蚀刻掩膜，通过干法蚀刻除去上述第2区域的上述第1绝缘膜，露出上述第2区域的上述半导体层的工序。半导体装置的制造方法还包括：(d)上述(c)工序后，使用上述第1掩膜层作为蚀刻掩膜，通过干法蚀刻除去上述第2区域的上述半导体层，露出上述第2区域的上述绝缘层的工序。半导体装置的制造方法还包括：(e)上述(d)工序后，使用上述第1掩膜层作为蚀刻掩膜，干法蚀刻上述第2区域的上述绝缘层，使上述第2区域的上述绝缘层的厚度变薄的工序；(f)上述(e)工序后，除去上述第1掩膜层的工序。半导体装置的制造方法还包括：(g)上述(f)工序后，向上述第1区域的上述半导体基板离子注入杂质，形成第1半导体区域，向上述第2区域的上述半导体基板离子注入杂质，形成第2半导体区域的工序。半导体装置的制造方法还包括：(h)上述(g)工序后，通过湿法蚀刻除去上述第1区域的上述第1绝缘膜和上述第2区域的上述绝缘层，由此露出上述第1区域的上述半导体层和上述第2区域的上述半导体基板的工序。半导体装置的制造方法还包括：(i)上述(h)工序后，在上述第1区域的上述半导体层上形成第1晶体管，在上述第2区域的上述半导体基板上形成第2晶体管的工序。
发明效果
根据一实施方式，可提高半导体装置的可靠性。
附图说明
[图1]显示一实施方式的半导体装置的制造工序的工艺流程图。
[图2]接续图1而显示半导体装置的制造工序的工艺流程图。
[图3]一实施方式的半导体装置的制造工序中的要部(即，重要部分)截面图。
[图4]接续图3的半导体装置的制造工序中的要部截面图。
[图5]接续图4的半导体装置的制造工序中的要部截面图。
[图6]接续图5的半导体装置的制造工序中的要部截面图。
[图7]接续图6的半导体装置的制造工序中的要部截面图。
[图8]接续图7的半导体装置的制造工序中的要部截面图。
[图9]接续图8的半导体装置的制造工序中的要部截面图。
[图10]接续图9的半导体装置的制造工序中的要部截面图。
[图11]接续图10的半导体装置的制造工序中的要部截面图。
[图12]接续图11的半导体装置的制造工序中的要部截面图。
[图13]接续图12的半导体装置的制造工序中的要部截面图。
[图14]接续图13的半导体装置的制造工序中的要部截面图。
[图15]接续图14的半导体装置的制造工序中的要部截面图。
[图16]接续图15的半导体装置的制造工序中的要部截面图。
[图17]接续图16的半导体装置的制造工序中的要部截面图。
[图18]接续图17的半导体装置的制造工序中的要部截面图。
[图19]接续图18的半导体装置的制造工序中的要部截面图。
[图20]接续图19的半导体装置的制造工序中的要部截面图。
[图21]接续图20的半导体装置的制造工序中的要部截面图。
[图22]接续图21的半导体装置的制造工序中的要部截面图。
[图23]接续图22的半导体装置的制造工序中的要部截面图。
[图24]与图23相同的半导体装置的制造工序中的要部平面图。
[图25]与图23相同的半导体装置的制造工序中的要部平面图。
[图26]接续图23的半导体装置的制造工序中的要部截面图。
[图27]接续图26的半导体装置的制造工序中的要部截面图。
[图28]接续图27的半导体装置的制造工序中的要部截面图。
[图29]接续图28的半导体装置的制造工序中的要部截面图。
[图30]接续图29的半导体装置的制造工序中的要部截面图。
[图31]接续图30的半导体装置的制造工序中的要部截面图。
[图32]接续图31的半导体装置的制造工序中的要部截面图。
[图33]接续图32的半导体装置的制造工序中的要部截面图。
[图34]接续图33的半导体装置的制造工序中的要部截面图。
[图35]接续图34的半导体装置的制造工序中的要部截面图。
[图36]接续图35的半导体装置的制造工序中的要部截面图。
[图37]接续图36的半导体装置的制造工序中的要部截面图。
[图38]显示研究例的半导体装置的制造工序的工艺流程图。
[图39]研究例的半导体装置的制造工序中的要部截面图。
[图40]接续图39的研究例的半导体装置的制造工序中的要部截面图。
[图41]接续图40的研究例的半导体装置的制造工序中的要部截面图。
[图42]接续图41的研究例的半导体装置的制造工序中的要部截面图。
[图43]接续图42的研究例的半导体装置的制造工序中的要部截面图。
[图44]接续图43的研究例的半导体装置的制造工序中的要部截面图。
[图45]接续图44的研究例的半导体装置的制造工序中的要部截面图。
具体实施方式
在以下的实施方式中，在有必要简便时，虽然分成多个部分或实施方式来说明，但除了特别说明的情况除外，它们之间并非全无关系，它们之间的关系在于，一方是另一方的一部分或全部的变形例、详细、补充说明等。另外，在以下的实施方式中，在提及要素的数量等(包括个数、数值、量、范围等)的情况下，除了特别说明的情况和原理上明确限定为特定数量的情况等以外，不限定为特定的数量，可以为特定的数量以上或以下。进而，在以下的实施方式中，除了特别说明的情况和认为原理上明确为必须的情况等以外，其构成要素(也包括要素步骤等)不一定是必须的，这是不言而喻的。同样地，在以下的实施方式中，在提及构成要素等的形状、位置关系等时，除了特别说明的情况和认为原理上明确不是这样的情况等以外，包括基本上近似或类似于该形状等的情况。关于这一点，上述数值和范围也是同样道理。
以下，基于附图详细说明实施方式。予以说明，在用于说明实施方式的所有附图中，具有同一功能的部件标记为同一符号，省略其重复说明。另外，在以下的实施方式中，除了特别必要的情况以外，原则上不重复说明同一或同样的部分。
另外，在实施方式所使用的附图中，即使是截面图，为了让附图清晰可见，有时省略影线。另外，即使是平面图，为了让附图清晰可见，也有时带有影线。
(实施方式)
<关于半导体装置的制造工序>
参照附图说明本实施方式的半导体装置的制造工序。图1和图2是示出作为本发明一实施方式的半导体装置的制造工序的工艺流程图。图3～图37是作为本发明一实施方式的半导体装置的制造工序中的要部截面图或要部平面图。予以说明，图3～图37中，图3～图23和图26～图37是要部截面图，图24和图25是要部平面图。
首先，如图3所示，准备SOI(SOI：Silicon On Insulator，绝缘体上硅)基板1(图1的步骤S1)。
SOI基板1具有作为支撑基板的半导体基板(支撑基板)SB、在半导体基板SB的主面上形成的绝缘层(埋入绝缘膜)BX、和在绝缘层BX的上表面上形成的半导体层SM。
半导体基板SB既是支撑绝缘层BX和绝缘层BX上方的结构的支撑基板，也是半导体基板。半导体基板SB优选为单晶硅基板，例如由p型单晶硅构成。例如可以通过具有1～10Ωcm左右的电阻率的单晶硅形成半导体基板SB。半导体基板SB的厚度例如可以为700～750μm左右。绝缘层BX优选为氧化硅膜，绝缘层BX的厚度例如可以为10～30nm左右。绝缘层BX为氧化硅膜时，绝缘层BX也可以视为BOX(被埋的氧化物(Buried Oxide))层。半导体层SM由单晶硅等构成。例如可以通过具有1～10Ωcm左右的电阻率的单晶硅形成半导体层SM。与作为支撑基板的半导体基板SB的厚度相比，半导体层SM的厚度较薄，半导体层SM的厚度例如可以为15～25nm左右。通过这些半导体基板SB、绝缘层BX和半导体层SM，形成SOI基板1。
予以说明，SOI基板1具有：作为直至半导体装置制成为止维持SOI结构的区域(平面区域)的SOI区域1A、以及作为随后除去半导体层SM和绝缘层BX而成为非SOI结构的区域(平面区域)的体区域1B。SOI区域1A和体区域1B为互不相同的区域(平面区域)。另外，在称为SOI结构的情况下，绝缘层上的半导体层适宜采用硅层(单晶硅层)，但不限定于此，有时也使用单晶硅以外的半导体层。
另外，在SOI基板1中，在半导体基板SB的主面中，将与绝缘层BX接触一侧的主面称为半导体基板SB的上表面，将与半导体基板SB的上表面相反侧的主面称为半导体基板SB的背面。另外，在SOI基板1中，在绝缘层BX的主面中，将与半导体基板SB接触一侧的主面称为绝缘层BX的下表面，将与半导体层SM接触一侧的主面称为绝缘层BX的上表面，绝缘层的上表面和下表面是互为相反侧的面。另外，在半导体层SM的主面中，将与绝缘层BX接触一侧的主面称为半导体层SM的下表面，将与半导体层SM的下表面相反侧的主面称为半导体层SM的上表面。
SOI基板1的制造方法没有限制，例如可采用SIMOX(植入有硅的氧化物(SiliconImplanted Oxide))法来制造。在SIMOX法中，向含硅(Si)的半导体基板的主面以高能量离子注入O2(氧)，通过随后的热处理使Si(硅)与氧结合，在比半导体基板的表面稍微深的位置形成含有氧化硅的绝缘层BX。此时，绝缘层BX上残留的硅(Si)的薄膜成为半导体层SM，绝缘层BX下方的半导体基板成为半导体基板SB。另外，可以通过贴合法形成SOI基板1。在贴合法中，例如，在将含有硅(Si)的第1半导体基板的表面氧化而形成绝缘层BX后，在高温下在该第1半导体基板上按压含有硅(Si)的第2半导体基板而贴合，然后，将第2半导体基板薄膜化。此时，绝缘层BX上残留的第2半导体基板的薄膜成为半导体层SM，绝缘层BX下方的第1半导体基板成为半导体基板SB。进而，也可以使用其他方法，例如智能切割工艺等制造SOI基板1。
接着，如图4所示，在SOI基板1的主面上，即，在半导体层SM的上表面上，形成绝缘膜(垫绝缘膜)ZM1(图1的步骤S2)。绝缘膜ZM1由与绝缘层BX相同的材料构成。在绝缘层BX由氧化硅构成的情况下，绝缘膜ZM1也由氧化硅构成。绝缘膜ZM1可以使用例如CVD(ChemicalVapor Deposition：化学气相生长)法等形成。绝缘膜ZM1的形成膜厚优选预先设定为与结束了后述步骤S11的阶段的体区域1B的绝缘层BX的厚度基本相同的值，例如可以为3～15nm左右。因此，绝缘膜ZM1的形成膜厚优选比绝缘层BX的厚度薄。
接着，在绝缘膜ZM1上形成绝缘膜ZM2(图1的步骤S3)。绝缘膜ZM2由与绝缘膜ZM1不同的材料构成。在绝缘层BX和绝缘膜ZM1由氧化硅构成的情况下，绝缘膜ZM2优选由氮化硅构成。另外，绝缘膜ZM2由也与后述的绝缘膜ZM3不同的材料构成。绝缘膜ZM2例如可以使用CVD法等形成。绝缘膜ZM2的形成膜厚例如可以为80～120nm左右。
通过到此为止的工序(步骤S1～S3)，准备具有半导体基板SB、半导体基板SB上的绝缘层BX、绝缘层BX上的半导体层SM、半导体层SM上的绝缘膜ZM1、和绝缘膜ZM1上的绝缘膜ZM2的基板。
接着，如图5所示，形成沟槽TR(图1的步骤S4)。沟槽TR是用于形成后述的元件分离区域ST的沟槽，即，元件分离用的沟槽。
沟槽TR可以按如下方式形成。即，首先，在绝缘膜ZM2上使用光刻技术形成光刻胶图案(未图示)。该光刻胶图案具有露出沟槽TR形成预定区域的绝缘膜ZM2、覆盖除此以外的区域的绝缘膜ZM2这样的图案(平面形状)。然后，使用该光刻胶图案作为蚀刻掩膜，蚀刻(优选干法蚀刻)绝缘膜ZM2进行图案化。由此，选择性地除去沟槽TR形成预定区域的绝缘膜ZM2。然后，除去该光刻胶图案后，使用绝缘膜ZM2作为蚀刻掩膜(硬掩膜)，通过蚀刻(优选干法蚀刻)绝缘膜ZM1、半导体层SM、绝缘层BX和半导体基板SB，可以形成沟槽TR。
沟槽TR贯通绝缘膜ZM2、绝缘膜ZM1、半导体层SM和绝缘层BX，沟槽TR的底面(底部)到达半导体基板SB。即，沟槽TR的底面位于半导体基板SB的厚度的中途。因此，沟槽TR的底面位于绝缘层BX的下表面的下方，在沟槽TR的底面，半导体基板SB露出。沟槽TR的深度例如可以为250～300nm左右。
接着，如图6所示，在绝缘膜ZM2上，以填埋沟槽TR内的方式形成绝缘膜ZM3(图1的步骤S5)。绝缘膜ZM3是用于形成元件分离区域ST的绝缘膜，优选为氧化硅膜。因此，绝缘膜ZM3、绝缘膜ZM1和绝缘层BX包含相同的材料，优选均含有氧化硅。绝缘膜ZM3可以使用CVD法等形成。绝缘膜ZM3的形成膜厚优选设定为足以用绝缘膜ZM3填埋沟槽TR内的膜厚。
接着，如图7所示，使用CMP(Chemical Mechanical Polishing：化学机械抛光)法等对绝缘膜ZM3进行抛光，由此除去沟槽TR外部的绝缘膜ZM3，在沟槽TR内残留绝缘膜ZM3(图1的步骤S6)。由此，如图7所示，可以形成由填埋沟槽TR内的绝缘膜ZM3构成的元件分离区域ST。元件分离区域ST形成在沟槽TR内。
在步骤S6的抛光处理时，绝缘膜ZM2可起到抛光终止膜的作用。即，在步骤S6中，通过在与绝缘膜ZM3相比绝缘膜ZM2难以抛光(蚀刻速度变小)的条件下进行抛光处理，可以使绝缘膜ZM2起到抛光终止膜的作用。为了能够使绝缘膜ZM2起到抛光终止膜的作用，绝缘膜ZM2有必要由与绝缘膜ZM3不同的材料形成。在绝缘膜ZM3由氧化硅构成的情况下，绝缘膜ZM2优选由氮化硅构成。在结束步骤S6的抛光处理的阶段，成为绝缘膜ZM2的上表面露出、元件分离区域ST填埋沟槽TR内的状态，但如图7所示，元件分离区域ST的上表面位于与绝缘膜ZM2的上表面基本相同的高度。
接着，如图8所示，通过湿法蚀刻元件分离区域ST的上表面，降低元件分离区域ST的上表面的高度位置(图1的步骤S7)。由此，元件分离区域ST的上表面的高度与绝缘膜ZM2的上表面相比，只降低规定距离(高度方向的距离)。此时的湿法蚀刻中，可适宜使用氢氟酸(氟化氢酸)。在完成该湿法蚀刻的阶段，元件分离区域ST的上表面的高度位置变得比绝缘膜ZM2的上表面低，但与绝缘膜ZM1的上表面的高度位置基本相同，或者变得比绝缘膜ZM1的上表面高，更优选变得比绝缘膜ZM1的上表面高。予以说明，本申请中，所谓“氢氟酸”也包括稀释氢氟酸(稀氢氟酸)。
接着，如图9所示，蚀刻除去绝缘膜ZM2(图1的步骤S8)。此时，绝缘膜ZM1可以起到蚀刻阻止膜的作用。在步骤S8中，在与绝缘膜ZM2相比绝缘膜ZM1和元件分离区域ST难以蚀刻的条件下，优选蚀刻除去绝缘膜ZM2。换言之，在与绝缘膜ZM2的蚀刻速度相比绝缘膜ZM1和元件分离区域ST的各蚀刻速度变小的条件下，优选蚀刻除去绝缘膜ZM2。由此，能够抑制或防止绝缘膜ZM1和元件分离区域ST被蚀刻，同时，能够选择性地蚀刻除去绝缘膜ZM2。
予以说明，蚀刻速度小与蚀刻速度慢同义，另外，也与蚀刻速度低同义。另外，蚀刻速度大与蚀刻速度快同义，另外，也与蚀刻速度高同义。在容易蚀刻的情况下，蚀刻速度变大，在难以蚀刻的情况下，蚀刻速度变小。
另外，在步骤S8的蚀刻中，可适宜使用湿法蚀刻。在绝缘膜ZM2含有氮化硅、绝缘膜ZM1和元件分离区域ST含有氧化硅的情况下，作为在步骤S8的湿法蚀刻中使用的蚀刻液，可适宜使用热的磷酸(加热的磷酸)。在步骤S8中蚀刻除去绝缘膜ZM2时，绝缘膜ZM1的上表面露出。即，在步骤S8中，在SOI区域1A和体区域1B的两者中，除去绝缘膜ZM2，绝缘膜ZM1的上表面被露出。
这样操作，使用STI(浅沟槽隔离(shallow trench isolation))法，形成STI结构的元件分离区域ST。在准备SOI基板1的阶段，在半导体基板SB的上表面的整个面上隔着绝缘层BX形成半导体层SM，但形成元件分离区域ST时，半导体层SM被划分成多个分别由元件分离区域ST包围的区域(活性区域)。
沟槽TR和填埋沟槽TR的元件分离区域ST贯通绝缘膜ZM1、半导体层SM和绝缘层BX，到达半导体基板SB，元件分离区域ST的下部位于半导体基板SB内。即，成为在经由绝缘膜ZM1、半导体层SM、绝缘层BX和半导体基板SB而形成的沟槽TR内元件分离区域ST被埋入的状态。因此，元件分离区域ST的一部分位于绝缘层BX的下表面的下方。即，元件分离区域ST的底面(下表面)位于比绝缘层BX的下表面深的位置，元件分离区域ST的一部分(下部)从绝缘层BX的下表面向下方侧突出。
在该阶段，SOI区域1A和体区域1B具有相同的结构。即，SOI区域1A和体区域1B具有在半导体基板SB上从下向上依次层叠绝缘层BX、半导体层SM和绝缘膜ZM1的结构。在俯视下，在SOI区域1A和体区域1B之间，存在有(配置有)元件分离区域ST。换言之，俯视时，在SOI区域1A和体区域1B的边界，配置有元件分离区域ST。
接着，如图10所示，作为掩膜层，使用光刻技术在绝缘膜ZM1上形成覆盖SOI区域1A而且露出体区域1B这样的光刻胶图案(抗蚀剂图案，掩膜层)PR1。SOI区域1A的绝缘膜ZM1被光刻胶图案PR1覆盖，但体区域1B的绝缘膜ZM1不被光刻胶图案PR1覆盖而露出。光刻胶图案PR1的端部(侧面)位于设置在SOI区域1A与体区域1B之间的元件分离区域ST上。因此，光刻胶图案PR1形成在元件分离区域ST上和SOI区域1A的绝缘膜ZM1上。
予以说明，光刻技术是通过涂布法等在基板的整个主面上形成光刻胶膜，然后使该光刻胶膜曝光、显影，进行图案化，由此得到期望的光刻胶图案的技术。
接着，如图11所示，使用光刻胶图案PR1作为蚀刻掩膜，蚀刻除去体区域1B的绝缘膜ZM1(图2的步骤S9)。在该步骤S9的蚀刻中，使用干法蚀刻。在体区域1B中，蚀刻除去绝缘膜ZM1时，半导体层SM的上表面露出。另一方面，在SOI区域1A中，绝缘膜ZM1被光刻胶图案PR1覆盖，因此未被蚀刻而原样残留。另外，在元件分离区域ST中，被光刻胶图案PR1覆盖的区域不经蚀刻也可，在元件分离区域ST中，未被光刻胶图案PR1覆盖而露出的区域可被蚀刻成与体区域1B中的绝缘膜ZM1的蚀刻厚度(蚀刻量)同等的程度。
在步骤S9中，优选在与绝缘膜ZM1相比半导体层SM难以蚀刻的条件下，蚀刻除去绝缘膜ZM1。换言之，在步骤S9中，优选在与绝缘膜ZM1的蚀刻速度相比半导体层SM的蚀刻速度变小的条件下，蚀刻除去绝缘膜ZM1。由此，能够蚀刻除去体区域1B的绝缘膜ZM1，同时起到阻止蚀刻半导体层SM的功能。
接着，如图12所示，使用光刻胶图案PR1作为蚀刻掩膜，蚀刻除去体区域1B的半导体层SM(图2的步骤S10)。在该步骤S10的蚀刻中，使用干法蚀刻。在体区域1B中，蚀刻除去半导体层SM时，绝缘层BX的上表面露出。另一方面，在SOI区域1A中，绝缘膜ZM1和半导体层SM被光刻胶图案PR1覆盖，因此未被蚀刻而原样残留。
在步骤S10中，优选在与半导体层SM相比绝缘层BX和元件分离区域ST难以蚀刻的条件下，蚀刻除去体区域1B的半导体层SM。换言之，在步骤S10中，优选在与半导体层SM的蚀刻速度相比绝缘层BX和元件分离区域ST的各蚀刻速度变小的条件下，蚀刻除去体区域1B的半导体层SM。由此，能够蚀刻除去体区域1B的半导体层SM，同时起到阻止蚀刻体区域1B的绝缘层BX的作用，另外，可以抑制或防止元件分离区域ST被蚀刻。
在步骤S9和步骤S10中，蚀刻对象不同，因此，步骤S10中使用的蚀刻气体与步骤S9中使用的蚀刻气体不同。即，步骤S9是积极地(有意图地)蚀刻体区域1B的绝缘膜ZM1的工序，步骤S10是积极地(有意图地)蚀刻体区域1B的半导体层SM的工序。在半导体层SM含有硅而且绝缘膜ZM1、绝缘层BX和元件分离区域ST含有氧化硅的情况下，作为在步骤S9中使用的蚀刻气体，例如可适宜使用CF4气体和CHF3气体的混合气体等，另外，作为在步骤S10中使用的蚀刻气体，例如，可适宜使用SF6气体等。
接着，如图13所示，通过使用光刻胶图案PR1作为蚀刻掩膜来蚀刻体区域1B的绝缘层BX，体区域1B的绝缘层BX的厚度变薄(图2的步骤S11)。在该步骤S11的蚀刻中，使用干法蚀刻。
予以说明，图12中示出结束步骤S10的蚀刻后、进行步骤S11的蚀刻工序之前的阶段，图13中示出结束步骤S11的蚀刻工序的阶段。
进行步骤S11的蚀刻工序时，在体区域1B中，绝缘层BX被蚀刻而厚度变薄。另一方面，在SOI区域1A中，绝缘膜ZM1、半导体层SM和绝缘层BX被光刻胶图案PR1覆盖，因此未被蚀刻而原样残留。
在步骤S10和步骤S11中，蚀刻对象不同，因此，步骤S11中使用的蚀刻气体与步骤S10中使用的蚀刻气体不同。即，步骤S10是积极地(有意图地)蚀刻体区域1B的半导体层SM的工序，与此相比，步骤S11是积极地(有意图地)蚀刻体区域1B的绝缘层BX的工序。在绝缘层BX含有氧化硅的情况下，作为在步骤S11的干法蚀刻中使用的蚀刻气体，例如可适宜使用CF4气体和HBr气体的混合气体等。
在步骤S10中，以半导体层SM为蚀刻对象，因此，使用容易蚀刻半导体层SM的蚀刻条件(蚀刻气体等)，即，半导体层SM的蚀刻速度一定程度地增大这样的蚀刻条件(蚀刻气体等)。另一方面，在步骤S11中，以绝缘层BX为蚀刻对象，因此，使用容易蚀刻绝缘层BX的蚀刻条件(蚀刻气体等)，即，绝缘层BX的蚀刻速度一定程度地增大这样的蚀刻条件(蚀刻气体等)。
因此，采用步骤S11中使用的蚀刻条件(蚀刻气体等)的情况的绝缘层BX的蚀刻速度大于采用步骤S10中使用的蚀刻条件(蚀刻气体等)的情况的绝缘层BX的蚀刻速度。即，步骤S11的蚀刻工序中的体区域1B的绝缘层BX的蚀刻速度大于步骤S10的蚀刻工序中的体区域1B的绝缘层BX的蚀刻速度。
另外，在步骤S10的蚀刻工序中，采用与绝缘层BX相比半导体层SM容易被蚀刻的蚀刻条件(蚀刻气体等)，因此，绝缘层BX的蚀刻速度小于半导体层SM的蚀刻速度。另一方面，在步骤S11的蚀刻工序中，以蚀刻绝缘层BX为目的，因此，采用与半导体层SM相比绝缘层BX容易被蚀刻的蚀刻条件(蚀刻气体等)，即，采用绝缘层BX的蚀刻速度大于半导体层SM的蚀刻速度这样的蚀刻条件(蚀刻气体等)。但是，由于体区域1B的半导体层SM在步骤S10中已经被除去，在步骤S11中实际上没有被蚀刻。
步骤S11的蚀刻的进行用于使体区域1B的绝缘层BX的厚度变薄。因此，在步骤S11中，体区域1B的绝缘层BX的表层部被蚀刻而除去。即，步骤S11的蚀刻在体区域1B中的绝缘层BX的整个厚度被除去、半导体基板SB露出之前终止。步骤S11中的体区域1B的绝缘层BX的蚀刻量(蚀刻厚度)小于临进行步骤S11前的体区域1B的绝缘层BX的厚度TB10。因此，不论是在临进行步骤S11的蚀刻之前，还是在刚进行了步骤S11的蚀刻之后，在体区域1B中，绝缘层BX以层状残留。因此，不论是在临进行步骤S11的蚀刻前，还是在刚进行了步骤S11的蚀刻后，在体区域1B中，半导体基板SB未露出。另外，在步骤S11中，在元件分离区域ST中，被光刻胶图案PR1覆盖的区域不被蚀刻也可，但在元件分离区域ST中，不被光刻胶图案PR1覆盖而露出的区域可蚀刻成与体区域1B中的绝缘层BX的蚀刻厚度(蚀刻量)同等的程度。
刚结束步骤S11的蚀刻后的体区域1B的绝缘层BX的厚度TB11比临进行步骤S11的蚀刻前的体区域1B的绝缘层BX的厚度TB10薄(即，0<TB11<TB10)。
另外，即使进行步骤S9、S10、S11的各蚀刻工序，SOI区域1A的绝缘膜ZM1也不被蚀刻，SOI区域1A的绝缘膜ZM1的厚度不变。因此，刚结束步骤S11的蚀刻后的SOI区域1A的绝缘膜ZM1的厚度TA11与临进行步骤S11的蚀刻前的SOI区域1A的绝缘膜ZM1的厚度TA10相同(即，TA11＝TB10)。
在结束步骤S11的蚀刻的阶段，体区域1B的绝缘层BX的厚度TB11优选与SOI区域1A的绝缘膜ZM1的厚度TA11基本相同，例如可以为3～15nm左右。
予以说明，在临进行步骤S11的蚀刻之前的结构(即，刚结束步骤S10的蚀刻后的结构)对应图12，刚结束步骤S11的蚀刻之后的结构对应图13。因此，临进行步骤S11的蚀刻前的体区域1B的绝缘层BX的厚度TB10与SOI区域1A的绝缘膜ZM1的厚度TA10如图23所示，刚结束步骤S11的蚀刻后的体区域1B的绝缘层BX的厚度TB11与SOI区域1A的绝缘膜ZM1的厚度TA11如图13所示。另外，临进行步骤S11前的体区域1B的绝缘层BX的厚度TB10与刚结束步骤S10的蚀刻后的体区域1B的绝缘层BX的厚度基本上相同。另外，临进行步骤S11前的SOI区域1A的绝缘膜ZM1的厚度TA10与刚结束步骤S10的蚀刻后的SOI区域1A的绝缘膜ZM1的厚度基本上相同。
步骤S9的蚀刻工序、步骤S10的蚀刻工序、和步骤S11的蚀刻工序可在不将SOI基板1暴露在大气中的情况下连续地进行。
进行步骤S11的蚀刻工序后，如图14所示，通过灰化等除去光刻胶图案PR1。
在该阶段，如图14所示，在SOI区域1A中，成为绝缘膜ZM1残留而绝缘膜ZM1的上表面露出的状态，另一方面，在体区域1B中，成为绝缘层BX的上表面露出的状态。
接着，如图15所示，作为掩膜层，使用光刻技术在SOI基板1上形成覆盖体区域1B而且露出SOI区域1A这样的光刻胶图案(光刻胶图案，掩膜层)PR2。体区域1B的绝缘层BX被光刻胶图案PR2覆盖，但SOI区域1A的绝缘膜ZM1未被光刻胶图案PR2覆盖而露出。光刻胶图案PR2的端部(侧面)位于配置在SOI区域1A和体区域1B的边界处的元件分离区域ST上。因此，光刻胶图案PR2形成在元件分离区域ST上和体区域1B的绝缘层BX上。
接着，使用光刻胶图案PR2作为掩膜(离子注入阻止掩膜)，对SOI区域1A的半导体基板SB进行用于调节阀值的离子注入(图2的步骤S12)。在该步骤S12中进行的离子注入在图15中用箭头示意性地表示，以下称为离子注入P1。另外，在图15中，将通过离子注入P1引入杂质的区域用符号GP标记，作为半导体区域(杂质扩散层)GP示出。通过步骤S12的离子注入P1，在SOI区域1A的半导体基板SB中引入杂质而形成半导体区域GP。另外，在离子注入P1中，光刻胶图案PR2起到离子注入阻止掩膜的功能，因此，杂质没有被引入到SOI基板1的体区域1B(体区域1B的半导体基板SB)中。
离子注入P1是用于控制在SOI区域1A中随后形成的MISFET的阀值电压的离子注入，半导体区域GP是用于控制形成于SOI区域1A的MISFET的阀值电压而形成的。在制造的半导体装置中，通过向在SOI区域1A的半导体基板SB上形成的半导体区域GP施加规定电压，能够控制在SOI区域1A上形成的MISFET的阀值电压。
对于离子注入P1来说，在SOI区域1A中，期望向SOI基板1的半导体基板SB引入杂质离子，但不向SOI基板1的半导体层SM引入杂质离子。这是因为，通过离子注入P1向SOI区域1A的半导体层SM注入杂质离子时，成为在SOI区域1A中随后形成的MISFET的电特性波动的原因。因此，优选以杂质离子能够穿过半导体层SM这样的高的注入能量来进行离子注入P1。离子注入P1的注入能量通过绝缘膜ZM1的厚度、半导体层SM的厚度和绝缘层BX的厚度来调整，优选设定为至少使杂质离子的射程(飞行距离)位于半导体基板SB内。由此，通过离子注入P1，能够不向SOI区域1A的半导体层SM注入杂质离子，而向SOI区域1A的半导体基板SB注入杂质离子。
另外，对于离子注入P1来说，在SOI区域1A中，向绝缘层BX的下方的半导体基板SB离子注入杂质，但优选也向半导体基板SB中的与绝缘层BX接近的区域(邻接绝缘层BX的区域)注入杂质离子。即，优选使得在半导体基板SB内形成的半导体区域GP与绝缘层BX相接(邻接)。通过用离子注入P1的注入量(剂量)来调整该半导体区域GP的杂质浓度，能够控制在SOI区域1A中随后形成的MISFET的阀值。因此，在制造的半导体装置中，成为在SOI区域1A的半导体基板SB中的与绝缘层BX邻接的区域(对应半导体区域GP)中引入杂质的状态。离子注入P1之后，除去光刻胶图案PR2。
对于步骤S12的离子注入P1来说，优选尽可能地不向SOI基板1的半导体层SM注入杂质离子，因此，离子注入能量显著提高。另外，离子注入P1的剂量也显著增多，例如为一般的沟道掺杂离子注入的剂量的10倍左右。举个例子来说，离子注入P1的剂量为1×1012～1×1014/cm2左右。因此，在离子注入P1中，导致也向不被上述光刻胶图案PR2覆盖的部分的元件分离区域ST注入了相当多的杂质离子。即，导致也向在俯视下与SOI区域1A的半导体层SM邻接的区域的元件分离区域ST中通过离子注入P1注入了相当多的杂质离子。元件分离区域ST在通过离子注入而被注入杂质离子时，变得容易被蚀刻，在随后进行的步骤S14的蚀刻工序中，蚀刻速度容易增大。但是，在本实施方式中，在步骤S11的蚀刻工序中，由于使体区域1B的绝缘层BX的厚度变薄，因此能够在后述的步骤S14中抑制蚀刻量，由此，能够抑制或防止元件分离区域ST被过度蚀刻。因此，在后述的步骤S14中，能够抑制或防止在元件分离区域ST发生后述的凹陷(divot)DT。
予以说明，由于在步骤S6形成元件分离区域ST后、直至结束步骤S11的蚀刻工序为止，不对SOI基板1进行离子注入工序，因此，步骤S9、S10、S11的各蚀刻工序在不向元件分离区域ST离子注入杂质的状态下进行。另一方面，由于在步骤S11的蚀刻工序后、直至进行步骤S14的蚀刻之前，向SOI基板1进行离子注入工序(步骤S12，S13)，因此，步骤S14的蚀刻工序在也向元件分离区域ST离子注入杂质的状态下进行。
另外，对于离子注入P1来说，离子注入p型杂质(例如硼等)或n型杂质(例如磷或砷等)。在通过离子注入P1离子注入p型杂质的情况下，半导体区域GP是引入p型杂质的p型半导体区域。另外，在通过离子注入P1离子注入n型杂质的情况下，半导体区域GP是引入n型杂质的n型半导体区域。予以说明，在SOI区域1A上形成的MISFET为n沟道型MISFET的情况下，通过离子注入P1注入的杂质更优选为p型杂质。由此，在离子注入P1中，在不仅向半导体基板SB而且向半导体层SM也注入杂质离子的情况下，均不易产生与之相伴的不良现象。
另外，不期望在半导体层SM的表面(硅面)上或半导体基板SB的表面(硅面)上直接形成光刻胶图案。在本实施方式中，光刻胶图案PR1、PR2以及后述的光刻胶图案PR3在半导体层SM和半导体基板SB不露出的状态下形成，因此，这些光刻胶图案PR1、PR2、PR3不与半导体基板SB的表面(硅面)和半导体层SM的表面(硅面)接触即可。
即使在终止了步骤S12的阶段，在SOI区域1A中，绝缘膜ZM1以层状残留，维持绝缘膜ZM1的上表面露出的状态，另外，在体区域1B中，绝缘层BX以层状残留，维持绝缘层BX的上表面露出的状态。在SOI区域1A中，半导体层SM不露出，在体区域1B中，半导体基板SB不露出。
接着，如图16所示，作为掩膜层，使用光刻技术在SOI基板1上形成覆盖SOI区域1A而且露出体区域1B这样的光刻胶图案(抗蚀剂图案、掩膜层)PR3。SOI区域1A的绝缘膜ZM1被光刻胶图案PR3覆盖，但体区域1B的绝缘层BX不被光刻胶图案PR3覆盖而露出。光刻胶图案PR3的端部(侧面)位于元件分离区域ST上。因此，光刻胶图案PR3形成在元件分离区域ST上和SOI区域1A的绝缘膜ZM1上。
接着，通过使用光刻胶图案PR3作为掩膜(离子注入阻止掩膜)，向体区域1B的半导体基板SB离子注入p型杂质(例如硼等)，形成p型阱(p型半导体区域)PW(图2的步骤S13)。该步骤S13中进行的离子注入在图16中用箭头示意性地表示，以下称为离子注入P2。p型阱PW是引入p型杂质的p型半导体区域。
在用于形成p型阱PW的离子注入P2中，光刻胶图案PR3起到作为离子注入阻止掩膜的作用，因此不向SOI基板1的SOI区域1A引入杂质，因此，杂质不被导入到SOI区域1A的半导体层SM和半导体基板SB中。p型阱PW形成于体区域1B的半导体基板SB上。步骤S13的离子注入P2后，如图17所示，除去光刻胶图案PR3。
另外，在用于形成p型阱PW的离子注入P2的之前或之后，使用光刻胶图案PR3作为掩膜(离子注入阻止掩膜)，也能够向体区域1B的半导体基板SB进行沟道掺杂离子注入。
另外，在此，说明在步骤S12后进行步骤S13的情况，但作为其他方式，也可以交换步骤S12和步骤S13的顺序，先进行步骤S13后，再进行步骤S12。
接着，如图18所示，蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX(图2的步骤S14)。在步骤S14的蚀刻中，使用湿法蚀刻。
在步骤S14中，优选在与绝缘膜ZM1和绝缘层BX相比半导体层SM和半导体基板SB难以蚀刻的条件下，蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。换言之，在步骤S14中，优选在与绝缘膜ZM1的蚀刻速度和绝缘层BX的蚀刻速度相比，半导体层SM的蚀刻速度和半导体基板SB的蚀刻速度减小的条件下，蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。由此，蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX，同时，能够起到阻止蚀刻SOI区域1A的半导体层SM和体区域1B的半导体基板SB的功能，能够抑制或防止SOI区域1A的半导体层SM和体区域1B的半导体基板SB被蚀刻。在绝缘膜ZM1和绝缘层BX含有氧化硅的情况下，在步骤S14中，可适宜使用氢氟酸作为蚀刻液。
步骤S14的蚀刻在元件分离区域ST的上表面、SOI区域1A的绝缘膜ZM1的上表面、和体区域1B的绝缘层BX的上表面露出的状态下进行，因此，在步骤S14中，元件分离区域ST的表层部、SOI区域1A的绝缘膜ZM1、和体区域1B的绝缘层BX被蚀刻而除去。步骤S14的蚀刻以在SOI区域1A上除去绝缘膜ZM1使得半导体层SM的上表面露出、而且在体区域1B上除去绝缘层BX使得半导体基板SB的上表面露出的阶段而结束。另外，在步骤S14中，元件分离区域ST也被蚀刻至与SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX的蚀刻量(蚀刻厚度)同等的程度。
在终止了步骤S14的阶段，如图18所示，在SOI区域1A中，成为除去绝缘膜ZM1而半导体层SM的上表面露出的状态，在体区域1B中，成为除去绝缘层BX而半导体基板SB(p型阱PW)的上表面露出的状态。在步骤S14中，由于不使用干法蚀刻而使用湿法蚀刻，因此，即使进行蚀刻直至半导体层SM和半导体基板SB露出为止，也能够防止半导体层SM和半导体基板SB受损。
这样操作，在SOI基板1上形成元件分离区域ST，在体区域1B中，半导体层SM和绝缘层BX被除去而半导体基板SB的上表面露出(不成为SOI结构)，在SOI区域1A中，半导体层SM和绝缘层BX残留，维持SOI结构。将该阶段的SOI基板1称为基板1C。以下，在提及基板1C的主面时，与SOI区域1A的半导体层SM的主面和体区域1B的半导体基板SB的主面同义。
基板1C具有SOI区域1A和体区域1B，但SOI区域1A可视为具有绝缘层BX被埋入的SOI结构的区域，体区域1B可视为绝缘层BX未被埋入而不具有SOI结构的区域。具体地说，基板1C的SOI区域1A是具有半导体基板SB、半导体基板SB上的绝缘层BX和绝缘层BX上的半导体层SM层叠而成的层叠结构(SOI结构)的区域，基板1C的体区域1B是整个厚度由半导体基板SB构成的区域。但是，在SOI区域1A和体区域1B中，也包括存在元件分离区域ST的区域。在体区域1B中，在除去半导体层SM和绝缘层BX后，元件分离区域ST的一部分(位于绝缘层BX的下表面的下方的部分)也在填埋半导体基板SB的状态下残留，其成为体区域1B的元件分离区域ST。
接着，在SOI区域1A和体区域1B上分别形成MISFET(晶体管)等半导体元件(图2的步骤S15)。
在基板1C的SOI区域1A中，在俯视下，半导体层SM被划分成多个被元件分离区域ST包围的区域(活性区域)，在各活性区域的半导体层SM上形成MISFET。在基板1C的SOI区域1A中，在俯视下，各活性区域的半导体层SM被元件分离区域ST包围周边，下表面与绝缘层BX邻接。因此，各活性区域的半导体层SM成为被元件分离区域ST和绝缘层BX包围的状态。另外，在基板1C的体区域1B中，在俯视下，半导体基板SB被划分成多个被元件分离区域ST包围的区域(活性区域)，在各活性区域的半导体基板SB上形成MISFET。在基板1C的体区域1B中，在俯视下，各活性区域被元件分离区域ST包围周边。
关于步骤S15的一例，以下具体地说明。
首先，如图19所示，在SOI区域1A的半导体层SM的上表面和体区域1B的半导体基板SB的上表面形成栅极绝缘膜GF1。栅极绝缘膜GF1由氧化硅膜等构成，可使用热氧化法等形成。
接着，使用光刻技术在SOI基板1上形成覆盖体区域1B的栅极绝缘膜GF1而且露出SOI区域1A的栅极绝缘膜GF1这样的光刻胶图案(未图示)。然后，使用该光刻胶图案作为蚀刻掩膜，蚀刻除去SOI区域1A的栅极绝缘膜GF1。此时，体区域1B的栅极绝缘膜GF1由于被光刻胶图案覆盖，因而未被蚀刻而残留。然后，除去光刻胶图案。图20中，示出这一阶段。
接着，如图21所示，在SOI区域1A的半导体层SM的上表面形成栅极绝缘膜GF2。栅极绝缘膜GF2由氧化硅膜等构成，可使用热氧化法等形成。在用于形成栅极绝缘膜GF2的热氧化处理时，也存在体区域1B的栅极绝缘膜GF1的厚度变厚的情况。
这样操作，得到在SOI区域1A的半导体层SM的上表面形成栅极绝缘膜GF2、在体区域1B的半导体基板SB的上表面形成栅极绝缘膜GF1的状态。在该阶段，栅极绝缘膜GF1比栅极绝缘膜GF2厚。
接着，如图22所示，在基板1C的主面上，即，在栅极绝缘膜GF1、GF2和元件分离区域ST上，作为栅电极形成用的导电膜，形成掺杂的聚硅膜这样的硅膜PS，然后在硅膜PS上形成氮化硅膜等绝缘膜CPZ。然后，如图23所示，使用光刻法和干法蚀刻法对绝缘膜CPZ进行图案化，然后将图案化的绝缘膜CPZ用作蚀刻掩膜，干法蚀刻硅膜PS来进行图案化。
如图23所示，通过图案化的硅膜PS，形成栅电极GE1、GE2。在SOI区域1A中，在半导体层SM上隔着栅极绝缘膜GF2形成栅电极GE1。另外，在体区域1B中，在半导体基板SB(p型阱PW)上隔着栅极绝缘膜GF1形成栅电极GE2。在栅电极GE1上，形成由图案化的绝缘膜CPZ构成的盖绝缘膜CP1，在栅电极GE2上，形成由图案化的绝缘膜CPZ构成的盖绝缘膜CP2。盖绝缘膜CP1具有与栅电极GE1基本相同的平面形状，盖绝缘膜CP2具有与栅电极GE2基本相同的平面形状。未被栅电极GE1、GE2覆盖的部分的栅极绝缘膜GF1、GF2可通过将硅膜PS图案化时的干法蚀刻或其后的湿法蚀刻等除去。
在此，以下，将在SOI区域1A上形成的、栅极绝缘膜GF2、栅电极GE1和盖绝缘膜CP1的层叠结构体称为层叠体LT1。另外，以下，将在体区域1B上形成的栅极绝缘膜GF1、栅电极GE2和盖绝缘膜CP2的层叠结构体称为层叠体LT2。
图24和图25为与图23相同的工序阶段的要部平面图，图24中，示出SOI区域1A，图25中，示出体区域1B。由图24和图25可知，层叠体LT1、LT2各自的栅宽度方向的两端部位于元件分离区域ST上。予以说明，在上述图19的工序和上述图21的工序中，栅极绝缘膜GF1、GF2没有形成在元件分离区域ST上。因此，位于元件分离区域ST上的部分的层叠体LT1不具有栅极绝缘膜GF2而具有栅电极GE1和盖绝缘膜CP1的层叠结构，位于元件分离区域ST上的部分的层叠体LT2不具有栅极绝缘膜GF1而具有栅电极GE2和盖绝缘膜CP2的层叠结构。
接着，在层叠体LT1的侧面上，形成侧壁间隔物SW1作为侧壁绝缘膜。侧壁间隔物SW1形成工序按如下方式进行。
首先，如图26所示，在基板1C的主面的整个面上，以覆盖层叠体LT1、LT2的方式，形成由绝缘膜IL1及其上的绝缘膜IL2构成的层叠膜LM。绝缘膜IL1由例如氧化硅膜形成，绝缘膜IL2由例如氮化硅膜形成。然后，在层叠膜LM上形成覆盖体区域1B的层叠膜LM而且露出SOI区域1A的层叠膜LM这样的光刻胶图案PR4。然后，通过各向异性蚀刻技术，回蚀层叠膜LM，由此，在层叠体LT1的两个侧面上形成侧壁间隔物SW1。在图27中，示出这一阶段。体区域1B的层叠膜LM由于被光刻胶图案PR4覆盖，因此未被蚀刻而残留。以下，将残留在体区域1B的层叠膜LM称为层叠膜LM1。然后，除去光刻胶图案PR4。侧壁间隔物SW1由自半导体层SM上至层叠体LT1的侧面上以基本一样的厚度连续延伸的绝缘膜IL1和隔着绝缘膜IL1与半导体层SM和层叠体LT1相隔开的绝缘膜IL2形成。
接着，如图28所示，通过外延生长，在SOI区域1A的半导体层SM上形成半导体层EP。半导体层EP由例如单晶硅构成。
由于通过外延生长形成半导体层EP，在半导体层SM的露出面(Si面)上，外延层(半导体层EP)选择性地生长，在绝缘膜上外延层不生长。因此，在SOI区域1A的半导体层SM的表面中，在未被层叠体LT1和侧壁间隔物SW1覆盖的区域(露出面)上，半导体层EP选择性地生长。因此，在SOI区域1A中，在由层叠体LT1和侧壁间隔物SW1构成的结构体的两侧形成半导体层EP。另外，在体区域1B中，半导体基板SB由于被层叠膜LM1覆盖，因此未形成外延层(半导体层EP)。
予以说明，以下，将SOI区域1A的半导体层SM和在该半导体层SM上形成的半导体层EP合起来称为半导体层SM1。
接着，如图29所示，在形成覆盖SOI区域1A而且露出体区域1B这样的光刻胶图案PR5后，通过各向异性蚀刻技术，蚀刻体区域1B的层叠膜LM1，由此，在层叠体LT2的两个侧面上形成侧壁间隔物SW2。SOI区域1A的层叠体LT1和侧壁间隔物SW1由于被光刻胶图案PR5覆盖，因此未被蚀刻而残留。然后，除去光刻胶图案PR5，在图30中示出这一阶段。侧壁间隔物SW2的构成也与侧壁间隔物SW1的构成基本相同，由绝缘膜IL1和绝缘膜IL2的层叠膜形成。
接着，如图31所示，通过蚀刻除去构成侧壁间隔物SW1、SW2的绝缘膜IL2。此时，由于在与绝缘膜IL2相比绝缘膜IL1难以蚀刻的条件下蚀刻除去绝缘膜IL2，因此，构成侧壁间隔物SW1、SW2的绝缘膜IL1几乎未被蚀刻而残留。另外，绝缘膜IL2由于由与盖绝缘膜CP1、CP2相同的材料形成，因此，通过此时的蚀刻，也能够除去盖绝缘膜CP1、CP2。只要预先除去盖绝缘膜CP1、CP2，可在栅电极GE1、GE2的上部形成后述的金属硅化物层SL。
接着，如图32所示，通过向SOI区域1A的半导体层SM1中的栅电极GE1的两侧区域离子注入磷(P)或砷(As)等n型杂质，形成n-型半导体区域(外延区域)EX1。另外，通过向体区域1B的半导体基板SB(p型阱PW)中的栅电极GE2的两侧区域离子注入磷(P)或砷(As)等n型杂质，形成n-型半导体区域(外延区域)EX2。在图32中，将此时的通过离子注入而注入有杂质的区域标记为点的影线而示出。
对用于形成n-型半导体区域EX1的离子注入来说，在栅电极GE1及其侧面上延展的部分的绝缘膜IL1可作为离子注入阻止掩膜起作用。另外，对用于形成n-型半导体区域EX2的离子注入来说，在栅电极GE2及其侧面上延展的部分的绝缘膜IL1可作为离子注入阻止掩膜起作用。n-型半导体区域EX1和n-型半导体区域EX2既可以通过相同的离子注入工序形成，或者也可以通过不同的离子注入工序形成。
接着，如图33所示，在栅电极GE1、GE2的侧面上形成侧壁间隔物SW3作为侧壁绝缘膜。侧壁间隔物SW3形成工序可按如下方式进行。
即，在基板1C的主面上以覆盖栅电极GE1、GE2和绝缘膜IL1的方式形成侧壁间隔物SW3形成用的绝缘膜(例如氮化硅膜)，然后通过各向异性蚀刻技术，回蚀该绝缘膜，由此，可以在栅电极GE1、GE2的侧面上形成侧壁间隔物SW3。在SOI区域1A中，在栅电极GE1的侧面上隔着绝缘膜IL1形成侧壁间隔物SW3，另外，在体区域1B中，在栅电极GE2的侧面上隔着绝缘膜IL1形成侧壁间隔物SW3。
接着，如图34所示，通过向SOI区域1A的半导体层SM1中的栅电极GE1和侧壁间隔物SW3的两侧的区域，离子注入磷(P)或砷(As)等n型杂质，形成n+型半导体区域(源极·漏极区域)SD1。另外，通过向体区域1B的半导体基板SB(p型阱PW)中的栅电极GE2和侧壁间隔物SW3的两侧的区域，离子注入磷(P)或砷(As)等n型杂质，形成n+型半导体区域(源极·漏极区域)SD2。在图34中，将此时的通过离子注入而注入有杂质的区域标记为点的影线而示出。
对用于形成n+型半导体区域SD1的离子注入来说，栅电极GE1及其两侧的侧壁间隔物SW3可作为离子注入阻止掩膜起作用。另外，对用于形成n+型半导体区域SD2的离子注入来说，栅电极GE2和该两侧的侧壁间隔物SW3可作为离子注入阻止掩膜起作用。n+型半导体区域SD1与n-型半导体区域EX1相比，杂质浓度高，另外，n+型半导体区域SD2与n-型半导体区域EX2相比，杂质浓度高。n+型半导体区域SD1和n+型半导体区域SD2既可以通过相同的离子注入工序形成，或者也可以通过不同的离子注入工序形成。
在SOI区域1A的半导体层SM1中，由n-型半导体区域EX1和n+型半导体区域SD1形成LDD结构的源极·漏极区域，在体区域1B的半导体基板SB(p型阱PW)中，由n-型半导体区域EX2和n+型半导体区域SD2形成LDD结构的源极·漏极区域。
接着，进行用于将引入到n+型半导体区域SD1、SD2和n-型半导体区域EX1、EX2等中的杂质活化的热处理即活化退火。在离子注入区域被非晶质化的情况下，在该活化退火时，可使其结晶化。
接着，如图35所示，通过自对准多晶硅化物(Salicide：SelfAligned Silicide)技术，在n+型半导体区域SD1、SD2和栅电极GE1、GE2的各上部(表层部)形成低电阻的金属硅化物层SL。
金属硅化物层SL具体地可按如下方式形成。即，以在基板1C的主面上覆盖栅电极GE1、GE2和侧壁间隔物SW3的方式形成金属硅化物层SL形成用的金属膜。该金属膜例如由钴膜、镍膜、或镍铂合金膜等形成。然后，通过对基板1C实施热处理，使n+型半导体区域SD1、SD2和栅电极GE1、GE2的各上部与上述金属膜反应。由此，在n+型半导体区域SD1、SD2和栅电极GE1、GE2的各上部分别形成金属硅化物层SL。然后，除去未反应的金属膜，在图35中，示出这一阶段。通过形成金属硅化物层SL，可以将栅电极GE1、GE2或n+型半导体区域SD1、SD2的扩散电阻或接触电阻等低电阻化。
这样操作，进行步骤S15，能够在SOI区域1A和体区域1B上分别形成MISFET(晶体管)等半导体元件。
接着，如图36所示，在基板1C的主面上，以覆盖栅电极GE1、GE2和侧壁间隔物SW3的方式，形成绝缘膜SZ1作为层间绝缘膜。作为绝缘膜SZ1，可以使用氧化硅膜的单一成分膜、或者氮化硅膜及其上的厚的氧化硅膜的层叠膜等。形成绝缘膜SZ1后，也可以根据需要通过CMP法抛光绝缘膜SZ1的上表面。
接着，通过使用绝缘膜SZ1上形成的光刻胶图案(未图示)作为蚀刻掩膜来干法蚀刻绝缘膜SZ1，在绝缘膜SZ1上形成接触孔(贯通孔)。
接着，在接触孔内形成由钨(W)等构成的导电性插头PG。例如，在包括接触孔内的绝缘膜SZ1上依次形成阻挡导体膜和钨膜，然后，通过CMP法或回蚀法等除去接触孔外部的不需要的主导体膜和阻挡导体膜，可以形成插头PG。
接着，如图37所示，在埋入有插头PG的绝缘膜SZ1上形成绝缘膜SZ2，然后，在绝缘膜SZ2的规定区域形成布线沟槽后，在布线沟槽内使用单镶嵌技术埋入布线M1。布线M1例如为以铜为主成分的铜布线(埋入铜布线)。布线M1经由插头PG与n+型半导体区域SD1、n+型半导体区域SD2、栅电极GE1或者栅电极GE2等电连接。
然后，通过双镶嵌法等形成第2层以后的布线，在此，省略图示及其说明。另外，布线M1和布线M1上层的布线不限定于镶嵌布线，也可以将布线用导电体膜进行图案化来形成，例如也可以为钨布线或铝布线等。
如上所述，制造本实施方式的半导体装置。
另外，在本实施方式中，作为MISFE，说明了形成n沟道型的MISFET的情况，但也可以将导电型反转，形成p沟道型的MISFET。另外，也可以在SOI区域1A上形成n沟道型的MISFET和p沟道型的MISFET的任一方或两方，另外，也可以在体区域1B上形成n沟道型的MISFET和p沟道型的MISFET的任一方或两方。
<关于研究例>
参照图38～图45说明本发明人研究的研究例。图38是显示研究例的半导体装置的制造工序的工艺流程图，相当于上述图2。图39～图45为研究例的半导体装置的制造工序中的要部截面图。
进行相当于上述步骤S1～S8的工序，得到与上述图9相当的图39的结构。在图39中，SOI区域1A与体区域1B具有彼此相同的结构，分别具有在半导体基板SB上从下向上依次层叠绝缘层BX、半导体层SM和绝缘膜ZM1的结构。
但是，研究例(图39)的情况与本实施方式(图9)的情况相比，区别在于绝缘膜ZM1的厚度。即，研究例中的上述步骤S2中形成的绝缘膜ZM1的厚度有必要比本实施方式中上述步骤S2中形成的绝缘膜ZM1的厚度厚。这是因为，在研究例的情况下，没有与上述步骤S11相当的工序，因此，有必要将绝缘膜ZM1的形成膜厚设定为与终止后述的步骤S110的阶段的体区域1B的绝缘层BX的厚度基本相同的值。
在研究例的情况下，得到图39的结构后，如图40所示，形成覆盖SOI区域1A而且露出体区域1B这样的光刻胶图案PR101。SOI区域1A的绝缘膜ZM1被光刻胶图案PR101覆盖，但体区域1B的绝缘膜ZM1不被光刻胶图案PR101覆盖而露出。光刻胶图案PR101的端部(侧面)位于设置在SOI区域1A和体区域1B之间的元件分离区域ST上。
接着，如图41所示，使用光刻胶图案PR101作为蚀刻掩膜，通过湿法蚀刻除去体区域1B的绝缘膜ZM1(图38的步骤S109)。此时，在与绝缘膜ZM1相比半导体层SM难以蚀刻的条件下，通过湿法蚀刻除去绝缘膜ZM1。由此，蚀刻除去体区域1B的绝缘膜ZM1，同时，可以起到阻止蚀刻半导体层SM的功能。在绝缘膜ZM1包含氧化硅的情况下，在步骤S109中，使用氢氟酸作为蚀刻液。
在体区域1B中，蚀刻除去绝缘膜ZM1时，半导体层SM的上表面露出。另一方面，在SOI区域1A中，绝缘膜ZM1由于被光刻胶图案PR1覆盖，因此未被蚀刻而残留。另外，在元件分离区域ST中，被光刻胶图案PR1覆盖的区域不被蚀刻即可，但在元件分离区域ST中，不被光刻胶图案PR1覆盖而露出的区域被蚀刻成与体区域1B中的绝缘膜ZM1的蚀刻厚度(蚀刻量)同等的程度。然后，如图42所示，通过灰化等而除去光刻胶图案PR101。
在该阶段，如图42所示，在SOI区域1A中，成为绝缘膜ZM1残留而绝缘膜ZM1的上表面露出的状态，另一方面，在体区域1B中，成为除去绝缘膜ZM1而半导体层SM的上表面露出的状态。
接着，如图43所示，通过湿法蚀刻而除去体区域1B的半导体层SM(图38的步骤S110)。此时，优选在与半导体层SM相比绝缘层BX、绝缘膜ZM1和元件分离区域ST难以蚀刻的条件下，蚀刻除去体区域1B的半导体层SM。由此，蚀刻除去体区域1B的半导体层SM，同时，可以起到阻止蚀刻体区域1B的绝缘层BX的作用。此时的湿法蚀刻中，可以使用APM液(Ammonium Hydrogen-preoxide Mixture：过氧化氢铵混合液)作为蚀刻液。APM液对应氨水和过氧化氢水的混合液。在体区域1B中，通过湿法蚀刻除去半导体层SM时，绝缘层BX的上表面露出。另一方面，在SOI区域1A中，半导体层SM由于被绝缘膜ZM1覆盖，因而未被蚀刻而残留。
另外，步骤S110的湿法蚀刻在体区域1B的半导体层SM的上表面、SOI区域1A的绝缘膜ZM1的上表面、和元件分离区域ST的上表面露出的状态下进行。因此，湿法蚀刻体区域1B的半导体层SM时，SOI区域1A的绝缘膜ZM1的表层部分和元件分离区域ST的表层部分被湿法蚀刻至一定程度。但是，在停止了湿法蚀刻的阶段，SOI区域1A的绝缘膜ZM1残留成层状，SOI区域1A的半导体层SM不露出。
在该阶段，如图43所示，在SOI区域1A中，成为绝缘膜ZM1以层状残留而绝缘膜ZM1的上表面露出的状态，另一方面，在体区域1B中，成为除去绝缘膜ZM1和半导体层SM而绝缘层BX的上表面露出的状态。
接着，进行与上述步骤S12同样的工序(图38的步骤S112)和与上述步骤S13同样的工序(图38的步骤S113)，如图44所示，形成半导体区域GP和p型阱PW。
接着，如图45所示，湿法蚀刻而除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX(图38的步骤S114)。此时，优选在与绝缘膜ZM1和绝缘层BX相比半导体层SM和半导体基板SB难以蚀刻的条件下，蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX。由此，可以蚀刻除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX，同时起到阻止蚀刻SOI区域1A的半导体层SM和体区域1B的半导体基板SB的作用。在绝缘膜ZM1和绝缘层BX包含氧化硅的情况下，可以使用氢氟酸作为步骤S114的蚀刻液。
步骤S114时的湿法蚀刻是在元件分离区域ST的上表面、SOI区域1A的绝缘膜ZM1的上表面、和体区域1B的绝缘层BX的上表面露出的状态下进行的，元件分离区域ST的表层部、SOI区域1A的绝缘膜ZM1、和体区域1B的绝缘层BX被湿法蚀刻而除去。元件分离区域ST也被湿法蚀刻至与SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX的蚀刻量(蚀刻厚度)同等的程度。
在研究例的制造工序的情况下，不进行与上述步骤S11相当的蚀刻工序。因此，临进行步骤S114的蚀刻工序前的阶段的体区域1B的绝缘层BX的厚度与SOI区域1A的绝缘膜ZM1的厚度变得相当厚。因此，步骤S114的蚀刻量(蚀刻厚度)有必要设定为能够确实地除去厚的绝缘层BX和绝缘膜ZM1这样的蚀刻量。
这样操作，在体区域1B中，除去半导体层SM和绝缘层BX，半导体基板SB的上表面露出(不成为SOI结构)，在SOI区域1A中，半导体层SM和绝缘层BX残留，维持SOI结构(参照图45)。
然后，研究例的情况也进行与上述步骤S15同样的工序(图38的步骤S115)，在SOI区域1A和体区域1B上分别形成MISFET，在此，省略其图示和说明。
研究例的制造工序(图38～图45)的情况与本实施方式不同，与上述步骤S9、S10相当的步骤S109、S110的蚀刻工序通过湿法蚀刻进行。即，在研究例的情况下，在与上述步骤S9相当的步骤S109(图41)的工序中，通过湿法蚀刻而除去体区域1B的绝缘膜ZM1。另外，在研究例的情况下，在与上述步骤S10相当的步骤S101(图43)的工序中，通过湿法蚀刻除去体区域1B的半导体层SM。另外，在研究例的情况下，不进行与上述步骤S11相当的蚀刻工序(用于使体区域1B的绝缘层BX变薄的蚀刻工序)。
在研究例的情况下，通过进行与上述步骤S12、13相当的步骤S112、S113，得到图44的结构，然后，进行与步骤S14相当的步骤S114(图45)的蚀刻工序，除去SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX，由此，使SOI区域1A的半导体层SM的上表面和体区域1B的半导体基板SB的上表面露出。但是，进行该步骤S114的蚀刻工序时，如图45所示，有可能在元件分离区域ST上产生凹陷(凹部、洼部)DT。凹陷DT容易发生在元件分离区域ST的端部(与半导体层SM邻接的端部)。元件分离区域ST的凹陷DT因元件分离区域ST被湿法蚀刻工序中使用的药液(蚀刻液)过度蚀刻而发生。
如图45所示，在与SOI区域1A的半导体层SM邻接的位置，产生元件分离区域ST的凹陷DT时，有可能产生各种不良现象，以下说明该不良现象的一例。
如图45所示，假定：在与SOI区域1A的半导体层SM邻接的位置，产生元件分离区域ST的凹陷DT，该凹陷DT到达SOI区域1A的绝缘层BX，从该凹陷DT露出的绝缘层BX被侧面蚀刻的情况。在这样的情况下，形成上述硅膜PS后，对该硅膜PS进行图案化而形成上述栅电极GE1、GE2时，导致在凹陷DT内产生硅膜PS的残留部(以下，称为“硅膜PS的残留部”)。在凹陷DT内产生硅膜PS的残留部时，该硅膜PS的残留部经由薄的绝缘膜而与半导体层SM邻接，因此，成为经由薄的绝缘膜而与n+型半导体区域SD1(源极·漏极区域)邻接的状态。凹陷DT内的存在于硅膜PS的残留部与半导体层SM(n+型半导体区域SD1)之间的薄的绝缘膜为通过与上述栅极绝缘膜GF2相同的工序形成的相同层的绝缘膜。另外，由于栅电极GE1的栅宽度方向的端部位于元件分离区域ST上，凹陷DT内的硅膜PS的残留部成为与栅电极GE1一体化连接的状态，因此，凹陷DT内的硅膜PS的残留部与栅电极GE1电连接。因此，凹陷DT内产生硅膜PS的残留部涉及与栅电极GE1电连接的凹陷DT内的硅膜PS的残留部经由薄的绝缘膜与源极·漏极区域(n+型半导体区域SD1)邻接，因此，有可能在栅电极GE1和源极·漏极区域(n+型半导体区域SD1)之间产生漏电流。这导致半导体装置的可靠性下降。
这样，由于在元件分离区域ST上产生凹陷DT以及该凹陷DT的深度深导致半导体装置的可靠性下降，因此，为了提高半导体装置的可靠性，期望抑制在元件分离区域ST上产生凹陷DT、或者即使产生凹陷DT其深度也较浅。另外，由于在形成栅极绝缘膜GF1、GF2的工序之前产生的凹陷DT容易导致半导体装置的可靠性下降，因此，期望在形成栅极绝缘膜GF1，GF2的工序之前抑制在元件分离区域ST上产生凹陷DT。
元件分离区域ST的凹陷DT因元件分离区域ST被湿法蚀刻中使用的药液(蚀刻液)过度蚀刻而产生。作为可成为凹陷DT的原因的湿法蚀刻工序，有步骤S110的湿法蚀刻工序和步骤S114的湿法蚀刻工序。
说明通过步骤S110的湿法蚀刻工序蚀刻元件分离区域ST的理由。
在湿法蚀刻工序中，根据所使用的蚀刻液的种类，有时在形成光刻胶图案的状态下难以进行湿法蚀刻。在步骤S110中湿法蚀刻半导体层SM，但适于湿法蚀刻半导体层SM的蚀刻液、例如APM液难以在形成光刻胶图案的状态下使用。因此，用于除去体区域1B的半导体层SM而进行的步骤S110的湿法蚀刻工序由于在不形成光刻胶图案的状态下进行，必然在元件分离区域ST的表面露出的状态下进行。在步骤S110中，使用容易蚀刻半导体层SM的蚀刻液、例如APM液，但不形成光刻胶图案，导致SOI区域1A的绝缘膜ZM1和元件分离区域ST也在一定程度上被蚀刻。因此，在步骤S110中，元件分离区域ST被湿法蚀刻，这是在元件分离区域ST中容易形成凹陷DT的原因之一。
接着，说明步骤S114的湿法蚀刻工序。在步骤S114的湿法蚀刻工序中，因为第1要因和第2要因，元件分离区域ST被过度蚀刻，容易产生凹陷DT。第1要因是在步骤S114的湿法蚀刻工序之前，进行离子注入工序，该离子注入时，元件分离区域ST也被注入杂质离子。第2要因是步骤S114的湿法蚀刻工序的蚀刻量大。
在步骤S114的湿法蚀刻工序之前，向元件分离区域ST注入杂质离子时，该元件分离区域ST成为容易蚀刻的状态，进行步骤S114的湿法蚀刻工序时，蚀刻速度容易增大。
因此，也认为：在步骤S114的湿法蚀刻工序之前，不使杂质离子被离子注入到元件分离区域ST中，由此防止在步骤S114的湿法蚀刻工序中元件分离区域ST被过度蚀刻，抑制凹陷DT的发生。但是，有时在SOI区域1A的半导体基板SB上形成半导体区域GP，由此，期望能够控制在SOI区域1A上形成的MISFET的阀值电压。在这样的情况下，期望在进行步骤S114的湿法蚀刻工序之前，进行离子注入而形成半导体区域GP。这是因为，在步骤S114的湿法蚀刻工序后、栅极绝缘膜的形成前，要想通过离子注入形成半导体区域GP的话，则在体区域1B露出的半导体基板SB的表面(硅面)上直接形成与上述光刻胶图案PR2相当的光刻胶图案，但这是不期望的。如果说要想在形成栅极绝缘膜后或形成硅膜PS后，通过离子注入形成半导体区域GP的话，有可能栅极绝缘膜和硅膜PS受到该离子注入的影响，导致影响MISFET的特性，因此这也是不期望的。另外，要想在形成栅电极后，通过离子注入形成半导体区域GP的话，有可能栅电极成为阻碍而不能良好地形成半导体区域GP。因此，期望在进行步骤S114的湿法蚀刻工序之前，进行离子注入而形成半导体区域GP。
在进行离子注入而形成半导体区域GP时，为了防止向体区域1B的半导体基板SB的离子注入，在形成光刻胶图案(PR2)的状态下进行离子注入，但是所注入的杂质离子不仅被注入到SOI区域1A的半导体基板SB中，而且被注入到未被光刻胶图案(PR2)覆盖的部分的元件分离区域ST中。即，在俯视下，杂质离子也被注入到与SOI区域1A的半导体层SM邻接的区域的元件分离区域ST中。因此，在进行离子注入而形成半导体区域GP后，在临进行步骤S114的湿法蚀刻工序之前的阶段，在以俯视方式看的与SOI区域1A的半导体层SM邻接的位置(区域)，成为杂质离子被大量注入到元件分离区域ST中的状态。元件分离区域ST通过离子注入而注入杂质离子时，变得容易被蚀刻，蚀刻速度容易变大。即，在元件分离区域ST中，通过离子注入被注入的杂质离子所通过的区域和存在的区域成为容易被蚀刻(蚀刻速度容易变大)的状态。因此，在以俯视方式看的与SOI区域1A的半导体层SM邻接的位置(区域)，如果向元件分离区域ST大量注入杂质离子，则在进行步骤S114的湿法蚀刻工序时，有可能在与SOI区域1A的半导体层SM邻接的位置产生凹陷DT。
因此，认为预先使上述步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度和上述步骤S2中形成绝缘膜ZM1的阶段的绝缘膜ZM1的厚度变薄。这样，在步骤S114的湿法蚀刻工序中，应蚀刻的SOI区域1A的绝缘膜ZM1和体区域1B的绝缘层BX的各自的厚度变小，因此，能够减少步骤S114中的蚀刻量，由此，能够减少步骤S114中的元件分离区域ST的蚀刻量。由此，能够防止在步骤S114的湿法蚀刻工序中元件分离区域ST被过度蚀刻，抑制凹陷DT的产生，另外，即使在形成凹陷DT的情况下，也能够使其深度变浅。
但是，使在上述步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度变薄是不容易的。这是因为，如果上述步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度变薄，必然在制造的半导体装置中，导致SOI区域1A的绝缘层BX的厚度变薄，而SOI区域1A的绝缘层BX的厚度应该根据半导体装置的要求特性等而设定为最佳的厚度。予以说明，对于所制造的半导体装置中的SOI区域1A的绝缘层BX的厚度，上述步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度被维持。当SOI区域1A的绝缘层BX的厚度变薄时，有可能对半导体装置的特性产生不良影响。另外，在研究例的情况下，即使在上述步骤S2中形成绝缘膜ZM1的阶段的绝缘膜ZM1的厚度变薄，也并非因此而能减小步骤S114的湿法蚀刻工序中的蚀刻量。这是因为，在研究例的情况下，即使在上述步骤S2中形成绝缘膜ZM1的阶段的绝缘膜ZM1的厚度变薄，如果绝缘层BX的厚度厚，则有必要将步骤S114的湿法蚀刻工序中的蚀刻量设定为足以除去体区域1B的绝缘层BX的蚀刻量。
另外，在向半导体区域GP施加电压来控制SOI区域1A的MISFET的阀值电压的情况下，当SOI区域1A的绝缘层BX的厚度过薄时，其绝缘层BX的可靠性，例如TDDB(TimeDependence on DielectricBreakdown：时间依赖性介质击穿特性)寿命有可能降低，因此，期望确保SOI区域1A的绝缘层BX的厚度为一定程度。
这样，考虑到半导体装置的要求特性等，有必要设定SOI区域1A的绝缘层BX的厚度，因此，使上述步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度变薄是不容易的。因此，在研究例的制造工序的情况下，在临进行步骤S114的湿法蚀刻工序前的阶段的SOI区域1A的绝缘膜ZM1的厚度和体区域1B的绝缘层BX的厚度变得相当厚，因此，导致步骤S114的湿法蚀刻工序中的蚀刻量变得相当大。而且，在研究例的制造工序的情况下，在进行步骤S114的湿法蚀刻工序之前，通过进行用于在SOI区域1A的半导体基板SB上形成半导体区域GP的离子注入，该离子注入时杂质离子也被大量注入到元件分离区域ST中。
因此，在图38～图45的研究例的制造工序的情况下，对于大量注入有杂质离子的元件分离区域ST，在进行步骤S114的湿法蚀刻工序时，蚀刻速度容易变大，而且，由于步骤S114的湿法蚀刻工序中的蚀刻量非常大，因此，有可能在与SOI区域1A的半导体层SM邻接的位置产生凹陷DT。
这样，在图38～图45的研究例的制造工序的情况下，通过步骤S110的湿法蚀刻工序和步骤S114的湿法蚀刻工序，元件分离区域ST被湿法蚀刻，因此，有可能在与SOI区域1A的半导体层SM邻接的位置产生凹陷DT。由于凹陷DT的产生会导致所制造的半导体装置的可靠性下降，因此，为了提高半导体装置的可靠性，期望抑制在元件分离区域ST产生凹陷DT，或者即使产生凹陷DT，也期望其深度变浅。
<关于本实施方式的主要特征>
本实施方式的主要特征之一是，步骤S9、S10、S11的各蚀刻工序通过干法蚀刻来进行。本实施方式的主要特征中的另一个是进行步骤S11的蚀刻工序。
本实施方式中，形成覆盖SOI区域1A(第1区域)的绝缘膜ZM1而且露出体区域1B(第2区域)的绝缘膜ZM1的光刻胶图案PR1(第1掩膜层)，然后，在步骤S9中，使用光刻胶图案PR1作为蚀刻掩膜，通过干法蚀刻除去体区域1B的绝缘膜ZM1，使体区域1B的半导体层SM露出。然后，在步骤S10中，使用光刻胶图案PR1作为蚀刻掩膜，通过干法蚀刻除去体区域1B的半导体层SM，使体区域1B的绝缘层BX露出。然后，在步骤S11中，使用光刻胶图案PR1作为蚀刻掩膜，干法蚀刻体区域1B的绝缘层BX，使体区域1B的绝缘层BX的厚度变薄。本实施方式中，步骤S9、S10、S11的各蚀刻工序通过干法蚀刻来进行，由此，可以抑制或防止上述凹陷DT的发生。以下，具体说明。
本实施方式中，由于步骤S9、S10、S11的各蚀刻工序通过干法蚀刻进行，因此，能够在形成光刻胶图案PR1的状态下进行步骤S9、S10、S11的各蚀刻工序。即，能够在用光刻胶图案PR1覆盖SOI区域1A的绝缘膜ZM1的状态下进行步骤S9、S10、S11的各蚀刻工序。只要用光刻胶图案PR1覆盖SOI区域1A的绝缘膜ZM1，必然地，在俯视下与SOI区域1A的半导体层SM邻接的区域的元件分离区域ST也被光刻胶图案PR1覆盖。因此，在俯视下在与SOI区域1A的半导体层SM邻接的区域的元件分离区域ST也被光刻胶图案PR1覆盖的状态下，进行步骤S9、S10、S11的各蚀刻工序。因此，在本实施方式中，在步骤S9、S10、S11的各蚀刻工序中，在俯视下与SOI区域1A的半导体层SM邻接的区域的元件分离区域ST不被蚀刻也可。
在上述研究例(图38～图45)的情况下，步骤S110的湿法蚀刻工序在不形成光刻胶图案的状态下进行是产生凹陷DT的原因之一。对此，在本实施方式中，在步骤S9、S10、S11的各蚀刻工序中，由于在形成光刻胶图案PR1的状态下进行干法蚀刻，在俯视下与SOI区域1A的半导体层SM邻接的区域的元件分离区域ST不被蚀刻也可，步骤S9、S10、S11的各蚀刻工序不成为凹陷DT发生的原因即可。因此，可抑制或防止上述凹陷DT的发生。
另外，在本实施方式中，进行步骤S11的蚀刻工序。由此，可抑制或防止上述凹陷DT的发生。以下，具体说明。
在本实施方式中，在步骤S10的蚀刻工序中，除去体区域1B的半导体层SM而露出体区域1B的绝缘层BX后，进行步骤S11的蚀刻工序，由此，使体区域1B的绝缘层BX的厚度变薄。由此，能够使临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄，因此，能够减少步骤S14的蚀刻工序中的蚀刻量，由此，能够抑制或防止在步骤S14的蚀刻工序中元件分离区域ST被过度蚀刻。因此，也能够抑制或防止在步骤S14的蚀刻工序中在元件分离区域ST产生凹陷(DT)，另外，在步骤S14的蚀刻工序中，即使在元件分离区域ST中形成凹陷(DT)的情况下，也能够将其深度变浅。因此，能够抑制或防止由元件分离区域ST的凹陷(DT)引起的不良现象，可以提高半导体装置的可靠性。
即，假设与本实施方式不同，在步骤S10的蚀刻工序后不进行步骤S11的蚀刻工序的情况。此时，由于临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变厚，因此导致步骤S14中的蚀刻量变大。而且，在步骤S14前的步骤S12的离子注入工序中，元件分离区域ST也被注入大量杂质离子，因此，步骤S14中的元件分离区域ST的蚀刻速度容易变大。此时，由于被注入大量杂质离子的元件分离区域ST在步骤S14的蚀刻工序中蚀刻速度容易变大、以及在步骤S14的蚀刻工序中的蚀刻量大，因此有可能在元件分离区域ST中产生凹陷(DT)，导致半导体装置的可靠性下降。
对此，本实施方式中，由于在步骤S10的蚀刻工序后进行步骤S11的蚀刻工序，因此能够使临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄，由此，能够减少步骤S14中的蚀刻量。因此，在步骤S12的离子注入工序中元件分离区域ST也被注入大量的杂质离子，因此，即使元件分离区域ST的蚀刻速度容易变大，也能够减少步骤S14中的蚀刻量，由此，能够抑制或防止在元件分离区域ST上产生凹陷，即使在形成凹陷的情况下，也能够将其深度变浅。由此，能够抑制或防止由元件分离区域ST的凹陷引起的不良现象，因此能够提高半导体装置的可靠性。
如上所述，在图38～图45的研究例的情况下，作为在与步骤S14相当的步骤S114的蚀刻工序中元件分离区域ST被过度蚀刻而产生凹陷DT的主要原因有2个。第1个主要原因是在步骤S114的蚀刻工序之前，进行离子注入工序(与步骤S112相当)，该离子注入时，元件分离区域ST也被注入杂质离子。第2个主要原因是步骤S114的蚀刻工序的蚀刻量大。通过组合该第1个主要原因和第2个主要原因，在与步骤S14相当的步骤S114的蚀刻工序中，在元件分离区域ST上容易产生凹陷DT。在本实施方式中，在步骤S10的蚀刻工序后且步骤S12的离子注入之前，通过进行步骤S11的蚀刻工序使体区域1B的绝缘层BX的厚度变薄，改善上述第2个主要原因，由此，在步骤S14中，抑制或防止在元件分离区域ST产生凹陷(DT)。
另外，在本实施方式中，通过进行步骤S11，即使在步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度不变薄，也能够将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄，能够减少步骤S14中的蚀刻量。因此，在本实施方式中，考虑到半导体装置的要求特性等，可将SOI区域1A的绝缘层BX的厚度设定为最佳厚度，同时，通过进行步骤S11的蚀刻工序，能够使临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄。因此，考虑到半导体装置的要求特性等，可以兼顾将SOI区域1A的绝缘层BX的厚度设定为最佳厚度和减少步骤S14中的蚀刻量。因此，能够兼顾：由能够将SOI区域1A的绝缘层BX的厚度设定为最佳厚度而产生的半导体装置的性能提高，以及由通过减少步骤S14中的蚀刻量来抑制或防止元件分离区域ST的凹陷而获得的半导体装置的可靠性提高。
进一步说明本实施方式的其他特征。
由于步骤S9的蚀刻工序与步骤S10的蚀刻工序的蚀刻对象不同，因此使用的蚀刻气体不同，另外，由于步骤S10的蚀刻工序与步骤S11的蚀刻工序的蚀刻对象不同，因此使用的蚀刻气体不同。
步骤S9的主要目的是除去体区域1B的绝缘膜ZM1。因此，在步骤S9中，在与半导体层SM相比绝缘膜ZM1容易被蚀刻的条件下，换言之，在与绝缘膜ZM1相比半导体层SM难以被蚀刻的条件下，通过干法蚀刻除去体区域1B的绝缘膜ZM1，使体区域1B的半导体层SM露出。即，在步骤S9中，选择绝缘膜ZM1的蚀刻速度变大、与此相比半导体层SM的蚀刻速度变小这样的蚀刻条件(包括蚀刻气体的种类)。由此，通过步骤S9的蚀刻工序，可确实地除去体区域1B的绝缘膜ZM1。
另外，步骤S10的主要目的是除去体区域1B的半导体层SM。因此，在步骤S10中，在与绝缘层BX相比半导体层SM容易被蚀刻的条件下，换言之，在与半导体层SM相比绝缘层BX难以被蚀刻的条件下，通过干法蚀刻除去体区域1B的半导体层SM，使体区域1B的绝缘层BX露出。即，在步骤S10中，选择半导体层SM的蚀刻速度变大、与此相比绝缘层BX的蚀刻速度变小这样的蚀刻条件(包括蚀刻气体的种类)。由此，通过步骤S10的蚀刻工序，可确实地除去体区域1B的半导体层SM。
另外，步骤S11的主要目的是使体区域1B的绝缘层BX的厚度变薄。因此，使用步骤S11中的蚀刻条件(包括蚀刻气体的种类)时的绝缘层BX的蚀刻速度(包括蚀刻气体的种类)变得大于使用步骤S10中的蚀刻条件(包括蚀刻气体的种类)时的绝缘层BX的蚀刻速度。即，为了使步骤S11的蚀刻工序中的体区域1B的绝缘层BX的蚀刻速度大于步骤S10的蚀刻工序中的体区域1B的绝缘层BX的蚀刻速度，选择步骤S11的蚀刻条件(包括蚀刻气体的种类)。
还认为与本实施方式不同，在步骤S10中通过干法蚀刻除去体区域1B的半导体层SM而露出体区域1B的绝缘层BX后，不改变蚀刻气体而原样继续干法蚀刻，将体区域1B的绝缘层BX的厚度变薄。这是因为，在步骤S10的蚀刻工序中，对应通过在除去体区域1B的半导体层SM而露出体区域1B的绝缘层BX后进行长时间的过蚀刻，将体区域1B的绝缘层BX的厚度变薄，即，对应不进行步骤S11而在步骤S10中长时间进行过蚀刻的情况。但是，在该情况下，难以正确地控制临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度。
即，步骤S10中使用的蚀刻条件(包括蚀刻气体的种类)是与用于蚀刻半导体层SM相应的蚀刻条件，通过使用该蚀刻条件，能够选择性地蚀刻半导体层SM，能够确实地除去步骤S10中体区域1B的半导体层SM。但是，该步骤S10中使用的蚀刻条件是与用于蚀刻半导体层SM相应的蚀刻条件，因此，使用该蚀刻条件时的半导体层SM的蚀刻速度能够正确地控制至一定程度，但使用该蚀刻条件时的绝缘层BX的蚀刻速度不怎么能够被准确地控制。因此，在不进行步骤S11而在步骤S10中长时间进行过蚀刻的情况下，即使通过该过蚀刻使体区域1B的绝缘层BX的厚度变薄，体区域1B的绝缘层BX的残留膜厚也不怎么能够被准确地控制，因此，难以正确地控制临进行步骤S14前的体区域1B的绝缘层BX的厚度。
如上所述，为了防止在步骤S14的蚀刻工序中在元件分离区域ST发生凹陷(DT)，减少步骤S14中的蚀刻量是有效的。为了减少步骤S14中的蚀刻量，将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄是有效的。但是，即使将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄，如果不能将该厚度正确地控制至一定程度，难以减少步骤S14中的蚀刻量。这是因为，在临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度不均匀的情况下，为了在步骤S14后不产生体区域1B的绝缘层BX的去除残留，必须稍多地设定步骤S14的蚀刻量。为了减少步骤S14中的蚀刻量，不仅将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄是重要的，而且能够将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度正确地控制至一定程度也是重要的。
对此，在本实施方式中，在步骤S10中，通过干法蚀刻除去体区域1B的半导体层SM而使体区域1B的绝缘层BX露出，然后，在步骤S11中，使用与步骤S10中使用的蚀刻气体不同的蚀刻气体，使体区域1B的绝缘层BX的厚度变薄。因此，在本实施方式的情况下，能够将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度正确地控制至一定程度。
即，步骤S11中使用的蚀刻气体是与用于蚀刻绝缘层BX相应的蚀刻气体。因此，使用步骤S11中的蚀刻条件(包括蚀刻气体的种类)时的绝缘层BX的蚀刻速度变得大于使用步骤S10中的蚀刻条件(包括蚀刻气体的种类)时的绝缘层BX的蚀刻速度。在步骤S11中，通过使用这样的蚀刻条件，能够将绝缘层BX的蚀刻速度正确地控制至一定程度。因此，在本实施方式的情况下，通过步骤S11的蚀刻工序，能够将体区域1B的绝缘层BX的厚度变薄，而且能够将体区域1B的绝缘层BX的残留膜厚正确地控制至一定程度。因此，在本实施方式的情况下，由于不仅将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度变薄、而且能够将临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度正确地控制至一定程度，因此，能够进一步减少步骤S14中的蚀刻量。因此，能够更可靠地抑制或防止在步骤S14的蚀刻工序中在元件分离区域ST上产生凹陷(DT)。
在本实施方式中，能够将步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度根据半导体装置的要求特性等设定为最佳的厚度，同时，将步骤S11的蚀刻工序中体区域1B的绝缘层BX的厚度变薄。在步骤S10中，通过选择与蚀刻半导体层SM相应的蚀刻条件，可靠地除去体区域1B的半导体层SM，在步骤S11中，通过选择与蚀刻绝缘层BX相应的蚀刻条件，能够将体区域1B的绝缘层BX的厚度变薄，同时，能够将其厚度可靠地控制为规定厚度。因此，在步骤S14的蚀刻工序中，可确实地减少蚀刻量，因此，能够可靠地抑制或防止在元件分离区域ST产生凹陷，并且，即使在形成凹陷的情况下，也能够将其深度变浅。因此，能够可靠地抑制或防止由元件分离区域ST的凹陷引起的不良现象，可确实地提高半导体装置的可靠性。
另外，步骤S9、S11的各蚀刻工序优选进行各向异性的干法蚀刻，步骤S10的蚀刻工序优选进行各向同性的干法蚀刻。以下，说明理由。
即，在步骤S10中，由于蚀刻对象为半导体层SM，因此，在进行各向异性的干法蚀刻的情况下，在体区域1B中，有可能在元件分离区域ST的侧壁上残留半导体层SM的蚀刻残留，但期望尽可能地防止这样的半导体层SM的蚀刻残留。因此，步骤S10的蚀刻工序优选进行各向同性的干法蚀刻，由此，在体区域1B中，能够可靠地防止在元件分离区域ST的侧壁上残留半导体层SM的蚀刻残留。予以说明，在步骤S9、S11的各蚀刻工序中采用各向异性的干法蚀刻的情况下，在体区域1B中，有可能在元件分离区域ST的侧壁上残留绝缘膜ZM1的蚀刻残留和绝缘层BX的蚀刻残留，由于这些蚀刻残留由绝缘体构成，不导致不良现象即可。
另外，在步骤S9、S11的各蚀刻工序中使用各向同性的干法蚀刻的情况下，在光刻胶图案PR1的侧面的下方，元件分离区域ST被侧面蚀刻。因此，在步骤S9、S11的各蚀刻工序中，优选使用各向异性的干法蚀刻，由此，在光刻胶图案PR1的侧面的下方，能够防止元件分离区域ST被侧面蚀刻。由此，即使在元件分离区域ST的平面尺寸变小的情况下，也容易采用本实施方式的制造工序。因此，有利于半导体装置的小型化。
另外，与步骤S9和步骤S11相比，更优选步骤S11中的绝缘层BX的蚀刻速度小于步骤S9中的绝缘膜ZM1的蚀刻速度。在步骤S9中，由于能够起到阻止蚀刻体区域1B的半导体层SM的作用，因此，通过增大绝缘膜ZM1的蚀刻速度，可以缩短蚀刻所需要的时间。另一方面，在步骤S11中，当为了在体区域1B的半导体基板SB露出前停止蚀刻而过度增大绝缘层BX的蚀刻速度时，体区域1B的绝缘层BX的蚀刻量的控制性有可能降低。因此，增大步骤S9中的绝缘膜ZM1的蚀刻速度，缩短步骤S9所需的时间，同时，使得步骤S11中的绝缘层BX的蚀刻速度小于步骤S9中的绝缘膜ZM1的蚀刻速度，由此，容易将终止了步骤S11的阶段的绝缘层BX的厚度控制在规定厚度。
另外，刚终止了步骤S11的蚀刻后的体区域1B的绝缘层BX的厚度TB11优选为3nm以上(即，TB11≥3nm)。
刚终止了步骤S11的蚀刻后的体区域1B的绝缘层BX的厚度TB11过薄时，有可能在终止了步骤S11的阶段，体区域1B的半导体基板SB局部地露出。当在终止了步骤S11的阶段，体区域1B的半导体基板SB局部地露出时，导致步骤S12或步骤S13中形成的光刻胶膜接触半导体层SM或半导体基板SB的露出面，但这是不期望的。因此，刚终止步骤S11的蚀刻后的体区域1B的绝缘层BX的厚度TB11优选为3nm以上，由此，能够在终止了步骤S11的阶段可靠地防止体区域1B的半导体基板SB局部地露出。
另外，步骤S11的蚀刻工序中的体区域1B的绝缘层BX的蚀刻厚度优选为3nm以上。即，临进行步骤S11的蚀刻前的体区域1B的绝缘层BX的厚度TB10与刚终止步骤S11的蚀刻后的体区域1B的绝缘层BX的厚度TB11之差优选为3nm以上(即，TB10-TB11≥3nm)。由此，可确实地减少步骤S14的蚀刻工序中的蚀刻量，由此，能够可靠地获得抑制或防止在步骤S14的蚀刻工序中在元件分离区域ST产生凹陷的效果。
另外，在元件分离区域ST上形成凹陷的课题是如下情况产生的课题：由于元件分离区域ST的材料与绝缘膜ZM1和绝缘层BX的材料相同，因此，在步骤S14的蚀刻工序中蚀刻绝缘膜ZM1和绝缘层BX时，元件分离区域ST也被蚀刻。因此，在本实施方式中，只要元件分离区域ST、绝缘膜ZM1和绝缘层BX适用于由相同材料构成的情况，则效果大。元件分离区域ST、绝缘膜ZM1和绝缘层BX优选含有氧化硅。
另外，在本实施方式中，临进行步骤S14的蚀刻工序前的SOI区域1A的绝缘膜ZM1的厚度TA14与体区域1B的绝缘层BX的厚度TB14优选相同(即，TA14＝TB14)。予以说明，厚度TA14、TB14如图17所示。由此，可以有效地减少步骤S14的蚀刻工序中的蚀刻量，因此，能够可靠地获得抑制或防止在步骤S14的蚀刻工序中在元件分离区域ST上产生凹陷的效果。
即，在临进行步骤S14的蚀刻工序前，在SOI区域1A的绝缘膜ZM1比体区域1B的绝缘层BX厚的情况下，有必要根据该厚的绝缘膜ZM1的厚度来设定步骤S14中的蚀刻量。另外，在临进行步骤S14的蚀刻工序前，在体区域1B的绝缘层BX比SOI区域1A的绝缘膜ZM1厚的情况下，有必要根据该厚的绝缘层BX的厚度来设定步骤S14中的蚀刻量。因此，为了有效地减少步骤S14中的蚀刻量，更有利的是：临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度TB14变薄，并且临进行步骤S14的蚀刻工序前的SOI区域1A的绝缘膜ZM1的厚度TA14与体区域1B的绝缘层BX的厚度TB14相同。
为了使临进行步骤S14的蚀刻工序前的SOI区域1A的绝缘膜ZM1的厚度TA14与体区域1B的绝缘层BX的厚度TB14相同(TA14＝TB14)，只要使刚终止步骤S11的蚀刻工序后的SOI区域1A的绝缘膜ZM1的厚度TB11与体区域1B的绝缘层BX的厚度TA11相同(TA11＝TB11)即可。因此，在步骤S11的蚀刻工序中，为了使体区域1B的绝缘层BX的厚度与SOI区域1A的绝缘膜ZM1的厚度相同，优选对体区域1B的绝缘层BX进行干法蚀刻而使体区域1B的绝缘层BX的厚度变薄。由此，由于能够有效地减少步骤S14的蚀刻工序中的蚀刻量，因此能够更可靠地获得抑制或防止在步骤S14的蚀刻工序中在元件分离区域ST上产生凹陷的效果。
另外，期望设定步骤S11的蚀刻条件，使得刚终止步骤S11的蚀刻工序后的SOI区域1A的绝缘膜ZM1的厚度TB11与体区域1B的绝缘层BX的厚度TA11相同(TA11＝TB11)。但是，即使如此设定蚀刻条件，通过改变蚀刻工序，有时刚终止步骤S11的蚀刻工序后的SOI区域1A的绝缘膜ZM1的厚度TB11与体区域1B的绝缘层BX的厚度TA11也会有差异。即使在这样的情况下，体区域1B的绝缘层BX的厚度与SOI区域1A的绝缘膜ZM1的厚度之差(差的绝对值)优选为，刚终止步骤S11的蚀刻工序后小于临进行步骤S11前。即，优选刚终止步骤S11后的体区域1B的绝缘层BX的厚度TB11与SOI区域1A的绝缘膜ZM1的厚度TA11之差(差的绝对值)小于临进行步骤S11前的体区域1B的绝缘层BX的厚度TB10与SOI区域1A的绝缘膜ZM1的厚度TA10之差(差的绝对值)。不仅通过步骤S11的蚀刻工序使体区域1B的绝缘层BX的厚度变薄、而且减小体区域1B的绝缘层BX的厚度与SOI区域1A的绝缘膜ZM1的厚度之差(差的绝对值)，由此，能够减小临进行步骤S14的蚀刻工序前的体区域1B的绝缘层BX的厚度与SOI区域1A的绝缘膜ZM1的厚度之差(差的绝对值)。由此，由于能够有效地减少步骤S14的蚀刻工序中的蚀刻量，因此能够可靠地获得抑制或防止在步骤S14的蚀刻工序中在元件分离区域ST上产生凹陷的效果。
另外，考虑到步骤S11中的体区域1B的绝缘层BX的蚀刻厚度，在刚终止步骤S11的蚀刻工序后的阶段，优选设定上述步骤S2中的绝缘膜ZM1的形成膜厚，使SOI区域1A的绝缘膜ZM1的厚度(TA11)与体区域1B的绝缘层BX的厚度(TB11)相同(TA11＝TB11)。具体地说，上述步骤S2中的绝缘膜ZM1的形成膜厚预先设定成从进行上述步骤S2的阶段的绝缘层BX的厚度减去步骤S11中的体区域1B的绝缘层BX的蚀刻厚度(蚀刻量)而得到的厚度即可。这样，在刚终止步骤S11的蚀刻工序后的阶段，SOI区域1A的绝缘膜ZM1的厚度(TA11)与体区域1B的绝缘层BX的厚度(TB11)基本相同(TA11＝TB11)。另一方面，上述步骤S1中准备SOI基板1的阶段的绝缘层BX的厚度根据半导体装置的要求特性等设定即可。
因此，在步骤S2中形成绝缘膜ZM1的阶段，绝缘膜ZM1的厚度变得比绝缘层BX的厚度薄。而且，SOI区域1A的绝缘膜ZM1的厚度比体区域1B的绝缘层BX的厚度薄的关系维持到步骤S2后、直至临进行步骤S11的蚀刻工序之前，进行步骤S11的蚀刻工序时，SOI区域1A的绝缘膜ZM1的厚度与体区域1B的绝缘层BX的厚度基本相同。因此，在图4～图12的各阶段，SOI区域1A的绝缘膜ZM1的厚度比体区域1B的绝缘层BX的厚度薄，在图13～图17的各阶段，SOI区域1A的绝缘膜ZM1的厚度与体区域1B的绝缘层BX的厚度基本相同。予以说明，在上述步骤S1中准备SOI基板1后、直至在步骤S10中使体区域1B的绝缘层BX露出为止，SOI区域1A的绝缘层BX的厚度与体区域1B的绝缘层BX的厚度彼此相同。
以上，基于该实施方式具体地说明了本发明人完成的发明，但本发明并不限定于上述实施方式，当然，只要在不脱离本发明主旨的范围可进行各种变更。
符号说明
1 SOI基板
1A SOI区域
1B 体区域
1C 基板
BX 绝缘层
CP1，CP2 盖绝缘膜
CPZ 绝缘膜
DT 凹陷
EP 半导体层
EX1，EX2 n-型半导体区域
GE1，GE2 栅电极
GF1，GF2 栅极绝缘膜
GP 半导体区域
IL1，IL2 绝缘膜
LM，LM1 层叠膜
LT1，LT2 层叠体
M1 布线
P1，P2 离子注入
PG 插头
PS 硅膜
PR1，PR2，PR3，PR4，PR5，PR101 光刻胶图案
PW p型阱
SB 半导体基板
SD1，SD2 n+型半导体区域
SL 金属硅化物层
SM，SM1 半导体层
ST 元件分离区域
SW1，SW2，SW3 侧壁间隔物
SZ1，SZ2 绝缘膜
TR 沟槽
ZM1，ZM2，ZM3 绝缘膜

Claims (18)

1.半导体装置的制造方法，包括：
(a)准备具有半导体基板、上述半导体基板上的绝缘层、上述绝缘层上的半导体层、上述半导体层上的第1绝缘膜、贯通上述第1绝缘膜、上述半导体层和上述绝缘层而到达上述半导体基板的沟槽、和埋入上述沟槽内的元件分离区域的基板的工序，
在此，上述绝缘层、上述第1绝缘膜和上述元件分离区域包含相同的材料，
(b)上述(a)工序后，形成覆盖上述基板的第1区域的上述第1绝缘膜而且露出上述基板的与上述第1区域不同的第2区域的上述第1绝缘膜的第1掩膜层的工序，
(c)上述(b)工序后，使用上述第1掩膜层作为蚀刻掩膜，通过干法蚀刻除去上述第2区域的上述第1绝缘膜，使上述第2区域的上述半导体层露出的工序，
(d)上述(c)工序后，使用上述第1掩膜层作为蚀刻掩膜，通过干法蚀刻除去上述第2区域的上述半导体层，使上述第2区域的上述绝缘层露出的工序，
(e)上述(d)工序后，使用上述第1掩膜层作为蚀刻掩膜，干法蚀刻上述第2区域的上述绝缘层，使上述第2区域的上述绝缘层的厚度变薄的工序，
(f)上述(e)工序后，除去上述第1掩膜层的工序，
(g)上述(f)工序后，向上述第1区域的上述半导体基板离子注入杂质，形成第1半导体区域，向上述第2区域的上述半导体基板离子注入杂质，形成第2半导体区域的工序，
(h)上述(g)工序后，通过湿法蚀刻除去上述第1区域的上述第1绝缘膜和上述第2区域的上述绝缘层，由此使上述第1区域的上述半导体层和上述第2区域的上述半导体基板露出的工序，
(i)上述(h)工序后，在上述第1区域的上述半导体层上形成第1晶体管，在上述第2区域的上述半导体基板上形成第2晶体管的工序。
2.权利要求1所述的半导体装置的制造方法，其中，
在上述(c)工序和上述(d)工序中，使用的蚀刻气体不同，
在上述(d)工序和上述(e)工序中，使用的蚀刻气体不同。
3.权利要求2所述的半导体装置的制造方法，其中，
上述(c)工序中，在与上述第1绝缘膜相比上述半导体层难以蚀刻的条件下，通过干法蚀刻除去上述第2区域的上述第1绝缘膜，使上述第2区域的上述半导体层露出，
上述(d)工序中，在与上述半导体层相比上述绝缘层难以蚀刻的条件下，通过干法蚀刻除去上述第2区域的上述半导体层，使上述第2区域的上述绝缘层露出，
使用上述(e)工序的蚀刻条件时的上述绝缘层的蚀刻速度大于使用上述(d)工序的蚀刻条件时的上述绝缘层的蚀刻速度。
4.权利要求1所述的半导体装置的制造方法，其中，
在上述(c)工序和上述(e)工序中，分别进行各向异性的干法蚀刻，
在上述(d)工序中，进行各向同性的干法蚀刻。
5.权利要求1所述的半导体装置的制造方法，其中，
上述(e)工序中的上述绝缘层的蚀刻速度小于上述(c)工序中的上述第1绝缘膜的蚀刻速度。
6.权利要求1所述的半导体装置的制造方法，其中，
上述第1绝缘膜、上述绝缘层和上述元件分离区域包含氧化硅。
7.权利要求6所述的半导体装置的制造方法，其中，
上述半导体层包含硅。
8.权利要求1所述的半导体装置的制造方法，其中，
在俯视下，在上述第1区域和上述第2区域的边界配置上述元件分离区域。
9.权利要求1所述的半导体装置的制造方法，其中，
在上述(a)工序中准备的上述基板中，上述第1绝缘膜比上述绝缘层薄。
10.权利要求9所述的半导体装置的制造方法，其中，
上述(e)工序中，以使上述第2区域的上述绝缘层的厚度与上述第1区域的上述第1绝缘膜的厚度相同的方式，干法蚀刻上述第2区域的上述绝缘层，使上述第2区域的上述绝缘层的厚度变薄。
11.权利要求1所述的半导体装置的制造方法，其中，
上述(a)工序包括：
(a1)准备具有上述半导体基板、上述半导体基板上的上述绝缘层、上述绝缘层上的上述半导体层、上述半导体层上的上述第1绝缘膜、和上述第1绝缘膜上的第2绝缘膜的上述基板的工序，
(a2)上述(a1)工序后，形成贯通上述第2绝缘膜、上述第1绝缘膜、上述半导体层和上述绝缘层而到达上述半导体基板的上述沟槽的工序，
(a3)上述(a2)工序后，在上述第2绝缘膜上，以埋入上述沟槽内的方式形成第3绝缘膜的工序，
(a4)上述(a3)工序后，除去上述沟槽的外部的上述第3绝缘膜，在上述沟槽内形成包含上述第3绝缘膜的上述元件分离区域的工序，
(a5)上述(a4)工序后，通过蚀刻除去上述第2绝缘膜的工序；
上述第2绝缘膜由与上述第1绝缘膜不同的材料构成。
12.权利要求11所述的半导体装置的制造方法，其中，
上述绝缘层、上述第1绝缘膜和上述第3绝缘膜包含氧化硅，
上述第2绝缘膜包含氮化硅，
在上述(a4)工序中，通过抛光上述第3绝缘膜，除去上述沟槽的外部的上述第3绝缘膜，在上述沟槽内形成包含上述第3绝缘膜的上述元件分离区域。
13.权利要求1所述的半导体装置的制造方法，其中，
形成上述第1半导体区域，以控制上述第1晶体管的阀值电压。
14.权利要求13所述的半导体装置的制造方法，其中，
在上述(g)工序中，在俯视下，也向与上述第1区域的上述半导体层邻接的区域的上述元件分离区域中注入上述杂质。
15.权利要求1所述的半导体装置的制造方法，其中，
在结束上述(e)工序的阶段的上述第2区域的上述绝缘层的厚度为3nm以上。
16.权利要求15所述的半导体装置的制造方法，其中，
上述(e)工序中的上述第2区域的上述绝缘层的蚀刻厚度为3nm以上。
17.半导体装置的制造方法，包括：
(a)准备具有半导体基板、上述半导体基板上的绝缘层、上述绝缘层上的半导体层、上述半导体层上的第1绝缘膜、贯通上述第1绝缘膜、上述半导体层和上述绝缘层而到达上述半导体基板的沟槽、和埋入上述沟槽内的元件分离区域的基板的工序，
在此，上述绝缘层、上述第1绝缘膜和上述元件分离区域包含氧化硅，
(b)上述(a)工序后，形成覆盖上述基板的第1区域的上述第1绝缘膜而且露出上述基板的与上述第1区域不同的第2区域的上述第1绝缘膜的第1掩膜层的工序，
(c)上述(b)工序后，使用上述第1掩膜层作为蚀刻掩膜，在与上述第1绝缘膜相比上述半导体层难以蚀刻的条件下，通过干法蚀刻除去上述第2区域的上述第1绝缘膜，使上述第2区域的上述半导体层露出的工序，
(d)上述(c)工序后，使用上述第1掩膜层作为蚀刻掩膜，在与上述半导体层相比上述绝缘层难以蚀刻的条件下，通过干法蚀刻除去上述第2区域的上述半导体层，使上述第2区域的上述绝缘层露出的工序，
(e)上述(d)工序后，使用上述第1掩膜层作为蚀刻掩膜，干法蚀刻上述第2区域的上述绝缘层，使上述第2区域的上述绝缘层的厚度变薄的工序，
(f)上述(e)工序后，除去上述第1掩膜层的工序，
(g)上述(f)工序后，向上述第1区域的上述半导体基板离子注入杂质，形成第1半导体区域，向上述第2区域的上述半导体基板离子注入杂质，形成第2半导体区域的工序，
(h)上述(g)工序后，通过湿法蚀刻除去上述第1区域的上述第1绝缘膜和上述第2区域的上述绝缘层，由此使上述第1区域的上述半导体层和上述第2区域的上述半导体基板露出的工序，
(i)上述(h)工序后，在上述第1区域的上述半导体层上形成第1晶体管，在上述第2区域的上述半导体基板上形成第2晶体管的工序；
其中，
在上述(c)工序和上述(d)工序中，使用的蚀刻气体不同，
在上述(d)工序和上述(e)工序中，使用的蚀刻气体不同，
使用上述(e)工序的蚀刻条件时的上述绝缘层的蚀刻速度大于使用上述(d)工序的蚀刻条件时的上述绝缘层的蚀刻速度。
18.权利要求17所述的半导体装置的制造方法，其中，
在上述(a)工序中准备的上述基板中，上述绝缘层比上述第1绝缘膜厚，
在上述(e)工序中，以使上述第2区域的上述绝缘层的厚度与上述第1区域的上述第1绝缘膜的厚度相同的方式，干法蚀刻上述第2区域的上述绝缘层，使上述第2区域的上述绝缘层的厚度变薄。
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