TWI770315B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明提高半導體裝置之可靠性。 準備基板，該基板係於半導體基板SB上積層絕緣層BX、半導體層SM及絕緣膜ZM1，且於溝槽TR埋入元件分離部ST而成。藉由第1乾式蝕刻去除塊狀區域1B之絕緣膜ZM1之後，藉由第2乾式蝕刻去除塊狀區域1B之半導體層SM。其後，藉由蝕刻去除SOI區域1A之絕緣膜ZM1及塊狀區域1B之絕緣層BX。第1乾式蝕刻係使用含有氟碳氣體之氣體。元件分離部ST在第1乾式蝕刻下所形成之蝕刻厚度係即將開始第1乾式蝕刻之前之階段之絕緣膜ZM1之厚度與半導體層SM之厚度的合計以上。於第1乾式蝕刻之後且於第2乾式蝕刻之前，進行氧電漿處理。

Description

半導體裝置之製造方法
本發明係關於一種半導體裝置之製造方法，且例如關於一種應用於使用了SOI(SOI：Silicon On Insulator，絕緣體上之矽)基板之半導體裝置之製造技術較為有效之技術。
為了製造半導體裝置，於半導體基板形成元件分離部，在利用元件分離部所界定之半導體基板之活性區域形成MISFET(Metal Insulator Semiconductor Field Effect Transistor，金屬絕緣半導體場效應電晶體)等半導體元件，在半導體基板上形成多層配線構造。又，有使用SOI基板作為半導體基板之技術。
於日本專利特開2017-22250號公報(專利文獻1)中記載有一種半導體裝置，該半導體裝置係於介隔埋入絕緣層選擇性地形成在半導體基板之表面上之半導體層形成薄膜MISFET，且在半導體基板之表面之其他區域形成其他MISFET。
於日本專利特開2001-203185號公報(專利文獻2)中記載有一種關於蝕刻之技術。 [先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2017-22250號公報 [專利文獻2]日本專利特開2001-203185號公報
[發明所欲解決之問題]
對使用SOI基板而製造之半導體裝置，期望提高可靠性。
其他課題及新穎之特徵將根據本說明書之記述及隨附圖式而明確。 [解決問題之技術手段]
根據一實施形態，半導體裝置之製造方法包括(a)準備基板之工序，該基板具有半導體基板、上述半導體基板上之絕緣層、上述絕緣層上之半導體層、上述半導體層上之第1絕緣膜、貫通上述第1絕緣膜、上述半導體層及上述絕緣層並到達上述半導體基板之溝槽、及埋入至上述溝槽內之元件分離部。上述絕緣層、上述第1絕緣膜及上述元件分離部包含相同之材料。半導體裝置之製造方法進而包括如下工序：(b)形成第1遮罩層，該第1遮罩層覆蓋上述基板之第1區域之上述第1絕緣膜且使上述基板之與上述第1區域不同之第2區域之上述第1絕緣膜露出；以及(c)使用上述第1遮罩層作為蝕刻遮罩，藉由第1乾式蝕刻去除上述第2區域之上述第1絕緣膜，使上述第2區域之上述半導體層露出。上述第1乾式蝕刻係使用含有氟碳氣體之第1氣體，且未被上述第1遮罩層覆蓋之上述元件分離部在上述第1乾式蝕刻下所形成之蝕刻厚度係即將開始上述第1乾式蝕刻之前之階段之上述第1絕緣膜之第1厚度與上述半導體層之第2厚度的合計以上。半導體裝置之製造方法進而包括如下步驟：(d)於上述(c)工序後，對上述基板進行氧電漿處理；(e)於上述(d)工序後，使用上述第1遮罩層作為蝕刻遮罩，藉由第2乾式蝕刻去除上述第2區域之上述半導體層，使上述第2區域之上述絕緣層露出；以及(f)於上述(e)工序後，去除上述第1遮罩層。半導體裝置之製造方法進而包括如下工序：(g)藉由蝕刻去除上述第1區域之上述第1絕緣膜與上述第2區域之上述絕緣層，使上述第1區域之上述半導體層與上述第2區域之上述半導體基板露出；以及(h)於上述(i)工序後，在上述第1區域之上述半導體層形成第1電晶體，在上述第2區域之上述半導體基板形成第2電晶體。 [發明之效果]
根據一實施形態，可提高半導體裝置之可靠性。
於以下實施形態中，為方便起見，必要時將分割成複數個部分或實施形態進行說明，但除特別明示之情形以外，該等複數個部分或實施形態並非相互無關，而處於一者為另一者之一部分或全部之變化例、詳細情況、補充說明等之關係。又，於以下實施形態中，當提及要素之數量等(包含個數、數值、量、範圍等)時，除特別明示之情形及理論上明確限定為特定數量之情形等以外，並不限定於該特定之數量，可為特定之數量以上亦可為以下。進而，於以下實施形態中，其構成要素(亦包含要素步驟等)除特別明示之情形及理論上明確認為必需之情形等以外，當然未必為必需。同樣地，於以下實施形態中，在提及構成要素等之形狀、位置關係等時，除特別明示之情形及理論上明確認為並非如此之情形等以外，包含實質上與其形狀等近似或類似者等。該情況對於上述數值及範圍亦相同。
以下，基於圖式詳細地說明實施形態。再者，於用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，省略其重複之說明。又，於以下實施形態中，除特別需要時以外，原則上不重複同一或相同部分之說明。
又，對於實施形態中所使用之圖式，即便為剖視圖，亦有為了易於觀察圖式而省略影線之情形。又，即便為俯視圖，亦有為了易於觀察圖式而附上影線之情形。
(實施形態1) ＜關於半導體裝置之製造工序＞ 參照圖式對本實施形態之半導體裝置之製造工序進行說明。圖1及圖2係表示作為本發明之一實施形態之半導體裝置之製造工序的流程圖。圖3～圖34係作為本發明之一實施形態之半導體裝置之製造工序中的主要部分剖視圖或主要部分俯視圖。再者，圖3～圖34中之圖3～圖22及圖25～圖34係主要部分剖視圖，圖23及圖24係主要部分俯視圖。
首先，如圖3所示，預備(準備)SOI基板1(圖1之步驟S1)。
SOI基板1具有：作為支持基板之半導體基板SB；絕緣層(埋入絕緣膜)BX，其形成於半導體基板SB之主面上；以及半導體層SM，其形成於絕緣層BX之上表面上。
半導體基板SB係支持絕緣層BX及較絕緣層BX靠上之構造之支持基板，且亦為半導體基板。半導體基板SB較佳為單晶矽基板，例如包含p型單晶矽。例如可利用具有1～10 Ωcm左右之比電阻之單晶矽，形成半導體基板SB。半導體基板SB之厚度例如可設為250～800 μm左右。絕緣層BX較佳為氧化矽膜，絕緣層BX之厚度例如可設為10～20 nm左右。於絕緣層BX為氧化矽膜之情形時，絕緣層BX亦可視為BOX(Buried Oxide，埋入式氧化物)層。半導體層SM包含單晶矽等。例如可利用具有1～10 Ωcm左右之比電阻之單晶矽，形成半導體層SM。與作為支持基板之半導體基板SB之厚度相比，半導體層SM之厚度較薄，半導體層SM之厚度例如可設為10～30 nm左右。藉由該等半導體基板SB、絕緣層BX及半導體層SM而形成SOI基板1。
再者，SOI基板1具有：SOI區域(第1區域)1A，其係於半導體裝置完成之前維持SOI構造之區域(平面區域)；以及塊狀區域(第2區域)1B，其係之後半導體層SM及絕緣層BX被去除而不再為SOI構造之區域(平面區域)。SOI區域1A與塊狀區域1B係互不相同之區域(平面區域)。又，於稱為SOI構造之情形時，絕緣層上之半導體層可較佳地使用矽層(單晶矽層)，但並不限定於此，亦可能有使用除矽單晶以外之半導體層之情形。
又，於SOI基板1中，設為將半導體基板SB之主面中之與絕緣層BX相接之側之主面稱為半導體基板SB之上表面，將與半導體基板SB之上表面為相反側之主面稱為半導體基板SB之背面。又，於SOI基板1中，將絕緣層BX之主面中之與半導體基板SB相接之側之主面稱為絕緣層BX之下表面，將與半導體層SM相接之側之主面稱為絕緣層BX之上表面，絕緣層之上表面與下表面係互為相反側之面。又，將半導體層SM之主面中之與絕緣層BX相接之側之主面稱為半導體層SM之下表面，將與半導體層SM之下表面為相反側之主面稱為半導體層SM之上表面。
SOI基板1之製造方法並無限制，例如可使用SIMOX(Separation by Implantation of Oxygen，注氧隔離)法、貼合法或智能剝離製程等，製造SOI基板1。
其次，如圖4所示，於SOI基板1之主面上、即半導體層SM之上表面上，形成絕緣膜(焊墊絕緣膜)ZM1(圖1之步驟S2)。絕緣膜ZM1包含與絕緣層BX相同之材料。於絕緣層BX包含氧化矽之情形時，絕緣膜ZM1亦包含氧化矽。絕緣膜ZM1例如可使用CVD(Chemical Vapor Deposition：化學氣相沈積)法等形成。絕緣膜ZM1之形成膜厚例如可設為5～20 nm左右。
其次，於絕緣膜ZM1上形成絕緣膜ZM2(圖1之步驟S3)。絕緣膜ZM2包含與絕緣膜ZM1不同之材料。於絕緣層BX及絕緣膜ZM1包含氧化矽之情形時，絕緣膜ZM2較佳為包含氮化矽。又，絕緣膜ZM2包含與下述絕緣膜ZM3亦不同之材料。絕緣膜ZM2例如可使用CVD法等形成。絕緣膜ZM2之形成膜厚例如可設為30～200 nm左右。又，絕緣膜ZM2必須包含與絕緣膜ZM1、ZM3不同之材料，但理論上亦可使用除絕緣體材料以外之材料膜(例如矽膜)代替絕緣膜ZM2。
藉由至此為止之工序(步驟S1～S3)，準備具有半導體基板SB、半導體基板SB上之絕緣層BX、絕緣層BX上之半導體層SM、半導體層SM上之絕緣膜ZM1、及絕緣膜ZM1上之絕緣膜ZM2之基板。
其次，如圖5所示，形成溝槽TR(圖1之步驟S4)。溝槽TR係用以形成下述元件分離部ST之溝槽。
溝槽TR能以如下方式形成。即，首先，使用光微影技術於絕緣膜ZM2上形成光阻圖案(未圖示)。該光阻圖案具有如使溝槽TR形成預定區域之絕緣膜ZM2露出且覆蓋除此以外之區域之絕緣膜ZM2之圖案(平面形狀)。然後，使用該光阻圖案作為蝕刻遮罩將絕緣膜ZM2進行蝕刻(較佳為乾式蝕刻)而圖案化。藉此，選擇性地去除溝槽TR形成預定區域之絕緣膜ZM2。然後，於去除該光阻圖案之後，使用絕緣膜ZM2作為蝕刻遮罩(硬質遮罩)，將絕緣膜ZM1、半導體層SM、絕緣層BX及半導體基板SB進行蝕刻(較佳為乾式蝕刻)，藉此可形成溝槽TR。
溝槽TR貫通絕緣膜ZM2、絕緣膜ZM1、半導體層SM及絕緣層BX，溝槽TR之底面(底部)到達半導體基板SB。即，溝槽TR之底面位於半導體基板SB之厚度之中途。因此，溝槽TR之底面位於較絕緣層BX之下表面更靠下方，於溝槽TR之底面，露出半導體基板SB。溝槽TR之深度例如可設為200～400 nm左右。
其次，如圖6所示，於絕緣膜ZM2上，以填埋溝槽TR內之方式形成絕緣膜ZM3(圖1之步驟S5)。絕緣膜ZM3係元件分離部ST形成用之絕緣膜。絕緣膜ZM3、絕緣膜ZM1及絕緣層BX包含相同之材料，較佳為均包含氧化矽。絕緣膜ZM3可使用CVD法等形成。絕緣膜ZM3之形成膜厚較佳為設定為足以利用絕緣膜ZM3填埋溝槽TR內之膜厚。
其次，如圖7所示，使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等對絕緣膜ZM3進行研磨，藉此去除溝槽TR外部之絕緣膜ZM3，使絕緣膜ZM3殘存於溝槽TR內(圖1之步驟S6)。藉此，如圖7所示，可形成包含埋入至溝槽TR之絕緣膜ZM3之元件分離部(元件分離區域)ST。元件分離部ST形成於溝槽TR內。
於步驟S6之研磨處理時，絕緣膜ZM2可作為研磨終止膜發揮功能。即，於步驟S6中，在與絕緣膜ZM3相比絕緣膜ZM2不易被研磨(研磨速度變小)之條件下進行研磨處理，藉此可使絕緣膜ZM2作為研磨終止膜發揮功能。因此，絕緣膜ZM2必須利用與絕緣膜ZM3不同之材料形成，於絕緣膜ZM3包含氧化矽之情形時，絕緣膜ZM2較佳為包含氮化矽。於結束步驟S6之研磨處理之階段，成為絕緣膜ZM2之上表面露出且於溝槽TR內埋入有元件分離部ST之狀態，但亦如圖7所示，元件分離部ST之上表面位於與絕緣膜ZM2之上表面大致相同之高度位置。
其次，如圖8所示，對元件分離部ST之上表面進行濕式蝕刻，藉此使元件分離部ST之上表面之高度位置變低(圖1之步驟S7)。藉此，元件分離部ST之上表面之高度較絕緣膜ZM2之上表面低特定距離(高度方向之距離)。此時之濕式蝕刻可較佳地使用氫氟酸(hydrofluoric acid)。於結束該濕式蝕刻之階段，元件分離部ST之上表面之高度位置較絕緣膜ZM2之上表面低，但亦可與絕緣膜ZM1之上表面之高度位置大致相同或者較絕緣膜ZM1之上表面高，更佳為較絕緣膜ZM1之上表面高。再者，於本案中，在提及「氫氟酸」時，亦包含稀釋氫氟酸(稀氫氟酸)。
其次，如圖9所示，將絕緣膜ZM2蝕刻去除(圖1之步驟S8)。此時，可使絕緣膜ZM1作為蝕刻終止層膜發揮功能。於步驟S8中，較佳為於與絕緣膜ZM2相比絕緣膜ZM1及元件分離部ST不易被蝕刻之條件下，將絕緣膜ZM2蝕刻去除。藉此，可抑制或防止絕緣膜ZM1及元件分離部ST被蝕刻，並將絕緣膜ZM2選擇性地蝕刻去除。
再者，於提及「與構件A相比構件B不易被蝕刻之條件」等時，和「與構件A之蝕刻速度(蝕刻速率)相比構件B之蝕刻速度(蝕刻速率)變小(變慢、變低)之條件」同義。於容易蝕刻之情形時，蝕刻速度變大，於不易蝕刻之情形時，蝕刻速度變小。
又，步驟S8之蝕刻可較佳地使用濕式蝕刻。於絕緣膜ZM2包含氮化矽，且絕緣膜ZM1及元件分離部ST包含氧化矽之情形時，作為步驟S8之濕式蝕刻中所使用之蝕刻液，可較佳地使用熱磷酸(已加熱之磷酸)。於步驟S8中，在SOI區域1A與塊狀區域1B之兩者，將絕緣膜ZM2去除而使絕緣膜ZM1之上表面露出。
以此方式，使用STI(shallow trench isolation，淺溝槽隔離)法形成STI構造之元件分離部ST。於預備有SOI基板1之階段，在半導體基板SB之上表面之整個面上介隔絕緣層BX形成有半導體層SM，但當形成元件分離部ST時，半導體層SM被劃分為分別由元件分離部ST包圍之複數個區域(活性區域)。
溝槽TR及將其填埋之元件分離部ST係貫通絕緣膜ZM1、半導體層SM及絕緣層BX，並到達半導體基板SB，元件分離部ST之下部位於半導體基板SB內。即，成為於遍及絕緣膜ZM1、半導體層SM、絕緣層BX及半導體基板SB形成之溝槽TR埋入有元件分離部ST之狀態。因此，元件分離部ST之一部分位於較絕緣層BX之下表面更靠下方。即，元件分離部ST之底面(下表面)位於較絕緣層BX之下表面深之位置，元件分離部ST之一部分(下部)自絕緣層BX之下表面朝下方側突出。
於該階段中，SOI區域1A與塊狀區域1B具有相同之構造。即，SOI區域1A與塊狀區域1B具有於半導體基板SB上按照由下至上之順序積層有絕緣層BX、半導體層SM及絕緣膜ZM1之構造。於俯視下，在SOI區域1A與塊狀區域1B之間，介置有(配置有)元件分離部ST。換言之，於俯視下，在SOI區域1A與塊狀區域1B之交界，配置有元件分離部ST。又，於該階段中，元件分離部ST之上表面之高度位置與絕緣膜ZM1之上表面之高度位置大致相同或者較絕緣膜ZM1之上表面高，更佳為較絕緣膜ZM1之上表面高。
其次，如圖10所示，作為遮罩層，使用光微影技術於絕緣膜ZM1上形成如覆蓋SOI區域1A且使塊狀區域1B露出之光阻圖案(光阻劑圖案、遮罩層)PR1。SOI區域1A之絕緣膜ZM1被光阻圖案PR1覆蓋，塊狀區域1B之絕緣膜ZM1未被光阻圖案PR1覆蓋而露出。
光阻圖案PR1之側面(端部)位於設置在SOI區域1A與塊狀區域1B之間之元件分離部ST上。即，於俯視下在SOI區域1A與塊狀區域1B之交界配置有元件分離部ST，光阻圖案PR1之側面(端部)位於該元件分離部ST上。因此，於俯視下配置於SOI區域1A與塊狀區域1B之交界之元件分離部ST具有被光阻圖案PR1覆蓋之區域、及未被光阻圖案PR1覆蓋而露出之區域。因此，光阻圖案PR1形成於元件分離部ST上與SOI區域1A之絕緣膜ZM1上。
再者，光微影技術係如下技術：利用塗佈法等於基板之主面整個面上形成光阻膜之後，將該光阻膜進行曝光、顯影而圖案化，藉此獲得所期望之光阻圖案。
其次，如圖11所示，使用光阻圖案PR1作為蝕刻遮罩，將塊狀區域1B之絕緣膜ZM1進行乾式蝕刻而去除(圖2之步驟S9)。
於步驟S9中，使用氟碳氣體作為蝕刻氣體(反應性氣體)。因此，步驟S9之乾式蝕刻係使用含有氟碳氣體之氣體。又，步驟S9之乾式蝕刻中所使用之氣體含有氟碳氣體，但亦可能有進而含有除此以外之氣體(例如惰性氣體等稀釋氣體)之情形。氟碳氣體係於氣體分子中包含氟(F)原子及碳(C)原子。
於步驟S9中，在塊狀區域1B中，絕緣膜ZM1被去除，半導體層SM之上表面露出。另一方面，在SOI區域1A中，絕緣膜ZM1被光阻圖案PR1覆蓋，故而未被蝕刻而保持原狀殘存。又，元件分離部ST中之被光阻圖案PR1覆蓋之區域(部分)未被蝕刻，但元件分離部ST中之未被光阻圖案PR1覆蓋而露出之區域(部分)於步驟S9中被蝕刻。
因此，當進行步驟S9之蝕刻時，於存在於SOI區域1A與塊狀區域1B之交界之元件分離部ST之上表面，形成階差DS。該階差DS係於元件分離部ST之上表面，形成於被光阻圖案PR1覆蓋之區域與未被光阻圖案PR1覆蓋之區域之交界，即，形成於與光阻圖案PR1之側面對準之位置。再者，於即將進行步驟S9之蝕刻之前之階段為止，於元件分離部ST之上表面，並未形成此種階差DS。
於本實施形態中，進行步驟S9之目的不僅在於對塊狀區域1B之絕緣膜ZM1進行蝕刻，亦在於使未被光阻圖案PR1覆蓋之元件分離部ST之上表面之高度位置變低。使未被光阻圖案PR1覆蓋之元件分離部ST之上表面之高度位置變低對應於使未被光阻圖案PR1覆蓋之元件分離部ST之蝕刻厚度(蝕刻量)變大。
於本實施形態中，在步驟S9中，為了使未被光阻圖案PR1覆蓋而露出之元件分離部ST之蝕刻厚度(蝕刻量)變大，於將塊狀區域1B之絕緣膜ZM1去除而使塊狀區域1B之半導體層SM之上表面露出之後，亦使蝕刻持續特定時間(即，使過蝕刻時間變長)。具體而言，使步驟S9中之元件分離部ST之蝕刻厚度(蝕刻量)T3成為即將進行步驟S9之前之塊狀區域1B之絕緣膜ZM1之厚度(第1厚度)T1與半導體層SM之厚度(第2厚度)T2之合計以上(即T3≧T1＋T2)。
此處，蝕刻厚度T3對應於未被光阻圖案PR1覆蓋而露出之元件分離部ST在步驟S9中被蝕刻之厚度。因此，結束步驟S9之蝕刻之階段之階差DS之大小對應於蝕刻厚度T3。即，於光阻圖案PR1之側面所在位置附近之元件分離部ST中，結束步驟S9之蝕刻之階段之被光阻圖案PR1覆蓋之元件分離部ST之上表面與未被光阻圖案PR1覆蓋之元件分離部ST之上表面的高度差對應於階差DS之大小，因此，對應於蝕刻厚度T3。
但，於步驟S9中，必須防止塊狀區域1B之半導體層SM整體被去除而使絕緣層BX露出。因此，於步驟S9中，在塊狀區域1B之絕緣層BX露出之前，結束蝕刻。藉此，若進行步驟S9，則塊狀區域1B之半導體層SM亦被蝕刻，該半導體層SM之厚度可能變薄，但即便變薄，塊狀區域1B之半導體層SM亦呈層狀殘存於絕緣層BX上，塊狀區域1B之絕緣層BX未露出。
於步驟S9中，在與絕緣膜ZM1及元件分離部ST相比半導體層SM不易被蝕刻之條件下進行蝕刻。換言之，於步驟S9中，在與絕緣膜ZM1及元件分離部ST之蝕刻速度相比半導體層SM之蝕刻速度變小之條件下進行蝕刻。藉此，可於步驟S9中將塊狀區域1B之絕緣膜ZM1蝕刻去除，並且使半導體層SM作為蝕刻終止層發揮功能，可防止塊狀區域1B之絕緣層BX露出。
與本實施形態不同，若於步驟S9中塊狀區域1B之絕緣層BX露出，則有於步驟S9中塊狀區域1B之絕緣層BX亦被蝕刻而使半導體基板SB露出之虞。塊狀區域1B之絕緣層BX係於下述步驟S14中與SOI區域1A之絕緣膜ZM1一起去除，但假設於步驟S14之前塊狀區域1B之絕緣層BX被去除而半導體基板SB露出，則有於其後之蝕刻工序等中塊狀區域1B之半導體基板SB產生損壞之虞。因此，必須於即將進行下述步驟S14之前，使絕緣層BX呈層狀殘存於塊狀區域1B之半導體基板SB上，而不使塊狀區域1B之半導體基板SB露出。
因此，於步驟S9中，設定半導體層SM不易被蝕刻之蝕刻條件，藉此於塊狀區域1B中，使半導體層SM呈層狀殘存，不使絕緣層BX露出。
又，根據半導體層SM之厚度，於結束步驟S9之階段，可能有未被光阻圖案PR1覆蓋之區域之元件分離部ST之上表面之高度位置較塊狀區域1B之半導體層SM之上表面高之情形、與塊狀區域1B之半導體層SM之上表面相同之情形、及較塊狀區域1B之半導體層SM之上表面低之情形。但，較佳為於結束步驟S9之階段，未被光阻圖案PR1覆蓋之區域之元件分離部ST之上表面之高度位置不低於塊狀區域1B之絕緣層BX之上表面。換言之，較佳為於結束步驟S9之階段，未被光阻圖案PR1覆蓋之區域之元件分離部ST之上表面之高度位置與塊狀區域1B之絕緣層BX之上表面之高度位置大致相同或者高於塊狀區域1B之絕緣層BX之上表面。進一步而言，於結束步驟S9之階段，未被光阻圖案PR1覆蓋之區域之元件分離部ST之上表面之高度位置若高於塊狀區域1B之絕緣層BX之上表面則更佳。其目的在於防止當於下述步驟S14中去除了塊狀區域1B之絕緣層BX時，塊狀區域1B之半導體基板SB之上表面較元件分離部ST之上表面更為突出，從而使塊狀區域1B之半導體基板SB之側面不露出。
其次，進行氧電漿處理(圖2之步驟S10)。步驟S10之氧電漿處理係為了去除因步驟S9之乾式蝕刻產生之沈積物(蝕刻沈積物、反應生成物)而進行。
步驟S10可藉由如下方法進行，即，將SOI基板1暴露於藉由將氧氣電漿化而生成之氧電漿環境中。當進行步驟S10時，塊狀區域1B之半導體層SM之表面與未被光阻圖案PR1覆蓋之區域之元件分離部ST之表面被暴露於氧電漿環境中。藉此，附著於半導體層SM之表面或元件分離部ST之表面之上述沈積物(因步驟S9之乾式蝕刻而產生之沈積物)亦被暴露於氧電漿環境中，故而可使上述沈積物與氧電漿發生反應而將沈積物去除。步驟S10中使用之氣體不包含如氟碳氣體或SF6 氣體之氟系氣體(分子中含有氟原子之氣體)。
因步驟S9之乾式蝕刻而產生之沈積物係伴隨乾式蝕刻而生成之反應生成物，例如包含含有碳(C)及氟(F)之聚合物，該碳(C)及氟(F)係步驟S9中所使用之蝕刻氣體中所包含者。即便於步驟S9中產生伴隨乾式蝕刻而產生之沈積物，亦可藉由進行步驟S10之氧電漿處理而去除該沈積物。即，由使用有氟碳系氣體之電漿蝕刻生成之沈積物含有碳(C)及氟(F)，此種沈積物可藉由氧電漿處理確實地去除，故而於步驟S9之蝕刻之後，進行步驟S10之氧電漿處理。
其次，如圖12所示，使用光阻圖案PR1作為蝕刻遮罩，將塊狀區域1B之半導體層SM進行乾式蝕刻而去除(圖2之步驟S11)。該步驟S11之乾式蝕刻較佳為使用各向同性之乾式蝕刻，更佳為使用氟自由基主體之各向同性蝕刻。作為步驟S11中之蝕刻氣體，可較佳地使用SF6 (六氟化硫)氣體等。因此，步驟S11之乾式蝕刻可較佳地使用含有SF6 氣體之氣體。
作為另一形態，亦可使用NF3 (三氟化氮)氣體或ClF3 (三氟化氯)氣體作為步驟S11中之蝕刻氣體。因此，步驟S11之乾式蝕刻可使用含有SF6 氣體、NF3 氣體或ClF3 氣體之氣體。
步驟S11之各向同性蝕刻例如可利用CDE(Chemical Dry Etching：化學乾式蝕刻)裝置較佳地進行，該CDE裝置係於在電漿生成區域與基板(SOI基板)之間配置有帶電粒子之屏蔽板之狀態下進行蝕刻。又，於使用具有電漿生成用高頻電源與帶電粒子加速用高頻電源之2個高頻電源之電漿蝕刻裝置，將施加至平台(基板配置用平台)之電源(帶電粒子加速用高頻電源)之輸出設定為零(0)之狀態下進行蝕刻，藉此亦可進行步驟S11之各向同性蝕刻。
於步驟S11中，在塊狀區域1B中，半導體層SM被蝕刻而去除，絕緣層BX之上表面露出。另一方面，於SOI區域1A中，絕緣膜ZM1及半導體層SM被光阻圖案PR1覆蓋，故而未被蝕刻而保持原狀殘存。
於步驟S11中，較佳為在與半導體層SM相比絕緣層BX及元件分離部ST不易被蝕刻之條件下，將塊狀區域1B之半導體層SM蝕刻去除。換言之，於步驟S11中，較佳為在與半導體層SM之蝕刻速度相比絕緣層BX及元件分離部ST之各蝕刻速度變小之條件下進行蝕刻。藉此，於步驟S11中，可將塊狀區域1B之半導體層SM選擇性地蝕刻去除，並且可使塊狀區域1B之絕緣層BX作為蝕刻終止層發揮功能，又，可抑制或防止元件分離部ST被蝕刻。
於步驟S9與步驟S11中，蝕刻對象不同，故而步驟S11中所使用之蝕刻氣體與步驟S9中所使用之蝕刻氣體不同。即，步驟S9係積極地(有意識地)對塊狀區域1B之絕緣膜ZM1及未被光阻圖案PR1覆蓋之部分之元件分離部ST進行蝕刻之工序，步驟S11係積極地(有意識地)對塊狀區域1B之半導體層SM進行蝕刻之工序。
又，即便進行步驟S9、S10、S11之各工序，SOI區域1A之絕緣膜ZM1亦因被光阻圖案PR1覆蓋而未被蝕刻。
步驟S9之蝕刻工序、步驟S10之氧電漿處理及步驟S11之蝕刻工序較佳為不使SOI基板1暴露於大氣中而連續地進行。
於進行步驟S11之蝕刻工序之後，如圖13所示，藉由灰化等將光阻圖案PR1去除。於該階段中，如圖13所示，在SOI區域1A中，成為絕緣膜ZM1殘存且絕緣膜ZM1之上表面露出之狀態，另一方面，於塊狀區域1B中，成為絕緣層BX之上表面露出之狀態。
又，於該階段，較佳為使與塊狀區域1B之半導體基板SB鄰接之元件分離部ST的上表面之高度位置不低於塊狀區域1B之絕緣層BX之上表面。因此，於該階段，與塊狀區域1B之半導體基板SB鄰接之元件分離部ST的上表面之高度位置與塊狀區域1B之絕緣層BX之上表面之高度位置大致相同或者較塊狀區域1B之絕緣層BX之上表面高，更佳為較塊狀區域1B之絕緣層BX之上表面高。
其次，如圖14所示，使用光微影技術於SOI基板1上形成如覆蓋塊狀區域1B且使SOI區域1A露出之光阻圖案(光阻劑圖案、遮罩層)PR2作為遮罩層。塊狀區域1B之絕緣層BX被光阻圖案PR2覆蓋，但SOI區域1A之絕緣膜ZM1未被光阻圖案PR2覆蓋而露出。
其次，使用光阻圖案PR2作為遮罩(離子注入阻止遮罩)，對SOI區域1A之半導體基板SB進行離子注入(圖2之步驟S12)。以下，將該離子注入稱為步驟S12之離子注入。又，於圖14中，將藉由步驟S12之離子注入而導入有雜質之區域附上符號GP並表示為半導體區域(雜質擴散層)GP。藉由步驟S12之離子注入，對SOI區域1A之半導體基板SB導入雜質(p型雜質或n型雜質)而形成半導體區域GP。半導體區域GP係p型半導體區域或n型半導體區域，且與絕緣層BX鄰接。於步驟S12之離子注入中，較理想為於SOI區域1A中對半導體基板SB導入雜質離子，但對半導體層SM不導入雜質離子。又，於步驟S12之離子注入中，光阻圖案PR2作為離子注入阻止遮罩發揮功能，故而對SOI基板1之塊狀區域1B未導入雜質。步驟S12之離子注入之後，光阻圖案PR2去除。
半導體區域GP係為了控制形成於SOI區域1A之MISFET之閾值電壓而形成。於所製造之半導體裝置中，對形成於SOI區域1A之半導體基板SB之半導體區域GP施加特定之電壓，藉此可控制形成於SOI區域1A之MISFET之閾值電壓。
又，於半導體層SM之表面(矽面)上或半導體基板SB之表面(矽面)上直接形成光阻圖案並不理想。於本實施形態中，光阻圖案PR1、PR2或下述光阻圖案PR3係於半導體層SM或半導體基板SB未露出之狀態下形成，故而該等光阻圖案PR1、PR2、PR3不與半導體基板SB之表面(矽面)或半導體層SM之表面(矽面)相接即可。
其次，如圖15所示，使用光微影技術於SOI基板1上形成如覆蓋SOI區域1A且使塊狀區域1B露出之光阻圖案(光阻劑圖案、遮罩層)PR3作為遮罩層。SOI區域1A之絕緣膜ZM1被光阻圖案PR3覆蓋，但塊狀區域1B之絕緣層BX未被光阻圖案PR3覆蓋而露出。
其次，使用光阻圖案PR3作為遮罩(離子注入阻止遮罩)，對塊狀區域1B之半導體基板SB離子注入p型雜質(例如硼等)，藉此形成p型井(p型半導體區域)PW(圖2之步驟S13)。以下，將該離子注入稱為步驟S13之離子注入。p型井PW係被導入p型雜質之p型半導體區域。
於步驟S13之離子注入中，光阻圖案PR3作為離子注入阻止遮罩發揮功能，故而於SOI基板1之SOI區域1A未導入雜質。p型井PW形成於塊狀區域1B之半導體基板SB。於步驟S13之離子注入之後，如圖16所示，去除光阻圖案PR3。
又，亦可於用以形成p型井PW之離子注入之前或後，使用光阻圖案PR3作為遮罩，對塊狀區域1B之半導體基板SB進行通道摻雜離子注入。又，此處，對在步驟S12之後進行步驟S13之情形進行了說明，但作為另一形態，亦可調換步驟S12與步驟S13之順序。
即便於結束了步驟S12、S13之階段，於SOI區域1A中，亦可維持絕緣膜ZM1呈層狀殘存且絕緣膜ZM1之上表面露出之狀態，又，於塊狀區域1B中，維持絕緣層BX呈層狀殘存且絕緣層BX之上表面露出之狀態。於SOI區域1A中，半導體層SM未露出，於塊狀區域1B中，半導體基板SB未露出。
其次，如圖17所示，將SOI區域1A之絕緣膜ZM1與塊狀區域1B之絕緣層BX蝕刻去除(圖2之步驟S14)。步驟S14之蝕刻可較佳地使用濕式蝕刻。
於步驟S14中，較佳為在與絕緣膜ZM1及絕緣層BX相比半導體層SM及半導體基板SB不易被蝕刻之條件下，將SOI區域1A之絕緣膜ZM1與塊狀區域1B之絕緣層BX蝕刻去除。換言之，於步驟S14中，較佳為在與絕緣膜ZM1之蝕刻速度及絕緣層BX之蝕刻速度相比半導體層SM之蝕刻速度及半導體基板SB之蝕刻速度變小之條件下，進行蝕刻。藉此，可將SOI區域1A之絕緣膜ZM1與塊狀區域1B之絕緣層BX蝕刻去除，並且可使SOI區域1A之半導體層SM與塊狀區域1B之半導體基板SB作為蝕刻終止層發揮功能，可抑制或防止SOI區域1A之半導體層SM與塊狀區域1B之半導體基板SB被蝕刻。於絕緣膜ZM1及絕緣層BX包含氧化矽之情形時，於步驟S14中，可較佳地使用氫氟酸作為蝕刻液。
步驟S14之蝕刻係於元件分離部ST之上表面、SOI區域1A之絕緣膜ZM1之上表面及塊狀區域1B之絕緣層BX之上表面露出之狀態下進行，故而於步驟S14中，元件分離部ST之表層部、SOI區域1A之絕緣膜ZM1及塊狀區域1B之絕緣層BX經蝕刻而被去除。步驟S14之蝕刻係於以下階段結束，即，於SOI區域1A中絕緣膜ZM1被去除而半導體層SM之上表面露出，且於塊狀區域1B中絕緣層BX被去除而半導體基板SB之上表面露出。於步驟S14中，元件分離部ST亦可被蝕刻與SOI區域1A之絕緣膜ZM1或塊狀區域1B之絕緣層BX之蝕刻厚度(蝕刻量)相同程度。
於結束步驟S14之階段，如圖17所示，在SOI區域1A中，成為絕緣膜ZM1被去除而半導體層SM之上表面露出之狀態，於塊狀區域1B中，成為絕緣層BX被去除而半導體基板SB(p型井PW)之上表面露出之狀態。於步驟S14中，較佳為使用濕式蝕刻而非乾式蝕刻，藉此，即便進行蝕刻直至半導體層SM及半導體基板SB露出為止，亦可防止半導體層SM及半導體基板SB受到損壞。
以此方式，於SOI基板1形成元件分離部ST，於塊狀區域1B中，半導體層SM與絕緣層BX被去除而半導體基板SB之上表面露出(不再為SOI構造)，於SOI區域1A中，半導體層SM與絕緣層BX殘存並維持SOI構造。將該階段之SOI基板1稱為基板1C。以下，於提及基板1C之主面時，與SOI區域1A之半導體層SM之主面及塊狀區域1B之半導體基板SB之主面同義。
基板1C具有SOI區域1A及塊狀區域1B，但SOI區域1A可視為具有埋入了絕緣層BX之SOI構造之區域，塊狀區域1B可視為未埋入絕緣層BX而不具備SOI構造之區域。具體而言，基板1C之SOI區域1A係具有將半導體基板SB、半導體基板SB上之絕緣層BX及絕緣層BX上之半導體層SM積層而得之積層構造(SOI構造)之區域，基板1C之塊狀區域1B係厚度整體由半導體基板SB構成之區域。但，SOI區域1A及塊狀區域1B也可包含存在元件分離部ST之區域。於塊狀區域1B中，元件分離部ST之一部分(位於較絕緣層BX之下表面更靠下方之部分)於半導體層SM及絕緣層BX去除後，亦以埋入至半導體基板SB之狀態殘存，該部分成為塊狀區域1B之元件分離部ST。
於該階段，較佳為使與SOI區域1A之半導體層SM鄰接之元件分離部ST的上表面之高度位置不低於SOI區域1A之半導體層SM之上表面，又，較佳為使與塊狀區域1B之半導體基板SB鄰接之元件分離部ST的上表面之高度位置不低於塊狀區域1B之絕緣層BX之上表面。因此，於該階段，與SOI區域1A之半導體層SM鄰接之元件分離部ST的上表面之高度位置與SOI區域1A之半導體層SM之上表面之高度位置大致相同或者較SOI區域1A之半導體層SM之上表面高，更佳為較SOI區域1A之半導體層SM之上表面高。又，與塊狀區域1B之半導體基板SB鄰接之元件分離部ST的上表面之高度位置和塊狀區域1B之半導體基板SB之上表面之高度位置大致相同或者較塊狀區域1B之半導體基板SB之上表面高，更佳為較塊狀區域1B之半導體基板SB之上表面高。但，於本實施形態中，藉由使上述步驟S9中之元件分離部ST之蝕刻厚度變大，可使結束步驟S14之階段中之與塊狀區域1B之半導體基板SB鄰接之元件分離部ST的上表面和塊狀區域1B之半導體基板SB之上表面之高低差(即分離部階差TD2)變小。
其次，於SOI區域1A與塊狀區域1B分別形成MISFET(電晶體)等半導體元件(圖2之步驟S15)。
於基板1C之SOI區域1A中，半導體層SM被劃分為於俯視下由元件分離部ST包圍之複數個區域(活性區域)，於各活性區域之半導體層SM形成MISFET。於基板1C之SOI區域1A中，各活性區域之半導體層SM於俯視下由元件分離部ST包圍周圍，下表面鄰接於絕緣層BX。因此，各活性區域之半導體層SM成為被元件分離部ST與絕緣層BX包圍之狀態。又，於基板1C之塊狀區域1B中，半導體基板SB被劃分為於俯視下由元件分離部ST包圍之複數個區域(活性區域)，於各活性區域之半導體基板SB形成有MISFET。於基板1C之塊狀區域1B中，各活性區域於俯視下由元件分離部ST包圍周圍。
關於步驟S15之一例，以下具體地進行說明。
首先，如圖18所示，在SOI區域1A之半導體層SM之上表面與塊狀區域1B之半導體基板SB之上表面，形成閘極絕緣膜GF1。閘極絕緣膜GF1包含氧化矽膜等，可使用熱氧化法等形成。
其次，如圖19所示，使用光微影技術於SOI基板1上形成如覆蓋塊狀區域1B之閘極絕緣膜GF1且使SOI區域1A之閘極絕緣膜GF1露出之光阻圖案PR4。然後，使用該光阻圖案PR4作為蝕刻遮罩將SOI區域1A之閘極絕緣膜GF1蝕刻去除。此時，塊狀區域1B之閘極絕緣膜GF1被光阻圖案PR4覆蓋，故而未被蝕刻而殘存。於圖19中表示該階段。其後，光阻圖案PR4去除。
其次，如圖20所示，於SOI區域1A之半導體層SM之上表面形成閘極絕緣膜GF2。閘極絕緣膜GF2包含氧化矽膜等，可使用熱氧化法等形成。於用以形成閘極絕緣膜GF2之熱氧化處理時，亦可能有塊狀區域1B之閘極絕緣膜GF1之厚度變厚之情形。
以此方式，可獲得於SOI區域1A之半導體層SM之上表面形成有閘極絕緣膜GF2，且於塊狀區域1B之半導體基板SB之上表面形成有閘極絕緣膜GF1之狀態。於該階段中，閘極絕緣膜GF1較閘極絕緣膜GF2厚。再者，閘極絕緣膜GF1、GF2未形成於元件分離部ST上。形成於SOI區域1A之半導體層SM上之閘極絕緣膜GF2係形成於SOI區域1A之MISFET(第1電晶體)之閘極絕緣膜用之絕緣膜，形成於塊狀區域1B之半導體基板SB上之閘極絕緣膜GF1係形成於塊狀區域1B之MISFET(第2電晶體)之閘極絕緣膜用之絕緣膜。
其次，如圖21所示，於在基板1C之主面上、即閘極絕緣膜GF1、GF2及元件分離部ST上，形成如摻雜多晶矽膜般之矽膜PS作為閘極電極形成用導電膜之後，在矽膜PS上形成氮化矽膜等絕緣膜CPZ。然後，如圖22所示，使用光微影法及乾式蝕刻法將絕緣膜CPZ圖案化之後，使用經圖案化之絕緣膜CPZ作為蝕刻遮罩，將矽膜PS進行乾式蝕刻而圖案化。
如圖22所示，藉由經圖案化之矽膜PS形成閘極電極GE1、GE2。閘極電極GE1係於SOI區域1A中，介隔閘極絕緣膜GF2而形成於半導體層SM上。又，閘極電極GE2係於塊狀區域1B中，介隔閘極絕緣膜GF1而形成於半導體基板SB(p型井PW)上。於閘極電極GE1上，形成有包含經圖案化之絕緣膜CPZ之頂蓋絕緣膜CP1，於閘極電極GE2上，形成有包含經圖案化之絕緣膜CPZ之頂蓋絕緣膜CP2。頂蓋絕緣膜CP1具有與閘極電極GE1大致相同之平面形狀，頂蓋絕緣膜CP2具有與閘極電極GE2大致相同之平面形狀。未被閘極電極GE1、GE2覆蓋之部分之閘極絕緣膜GF1、GF2可藉由將矽膜PS圖案化時之乾式蝕刻或其後之濕式蝕刻等而去除。
此處，以下將形成於SOI區域1A之閘極絕緣膜GF2、閘極電極GE1與頂蓋絕緣膜CP1之積層構造體稱為積層體LT1。又，以下將形成於塊狀區域1B之閘極絕緣膜GF1、閘極電極GE2與頂蓋絕緣膜CP2之積層構造體稱為積層體LT2。
圖23及圖24係與圖22相同之工序階段之主要部分俯視圖，圖22中示出SOI區域1A，圖23中示出塊狀區域1B。由圖22及圖23亦可知，積層體LT1、LT2(閘極電極GE1、GE2)各自之閘極寬度方向之兩端部位於元件分離部ST上，積層體LT1、LT2(閘極電極GE1、GE2)未到達上述階差DS。再者，亦可能有於塊狀區域1B中，如下述圖46般將複數個(例如2個)閘極電極GE2(積層體LT2)排列並配置於相同之活性區域上之情形。又，亦有於SOI區域1A中，將複數個(例如2個)閘極電極GE1(積層體LT1)排列並配置於相同之活性區域上之情形。
其次，於積層體LT1之側面上形成側壁隔片SW1作為側壁絕緣膜。側壁隔片SW1形成工序能以如下方式進行。
首先，如圖25所示，於基板1C之主面整個面上，以覆蓋積層體LT1、LT2之方式形成包含絕緣膜IL1及其上之絕緣膜IL2之積層膜LM。絕緣膜IL1例如包含氧化矽膜，絕緣膜IL2例如包含氮化矽膜。然後，於積層膜LM上形成如覆蓋塊狀區域1B之積層膜LM且使SOI區域1A之積層膜LM露出之光阻圖案PR5。然後，利用各向異性蝕刻技術將積層膜LM進行回蝕，藉此於積層體LT1之兩側面上形成側壁隔片SW1。圖26中示出該階段。塊狀區域1B之積層膜LM被光阻圖案PR5覆蓋，故而未被蝕刻而殘存。以下將殘存於塊狀區域1B之積層膜LM稱為積層膜LM1。其後，光阻圖案PR5去除。側壁隔片SW1係由絕緣膜IL1及絕緣膜IL2形成，該絕緣膜IL1係自半導體層SM上遍及積層體LT1之側面上以大致相同之厚度連續地延伸，該絕緣膜IL2係介隔絕緣膜IL1與半導體層SM及積層體LT1隔開。
其次，如圖27所示，藉由磊晶生長而於SOI區域1A之半導體層SM上形成半導體層EP。半導體層EP例如包含單晶矽。
藉由磊晶生長形成半導體層EP，故而磊晶層(半導體層EP)選擇性地生長於半導體層SM之露出面上，於絕緣膜上磊晶層不生長。因此，於SOI區域1A之半導體層SM之表面中之未被積層體LT1及側壁隔片SW1覆蓋之區域(露出面)上，半導體層EP會選擇性地生長。因此，半導體層EP係於SOI區域1A中，形成於包含積層體LT1及側壁隔片SW1之構造體之兩側。又，於塊狀區域1B中，半導體基板SB被積層膜LM1覆蓋，故而未形成磊晶層(半導體層EP)。
再者，以下，將使SOI區域1A之半導體層SM與形成於該半導體層SM上之半導體層EP結合而成者稱為半導體層SM1。
其次，如圖28所示，形成如覆蓋SOI區域1A且使塊狀區域1B露出之光阻圖案(未圖示)之後，利用各向異性蝕刻技術將塊狀區域1B之積層膜LM1進行回蝕，藉此於積層體LT2之兩側面上形成側壁隔片SW2。SOI區域1A之積層體LT1及側壁隔片SW1被光阻圖案覆蓋，故而未被蝕刻而殘存。其後，光阻圖案去除，圖28中示出該階段。側壁隔片SW2之構成亦與側壁隔片SW1之構成基本上相同。
其次，如圖29所示，藉由蝕刻將構成側壁隔片SW1、SW2之絕緣膜IL2去除。此時，於與絕緣膜IL2相比絕緣膜IL1不易被蝕刻之條件下將絕緣膜IL2蝕刻去除，故而構成側壁隔片SW1、SW2之絕緣膜IL1幾乎未被蝕刻而殘存。又，絕緣膜IL2係利用與頂蓋絕緣膜CP1、CP2相同之材料形成，故而藉由此時之蝕刻，亦可去除頂蓋絕緣膜CP1、CP2。
其次，如圖30所示，對SOI區域1A之半導體層SM1之閘極電極GE1之兩側的區域離子注入磷(P)或砷(As)等n型雜質，藉此形成n- 型半導體區域(外延區域)EX1。又，對塊狀區域1B之半導體基板SB(p型井PW)之閘極電極GE2之兩側的區域離子注入磷(P)或砷(As)等n型雜質，藉此形成n- 型半導體區域(外延區域)EX2。於圖30中，將藉由此時之離子注入而注入有雜質之區域附上點影線示出。
於用以形成n- 型半導體區域EX1之離子注入中，閘極電極GE1及於其側面上延伸之部分之絕緣膜IL1可作為離子注入阻止遮罩發揮功能。又，於用以形成n- 型半導體區域EX2之離子注入中，閘極電極GE2及於其側面上延伸之部分之絕緣膜IL1可作為離子注入阻止遮罩發揮功能。n- 型半導體區域EX1與n- 型半導體區域EX2可藉由相同之離子注入工序形成，抑或藉由不同之離子注入工序形成。
其次，如圖31所示，於閘極電極GE1、GE2之側面上，形成側壁隔片SW3作為側壁絕緣膜。側壁隔片SW3形成工序能以如下方式進行。
即，於在基板1C之主面上，以覆蓋閘極電極GE1、GE2及絕緣膜IL1之方式形成側壁隔片SW3形成用之絕緣膜(例如氮化矽膜)之後，利用各向異性蝕刻技術將該絕緣膜進行回蝕，藉此可於閘極電極GE1、GE2之側面上形成側壁隔片SW3。於SOI區域1A中，側壁隔片SW3係介隔絕緣膜IL1而形成於閘極電極GE1之側面上，又，於塊狀區域1B中，側壁隔片SW3係介隔絕緣膜IL1而形成於閘極電極GE2之側面上。
其次，如圖32所示，對SOI區域1A之半導體層SM1之閘極電極GE1及側壁隔片SW3之兩側之區域離子注入磷(P)或砷(As)等n型雜質，藉此形成n+ 型半導體區域(源極、汲極區域)SD1。又，對塊狀區域1B之半導體基板SB(p型井PW)之閘極電極GE2及側壁隔片SW3之兩側之區域離子注入磷(P)或砷(As)等n型雜質，藉此形成n+ 型半導體區域(源極、汲極區域)SD2。於圖32中，將藉由此時之離子注入而注入有雜質之區域附上點影線示出。
於用以形成n+ 型半導體區域SD1之離子注入中，閘極電極GE1與其兩側之側壁隔片SW3可作為離子注入阻止遮罩發揮功能。又，於用以形成n+ 型半導體區域SD2之離子注入中，閘極電極GE2與其兩側之側壁隔片SW3可作為離子注入阻止遮罩發揮功能。n+ 型半導體區域SD1較n- 型半導體區域EX1雜質濃度高，又，n+ 型半導體區域SD2較n- 型半導體區域EX2雜質濃度高。n+ 型半導體區域SD1與n+ 型半導體區域SD2可藉由相同之離子注入工序形成，抑或藉由不同之離子注入工序形成。
於SOI區域1A之半導體層SM1中，利用n- 型半導體區域EX1及n+ 型半導體區域SD1形成LDD(Light Doped Drain，輕摻雜汲極)構造之源極、汲極區域(源極或汲極用半導體區域)，於塊狀區域1B之半導體基板SB(p型井PW)中，利用n- 型半導體區域EX2及n+ 型半導體區域SD2形成LDD構造之源極、汲極區域。
其次，進行用以使被導入至n+ 型半導體區域SD1、SD2及n- 型半導體區域EX1、EX2等之雜質活化之熱處理即活化退火。於離子注入區域經非晶化之情形時，在該活化退火時，可使其結晶化。
其次，如圖33所示，利用自對準矽化物工藝(Salicide：Self Aligned Silicide)技術，於n+ 型半導體區域SD1、SD2及閘極電極GE1、GE2之各上部(表層部)形成低電阻之金屬矽化物層SL。
具體而言，金屬矽化物層SL能以如下方式形成。即，於基板1C之主面上，以覆蓋閘極電極GE1、GE2及側壁隔片SW3之方式形成金屬矽化物層SL形成用金屬膜。然後，藉由對基板1C實施熱處理，而使n+ 型半導體區域SD1、SD2及閘極電極GE1、GE2之各上部與上述金屬膜發生反應，藉此可形成金屬矽化物層SL。其後，去除未反應之金屬膜，於圖33中示出該階段。
以此方式，進行步驟S15，可於SOI區域1A與塊狀區域1B分別形成MISFET(電晶體)等半導體元件。
其次，如圖34所示，於基板1C之主面上，以覆蓋閘極電極GE1、GE2及側壁隔片SW3之方式，形成絕緣膜SZ1作為層間絕緣膜。作為絕緣膜SZ1，可使用氧化矽膜之單一成分膜、或者氮化矽膜與其上之厚氧化矽膜之積層膜等。亦可於形成絕緣膜SZ1之後，視需要利用CMP法將絕緣膜SZ1之上表面進行研磨。
其次，使用形成於絕緣膜SZ1上之光阻圖案(未圖示)作為蝕刻遮罩，將絕緣膜SZ1進行乾式蝕刻，藉此於絕緣膜SZ1形成接觸孔(貫通孔)。
其次，於接觸孔內形成包含鎢(W)等之導電性插塞PG。例如於在包含接觸孔內之絕緣膜SZ1上依序形成障壁導體膜及鎢膜之後，利用CMP法或回蝕法等去除接觸孔外部之多餘主導體膜及障壁導體膜，藉此可形成插塞PG。
其次，於在埋入有插塞PG之絕緣膜SZ1上形成絕緣膜SZ2後，且於絕緣膜SZ2之特定之區域形成配線溝槽之後，使用單層金屬鑲嵌技術將配線M1埋入至配線溝槽內。配線M1例如為以銅為主成分之銅配線(埋入銅配線)。配線M1係經由插塞PG與n+ 型半導體區域SD1、n+ 型半導體區域SD2、閘極電極GE1或者閘極電極GE2等電性連接。
其後，利用雙道金屬鑲嵌法等形成第2層之後之配線，但此處省略圖示及其說明。又，配線M1及其上層之配線並不限定於鑲嵌配線，可將配線用導電體膜圖案化而形成，亦可設為例如鎢配線或鋁配線等。
以如上方式，製造本實施形態之半導體裝置。
又，於本實施形態中，對形成n通道型MISFET作為MISFE之情形進行了說明，但亦可使導電型相反，而形成p通道型MISFET。又，亦可於SOI區域1A形成n通道型MISFET與p通道型MISFET中之一者或兩者，又，亦可於塊狀區域1B形成n通道型MISFET與p通道型MISFET中之一者或兩者。
＜關於研究例＞ 參照圖35～圖46，對本發明者所研究之研究例進行說明。圖35係表示研究例之半導體裝置之製造工序之流程圖，相當於上述圖2。圖35～圖45係研究例之半導體裝置之製造工序中之主要部分剖視圖，圖46係研究例之半導體裝置之製造工序中之主要部分俯視圖。
於進行上述步驟S1～S8之工序而獲得上述圖9之構造之後，在研究例之情形時，亦如相當於上述圖10之圖36所示，形成如覆蓋SOI區域1A且使塊狀區域1B露出之光阻圖案PR1。
其次，如圖37所示，使用光阻圖案PR1作為蝕刻遮罩，將塊狀區域1B之絕緣膜ZM1進行乾式蝕刻而去除(圖35之步驟S109)。作為蝕刻氣體係使用氟碳氣體。
於塊狀區域1B中，在步驟S109中去除絕緣膜ZM1，半導體層SM之上表面露出。另一方面，於SOI區域1A中，絕緣膜ZM1未被蝕刻而保持原狀殘存。又，元件分離部ST中之未被光阻圖案PR1覆蓋而露出之區域亦於步驟S109中被蝕刻。因此，當進行步驟S109之蝕刻時，於存在於SOI區域1A與塊狀區域1B之交界之元件分離部ST之上表面，在與光阻圖案PR1之側面對準之位置形成階差DS101。
與上述步驟S9不同，於研究例之情形時，在步驟S109中，在塊狀區域1B之絕緣膜ZM1被去除而塊狀區域1B之半導體層SM之上表面露出之階段，結束蝕刻。因此，步驟S109中之元件分離部ST之蝕刻厚度T103與即將進行步驟S109之前之塊狀區域1B之絕緣膜ZM1的厚度T1大致相同(即T103＝T1)。因此，結束步驟S109之蝕刻之階段之階差DS101之大小與即將進行步驟S109之前之塊狀區域1B之絕緣膜ZM1的厚度T1大致相同。
其次，於研究例之情形時，不進行上述步驟S10之氧電漿處理，而如圖38所示，使用光阻圖案PR1作為蝕刻遮罩，將塊狀區域1B之半導體層SM選擇性地進行乾式蝕刻而去除(圖35之步驟S111)。藉此，於塊狀區域1B中，絕緣層BX之上表面露出。該步驟S111之蝕刻係使用各向同性之乾式蝕刻，作為蝕刻氣體係使用SF6 氣體等。於進行了步驟S111之蝕刻工序之後，如圖39所示，藉由灰化等去除光阻圖案PR1。
於該階段中，在SOI區域1A中，成為絕緣膜ZM1殘存且絕緣膜ZM1之上表面露出之狀態，另一方面，於塊狀區域1B中，成為絕緣層BX之上表面露出之狀態。
其次，如圖39所示，於形成上述光阻圖案PR2(此處未圖示)之後進行離子注入，藉此於SOI區域1A之半導體基板SB形成半導體區域GP(圖35之步驟S112)。然後，於形成上述光阻圖案PR3(此處未圖示)之後進行離子注入，藉此於塊狀區域1B之半導體基板SB形成p型井PW(圖35之步驟S113)。
其次，如圖40所示，將SOI區域1A之絕緣膜ZM1與塊狀區域1B之絕緣層BX進行濕式蝕刻而去除(圖35之步驟S114)。藉此，於SOI區域1A中，半導體層SM之上表面露出，於塊狀區域1B中，半導體基板SB(p型井PW)之上表面露出。作為蝕刻液係使用氫氟酸。
其次，如圖41所示，使用熱氧化法等於SOI區域1A之半導體層SM之上表面與塊狀區域1B之半導體基板SB之上表面形成閘極絕緣膜GF1。然後，如圖42所示，於形成上述光阻圖案PR4之後，使用該光阻圖案PR4作為蝕刻遮罩，將SOI區域1A之閘極絕緣膜GF1蝕刻去除。其後，於去除光阻圖案PR4之後，如圖43所示，使用熱氧化法等於SOI區域1A之半導體層SM之上表面形成閘極絕緣膜GF2。以此方式，可獲得於SOI區域1A之半導體層SM之上表面形成有閘極絕緣膜GF2，且於塊狀區域1B之半導體基板SB之上表面形成有閘極絕緣膜GF1之狀態。
其次，如圖44所示，於在閘極絕緣膜GF1、GF2及元件分離部ST上形成矽膜PS之後，在矽膜PS上形成絕緣膜CPZ。然後，藉由乾式蝕刻將絕緣膜CPZ及矽膜PS圖案化。藉此，如圖45所示，於SOI區域1A形成閘極絕緣膜GF2、閘極電極GE1與頂蓋絕緣膜CP1之積層體LT1，於塊狀區域1B形成閘極絕緣膜GF1、閘極電極GE2與頂蓋絕緣膜CP2之積層體LT2。
關於之後之工序，於研究例之情形時亦與上述圖25～圖34之情形相同，故而此處省略其圖示及說明。
根據本發明者之研究可知，於圖35～圖44之研究例之製造工序之情形時，產生如下問題。
即，於研究例之情形時，在結束步驟S114之階段(圖40之階段)，與SOI區域1A之分離部階差TD1相比，塊狀區域1B之分離部階差TD2變得相當大。
此處，SOI區域1A之分離部階差TD1係包含SOI區域1A之半導體層SM之上表面、及與SOI區域1A之半導體層SM鄰接之元件分離部ST之階差。SOI區域1A之分離部階差TD1之大小對應於SOI區域1A之半導體層SM之上表面和與SOI區域1A之半導體層SM鄰接之元件分離部ST之上表面的高低差。又，塊狀區域1B之分離部階差TD2係包含塊狀區域1B之半導體基板SB之上表面、及與塊狀區域1B之半導體基板SB鄰接之元件分離部ST之階差。塊狀區域1B之分離部階差TD2之大小對應於塊狀區域1B之半導體基板SB之上表面和與塊狀區域1B之半導體基板SB鄰接之元件分離部ST之上表面的高低差。
以下說明與SOI區域1A之分離部階差TD1相比，塊狀區域1B之分離部階差TD2變得相當大之原因。
於在步驟S109中去除了塊狀區域1B之絕緣膜ZM1時，未被光阻圖案PR1覆蓋而露出之元件分離部ST被蝕刻與絕緣膜ZM1之厚度大致相同程度。又，於在步驟S114中去除了SOI區域1A之絕緣膜ZM1及塊狀區域1B之絕緣層BX時，露出之元件分離部ST在與SOI區域1A之半導體層SM鄰接之位置、及與塊狀區域1B之半導體基板SB鄰接之位置被蝕刻大致相同程度。因此，步驟S109之蝕刻工序與步驟S114之蝕刻工序對於與分離部階差TD1相比分離部階差TD2變得相當大幾乎無貢獻。
與此相對，於在步驟S111中去除了塊狀區域1B之半導體層SM時，未被光阻圖案PR1覆蓋而露出之元件分離部ST幾乎未被蝕刻。因此，與即將進行步驟S111之前(圖37)之塊狀區域1B之絕緣膜ZM1之上表面和鄰接於其之元件分離部ST之上表面的高低差H101相比，步驟S111之結束時間點(圖38)之塊狀區域1B之半導體層SM之上表面和鄰接於其之元件分離部ST之上表面的高低差H102相應於步驟S111中所去除之半導體層SM之厚度T101之量變大。即，H102＝H101＋T101成立。因此，於結束步驟S114之階段(圖40)中，與SOI區域1A之分離部階差TD1相比，塊狀區域1B之分離部階差TD2變得相當大。
又，於如圖41般在SOI區域1A之半導體層SM之上表面及塊狀區域1B之半導體基板SB之上表面形成閘極絕緣膜GF1之後，如圖42般將SOI區域1A之閘極絕緣膜GF1蝕刻去除，但因該蝕刻，與SOI區域1A之半導體層SM鄰接之元件分離部ST的上表面亦被蝕刻。藉此，SOI區域1A之分離部階差TD1進一步變小。然而，於該蝕刻時，塊狀區域1B被光阻圖案PR4覆蓋，故而與塊狀區域1B之半導體基板SB鄰接之元件分離部ST的上表面亦未被蝕刻，故而塊狀區域1B之分離部階差TD2不會變小。因此，與SOI區域1A之分離部階差TD1相當小之情況相比，塊狀區域1B之分離部階差TD2成為相當大之狀態。
SOI區域1A之分離部階差TD1由於較小，故而不會產生由SOI區域1A之分離部階差TD1引起之不良情況。然而，塊狀區域1B之分離部階差TD2由於相當大，故而有產生由塊狀區域1B之分離部階差TD2引起之不良情況之虞。
作為由塊狀區域1B之分離部階差TD2引起之不良情況之示例，可列舉於形成閘極電極GE1、GE2形成用導電膜、此處為矽膜PS之後，藉由蝕刻將該矽膜PS圖案化時，在與塊狀區域1B之分離部階差TD2鄰接之位置產生矽膜PS之蝕刻殘留物(蝕刻殘渣)PS1。即，如圖45所示，於自塊狀區域1B之半導體基板SB之上表面突出之部分的元件分離部ST之側壁上，會產生矽膜PS之蝕刻殘留物PS1。當產生該蝕刻殘留物PS1時，該蝕刻殘留物PS1具有導電性，故而有使半導體裝置之可靠性降低之虞。例如於如圖46般將複數個(此處為2個)閘極電極GE2(積層體LT2)排列並配置於相同之活性區域上之情形時，有該複數個(此處為2個)閘極電極GE2彼此經由沿著分離部階差TD2殘存之矽膜PS之蝕刻殘留物PS1相連之虞。因此，必須防止於與塊狀區域1B之分離部階差TD2鄰接之位置產生矽膜PS之蝕刻殘留物PS1。再者，圖46係俯視圖，但為了易於觀察圖式，對矽膜PS之蝕刻殘留物PS1附上影線。
為了防止於與塊狀區域1B之分離部階差TD2鄰接之位置產生矽膜PS之蝕刻殘留物PS1，有效的是使分離部階差TD2之大小變小。若使分離部階差TD2變小，則不易於與分離部階差TD2鄰接之位置產生矽膜PS之蝕刻殘留物PS1。
又，為了使分離部階差TD2變小，亦考慮使步驟S114之過蝕刻變大。然而，於此情形時，即便可使與塊狀區域1B之半導體基板SB鄰接之位置之元件分離部ST之蝕刻厚度變大，且使分離部階差TD2變小，與SOI區域1A之半導體層SM鄰接之位置之元件分離部ST之蝕刻厚度亦會變大。因此，有SOI區域1A之半導體層SM之上表面之高度位置變得較元件分離部ST之上表面高，而SOI區域1A之半導體層SM之側面露出之虞，該情況因有於將閘極電極用矽膜PS圖案化時，導致於SOI區域1A中產生矽膜PS之蝕刻殘留物之虞，故而不理想。
＜關於本實施形態之主要特徵＞ 於本實施形態中，在步驟S9中，使用光阻圖案PR1(第1遮罩層)作為蝕刻遮罩，藉由乾式蝕刻(第1乾式蝕刻)將塊狀區域1B(第2區域)之絕緣膜ZM1(第1絕緣膜)去除，使塊狀區域1B之半導體層SM露出。該步驟S9之乾式蝕刻(第1乾式蝕刻)係使用含有氟碳氣體之氣體(第1氣體)。
本實施形態之主要特徵之一(第1特徵)在於：步驟S9之乾式蝕刻中之未被光阻圖案PR1覆蓋之元件分離部ST之蝕刻厚度T3係即將開始步驟S9之乾式蝕刻之前之階段的SOI區域1A之絕緣膜ZM1之厚度T1與半導體層SM之厚度T2之合計以上(T3≧T1＋T2)。以T3≧T1＋T2成立之方式進行步驟S9之乾式蝕刻之目的在於使上述塊狀區域1B之分離部階差TD2變小。
即，於上述研究例之情形時，在步驟S109中，在塊狀區域1B之絕緣膜ZM1被去除而塊狀區域1B之半導體層SM之上表面露出之階段，結束蝕刻。因此，步驟S109中之元件分離部ST之蝕刻厚度T103與即將進行步驟S109之前之塊狀區域1B的絕緣膜ZM1之厚度T1大致相同(即T103＝T1)。其後，於結束步驟S114之階段(圖40)，塊狀區域1B之分離部階差TD2變得相當大。
與此相對，於本實施形態中，在步驟S9中，將塊狀區域1B之絕緣膜ZM1去除而使塊狀區域1B之半導體層SM之上表面露出之後，亦暫時持續進行乾式蝕刻，使未被光阻圖案PR1覆蓋之元件分離部ST之乾式蝕刻持續特定時間。即，於步驟S9中，以藉由使塊狀區域1B之半導體層SM露出之後之過蝕刻，將元件分離部ST以與半導體層SM之厚度T2相同之程度或超出其上地進行蝕刻之方式，設定過蝕刻時間。即，於之後進行之步驟S11中，元件分離部ST幾乎未被蝕刻，故而預先考慮該情況，於步驟S9中，使半導體層SM露出之後之過蝕刻變大，藉由該過蝕刻而將元件分離部ST以與半導體層SM之厚度T2相同之程度或超出其上地進行蝕刻。藉此，可於結束步驟S14之階段(圖17)，使塊狀區域1B之分離部階差TD2變小。
於上述研究例之情形時，步驟S109與步驟S111中之元件分離部ST之合計之蝕刻厚度較步驟S109與步驟S111中被去除之塊狀區域1B之絕緣膜ZM1及半導體層SM之合計之厚度小，而為半導體層SM之厚度之量，該情況將會導致於結束步驟S114之階段，塊狀區域1B之分離部階差TD2變大。與此相對，於本實施形態中，步驟S9與步驟S11中之元件分離部ST之合計之蝕刻厚度接近步驟S9與步驟S11中被去除之塊狀區域1B之絕緣膜ZM1及半導體層SM之合計之厚度(即T1＋T2)，故而可於結束步驟S14之階段，使塊狀區域1B之分離部階差TD2變小。
因此，於本實施形態中，在結束步驟S14之階段(圖17之階段)、或已形成閘極絕緣膜GF1、GF2之階段(圖20之階段)，不僅可使SOI區域1A之分離部階差TD1變小，亦可使塊狀區域1B之分離部階差TD2變小。例如，可使SOI區域1A之分離部階差TD1與塊狀區域1B之分離部階差TD2為大致相同程度。
於本實施形態中，藉由使步驟S9中之元件分離部ST之蝕刻厚度T3變大，可使塊狀區域1B之分離部階差TD2變小，故而可防止產生由塊狀區域1B之分離部階差TD2引起之不良情況。例如，可防止如下情況：於在已形成閘極電極GE1、GE2形成用導電膜、此處為矽膜PS之後，藉由蝕刻將該矽膜PS圖案化時，於與塊狀區域1B之分離部階差TD2鄰接之位置產生矽膜PS之蝕刻殘留物(蝕刻殘渣)。因此，可提高半導體裝置之可靠性。又，可提高半導體裝置之製造良率。又，半導體裝置之製造工序之管理變得容易，而容易製造半導體裝置。
本實施形態之主要特徵中之另一特徵(第2特徵)在於：於步驟S9之乾式蝕刻之後，在步驟S10中對基板(SOI基板1)進行氧電漿處理。於該步驟S10之氧電漿處理之後，在步驟S11中使用光阻圖案PR1作為蝕刻遮罩，藉由乾式蝕刻將塊狀區域1B之半導體層SM去除而使塊狀區域1B之絕緣層BX露出。
以下，對在步驟S9與步驟S11之間導入步驟S10之氧電漿處理之理由進行說明。
當利用乾式蝕刻之蝕刻量較多時，容易產生伴隨該乾式蝕刻而產生之沈積物，該沈積物之產生量變多。伴隨乾式蝕刻而產生之沈積物係伴隨乾式蝕刻而生成之反應生成物，且含有乾式蝕刻中所使用的氣體分子中所包含之原子。於步驟S9中，使用含有氟碳氣體之氣體，故而於步驟S9中伴隨乾式蝕刻而產生之沈積物包含碳(C)原子及氟(F)原子，更特定而言，包含含有碳(C)及氟(F)之聚合物。
與上述研究例之步驟S109相比，於本實施形態之步驟S9中，加大了過蝕刻(過蝕刻量、過蝕刻時間)，在步驟S9中伴隨乾式蝕刻而產生之沈積物之量容易變多。當於殘存有步驟S9中伴隨乾式蝕刻而產生之沈積物之狀態下，進行步驟S11之蝕刻工序時，有伴隨步驟S9之乾式蝕刻而產生之沈積物成為妨礙，被該沈積物遮蔽之半導體層SM局部殘存，產生半導體層SM之蝕刻殘留物(蝕刻殘渣)之虞。例如，當於結束步驟S9之乾式蝕刻之階段，在塊狀區域1B中，元件分離部ST之上表面處於較半導體層SM之上表面高之位置之情形時，有上述沈積物附著於自半導體層SM之上表面突出之部分之元件分離部ST之側壁上，且該沈積物成為妨礙而導致於步驟S11中產生半導體層SM之蝕刻殘留物之虞。又，當於結束步驟S9之乾式蝕刻之階段，在塊狀區域1B中，元件分離部ST之上表面位於較半導體層SM之上表面低之位置之情形時，有上述沈積物附著於自元件分離部ST之上表面突出之部分之半導體層SM之側壁上，且該沈積物成為妨礙而導致於步驟S11中產生半導體層SM之蝕刻殘留物之虞。不論如何，當於殘存有步驟S9中伴隨乾式蝕刻而產生之沈積物之狀態下，進行步驟S11之蝕刻工序時，有產生半導體層SM之蝕刻殘留物之虞。半導體層SM並非絕緣體，故而為了提高半導體裝置之可靠性，較理想為儘可能防止此種半導體層SM之蝕刻殘留物。
因此，於本實施形態中，於在步驟S9中進行了使用含有氟碳氣體之氣體之乾式蝕刻之後，在步驟S10中進行氧電漿處理。氧電漿處理適於將伴隨使用氟碳氣體之乾式蝕刻而產生之沈積物(包含碳原子及氟原子之聚合物)去除。因此，可利用步驟S10之氧電漿處理將因步驟S9之乾式蝕刻而產生之沈積物去除。藉此，步驟S11係於已去除伴隨步驟S9之乾式蝕刻而產生之沈積物之狀態下進行，故而可確實地防止於在步驟S11中藉由蝕刻去除塊狀區域1B之半導體層SM時，產生半導體層SM之蝕刻殘留物(蝕刻殘渣)。因此，可提高半導體裝置之可靠性。又，可提高半導體裝置之製造良率。又，半導體裝置之製造工序之管理變得容易，而容易製造半導體裝置。
於上述研究例之情形時，步驟S109中之過蝕刻較少，故而伴隨步驟S109之乾式蝕刻而產生之沈積物較少即可，故而與本實施形態不同，即便於步驟S10中不進行氧電漿處理，在步驟S114中亦不易產生半導體層SM之蝕刻殘留物。與此相對，於本實施形態中，注意到，為了使塊狀區域1B之分離部階差TD2變小而加大步驟S9中之過蝕刻，因此導致伴隨步驟S9之乾式蝕刻而產生之沈積物之量變多，從而導入步驟S10之氧電漿處理以避免步驟S11中產生由該沈積物引起之不良情況。因此，極為重要的是將上述第1特徵與上述第2特徵組合，藉此，可達成防止由塊狀區域1B之分離部階差TD2引起之不良情況、以及防止由因步驟S9之乾式蝕刻產生之沈積物引起之不良情況。於本實施形態中，藉由使步驟S9中之元件分離部ST之蝕刻厚度T3變大，可使分離部階差TD2變小，並且藉由追加步驟S10之氧電漿處理，可消除由使步驟S9中之元件分離部ST之蝕刻厚度T3變大所致之不良情況，故而可提高半導體裝置之可靠性。
以下，對本實施形態之又一特徵進行說明。
於步驟S9中，必須防止塊狀區域1B之半導體層SM整體被去除而使得絕緣層BX露出。即，於步驟S9之乾式蝕刻結束之階段及步驟S10之氧電漿處理結束之階段，必須為塊狀區域1B之半導體層SM呈層狀殘存於絕緣層BX上，塊狀區域1B之絕緣層BX未露出之狀態。然而，於步驟S9中，使塊狀區域1B之半導體層SM露出之後之過蝕刻變大，故而若未預先使元件分離部ST及絕緣膜ZM1相對於半導體層SM之蝕刻選擇比變高，則有塊狀區域1B之半導體層SM於步驟S9中過剩地被蝕刻，而導致塊狀區域1B之半導體層SM消失之虞。因此，雖然於步驟S9中，在與絕緣膜ZM1及元件分離部ST相比半導體層SM不易被蝕刻之條件下進行乾式蝕刻，但較理想為設定如絕緣層BX及元件分離部ST相對於半導體層SM之蝕刻選擇比儘可能變高之蝕刻條件。再者，所謂絕緣層BX及元件分離部ST相對於半導體層SM之蝕刻選擇比係對應於絕緣層BX及元件分離部ST之蝕刻速度相對於半導體層SM之蝕刻速度之比。
因此，雖然於步驟S9中，使用氟碳氣體作為蝕刻氣體，但較佳為步驟S9中所使用之氟碳氣體係於氣體分子中包含2個以上之碳(C)原子，或者於氣體分子中包含1個以上之氫(H)原子。藉此，可使絕緣層BX及元件分離部ST相對於半導體層SM之蝕刻選擇比變高，故而於步驟S9中，可抑制半導體層SM之蝕刻，且以較高之選擇比將絕緣層BX及元件分離部ST蝕刻。
再者，於氣體分子中包含2個以上之碳(C)原子之氟碳氣體例如為C2 F6 氣體、C4 F8 氣體或C4 F6 氣體等。又，於氣體分子中包含1個以上之氫(H)原子之氟碳氣體例如為CHF3 氣體或CH2 F2 氣體等。可將該等氣體之一種以上較佳地使用於步驟S9之乾式蝕刻。
於步驟S9中，較佳為使用如於氣體分子中包含2個以上之碳(C)原子或者於氣體分子中包含1個以上之氫(H)原子之氟碳氣體，而非CF4 氣體，但於使用此種氣體進行乾式蝕刻之情形時，伴隨乾式蝕刻而產生之沈積物(反應生成物)會更容易產生。然而，於本實施形態中，在步驟S9之後進行步驟S10之氧電漿處理，故而藉由使用此種氣體進行步驟S9，即便伴隨乾式蝕刻而產生之沈積物之生成量變多，該沈積物亦可藉由步驟S10之氧電漿處理確實地去除。因此，可不產生不良情況地將如於氣體分子中包含2個以上之碳(C)原子或者於氣體分子中包含1個以上之氫(H)原子之氟碳氣體用於步驟S9之乾式蝕刻。
又，步驟S9之蝕刻工序較佳為進行各向異性之乾式蝕刻。又，步驟S11之蝕刻工序較佳為進行各向同性之乾式蝕刻。關於其理由，以下將進行說明。
即，於步驟S11中，蝕刻對象為半導體層SM，故而於已進行各向異性之乾式蝕刻之情形時，有於塊狀區域1B中，在元件分離部ST之側壁上殘存半導體層SM之蝕刻殘留物之虞，但由於半導體層SM並非絕緣體，故而較理想為儘可能防止此種半導體層SM之蝕刻殘留物。又，上述溝槽TR(之剖面形狀)容易具有錐形形狀，故而元件分離部ST(之剖面形狀)亦容易具有錐形形狀。於元件分離部ST具有錐形形狀之情形時，即便欲利用各向異性之乾式蝕刻去除半導體層SM，被錐形形狀之元件分離部ST遮蔽之部分之半導體層SM亦容易以蝕刻殘留物之形式殘存於元件分離部ST之側壁上。因此，步驟S11之蝕刻工序較佳為進行各向同性之乾式蝕刻，藉此，可更確實地防止於塊狀區域1B中，在元件分離部ST之側壁上殘存半導體層SM之蝕刻殘留物。
又，於在步驟S9之蝕刻工序中使用各向同性之乾式蝕刻之情形時，在光阻圖案PR1之側面之下方，元件分離部ST被旁側蝕刻。因此，步驟S9之蝕刻工序較佳為使用各向異性之乾式蝕刻，藉此，可防止於光阻圖案PR1之側面之下方，元件分離部ST被旁側蝕刻。藉此，於元件分離部ST之平面尺寸變小之情形時，亦容易應用本實施形態之製造工序。因此，有利於半導體裝置之小型化。又，為了對絕緣膜ZM1及元件分離部ST進行各向異性乾式蝕刻，較佳為使用氟碳氣體之乾式蝕刻，藉由於步驟S9中使用含有氟碳氣體之氣體，可確實地對絕緣膜ZM1及元件分離部ST進行各向異性乾式蝕刻。
又，於步驟S11中，為了選擇性地去除半導體層SM，進行氟自由基主體之各向同性乾式蝕刻(例如使用SF6 氣體之各向同性乾式蝕刻)，但於此種各向同性乾式蝕刻中，伴隨步驟S9之使用有氟碳氣體之乾式蝕刻而產生之沈積物不易去除。然而，於本實施形態中，在步驟S9之後進行步驟S10之氧電漿處理，藉此去除伴隨步驟S9之乾式蝕刻而產生之沈積物，其後，進行步驟S11。因此，可於伴隨步驟S9之乾式蝕刻而產生之沈積物不會帶來不良影響之情況下，確實地進行步驟S11之各向同性乾式蝕刻。
(實施形態2) 圖47係表示本實施形態2之半導體裝置之製造工序之流程圖，且對應於上述圖2。
本實施形態2之製造工序與上述實施形態1之製造工序之不同點在於：於上述步驟S10(氧電漿處理)與上述步驟S11(半導體層SM之乾式蝕刻)之間，追加有步驟S10a(參照圖47)。
即，於本實施形態2中，亦與上述實施形態1同樣地進行上述步驟S9(絕緣膜ZM1之乾式蝕刻)之前之工序而獲得上述圖11之構造。然後，於本實施形態2中，亦在與上述實施形態1同樣地進行上述步驟S10之氧電漿處理之後，與上述實施形態1不同，於本實施形態2中對SOI基板1進行使用含有氟碳氣體及氧氣之氣體(混合氣體)之電漿處理(圖47之步驟S10a)。於進行步驟S10a之電漿處理之後，在本實施形態2中，亦與上述實施形態1同樣地進行上述步驟S11(半導體層SM之乾式蝕刻)，藉此獲得上述圖12之構造。步驟S9、步驟S10、步驟S10a與步驟S11較佳為不使SOI基板1暴露於大氣中而連續地進行。關於其後之工序，本實施形態2亦與上述實施形態1相同，故而此處省略其重複之說明。
以下對作為本實施形態2與上述實施形態1之不同點之步驟S10a之電漿處理進行說明。
於步驟S10之氧電漿處理中，伴隨步驟S9之乾式蝕刻而產生之沈積物可去除，但有塊狀區域1B之半導體層SM之表面因步驟S10之氧電漿處理而略微氧化之虞。而且，步驟S11之蝕刻工序係於與半導體層SM(矽層)相比氧化矽(絕緣層BX及元件分離部ST)不易被蝕刻之條件下進行。因此，與於塊狀區域1B之半導體層SM之表面被氧化之狀態下進行半導體層SM之蝕刻工序(步驟S11)相比，較理想為於塊狀區域1B之半導體層SM之表面露出之狀態下進行半導體層SM之蝕刻工序(步驟S11)。
因此，於本實施形態2中，在步驟S10(氧電漿處理)之後且在步驟S11(半導體層SM之乾式蝕刻工序)之前，進行可去除塊狀區域1B之半導體層SM之表面之氧化膜(氧化矽膜)之步驟S10a。步驟S10a具有如下作用：於在步驟S10中在塊狀區域1B之半導體層SM之表面形成有氧化膜之情形時，對該氧化膜進行蝕刻而將其去除。因此，步驟S10a亦可視為乾式蝕刻工序。於步驟S10a中，未被光阻圖案PR1覆蓋而露出之元件分離部ST之表層部亦被蝕刻。
為了可去除塊狀區域1B之半導體層SM之表面之氧化膜，步驟S10a中所使用之氣體含有氟碳氣體。然而，步驟S9重要的是提高氧化矽(絕緣膜ZM1及元件分離部ST)之蝕刻選擇性，與其相比，步驟S10a即便並未太提高氧化矽之蝕刻選擇性亦無妨。其原因在於：步驟S9如上所述蝕刻量較大，若不提高氧化矽之蝕刻選擇比，則有塊狀區域1B之半導體層SM消失之虞，與此相對，於步驟S10a中，只要進行可去除半導體層SM之表面之氧化膜之程度之蝕刻便可，由於蝕刻量較小，故而即便並未太提高氧化矽之蝕刻選擇性亦無妨。即，與步驟S9相比，步驟S10a之氧化矽之蝕刻厚度較小，故而與步驟S9相比，步驟S10a可使元件分離部ST相對於半導體層SM之蝕刻選擇比變小。又，與步驟S9相比，步驟S10a可使元件分離部ST之蝕刻速度變小。
因此，步驟S9與步驟S10a均具有對元件分離部ST之蝕刻作用，但與步驟S9中之元件分離部ST(未被光阻圖案PR1覆蓋之元件分離部ST)之蝕刻厚度相比，步驟S10a中之元件分離部ST(未被光阻圖案PR1覆蓋之元件分離部ST)之蝕刻厚度變小。若列舉一例，則步驟S10a中之元件分離部ST之蝕刻厚度為步驟S9中之元件分離部ST之蝕刻厚度之30%以下，例如為2～6 nm左右。步驟S10a係為了去除步驟S10中所形成之氧化膜而進行，故而步驟S10a之乾式蝕刻可為各向同性，亦可為各向異性。
另一方面，當即便於步驟S10中特意去除伴隨步驟S9而產生之沈積物，亦會產生伴隨步驟S10a而產生之沈積物時，於在步驟S10a中產生之沈積物殘存之狀態下，進行步驟S11，故而有於步驟S11中產生由步驟S10a中產生之沈積物引起之半導體層SM之蝕刻殘留物之虞。因此，於步驟S10a中，必須於儘可能不產生伴隨步驟S10a而產生之沈積物(反應生成物)之同時可去除塊狀區域1B之半導體層SM之表面之氧化膜。
為了去除氧化膜，有效的是使用氟碳氣體，另一方面，為了抑制產生伴隨使用氟碳氣體之乾式蝕刻而產生之沈積物，有效的是使所使用之蝕刻氣體中亦含有氧氣，且提高該氧氣之比率。因此，於步驟S10a中，進行使用有包含氟碳氣體與氧氣之混合氣體之電漿處理(乾式蝕刻)，藉此，抑制沈積物(反應生成物)之產生，並去除塊狀區域1B之半導體層SM之表面之氧化膜。
步驟S9中所使用之氣體含有氟碳氣體，亦可進而含有氧氣。然而，若使氧氣相對於氟碳氣體之比率變大，則會產生蝕刻速度降低及蝕刻選擇比降低之情況。步驟S9必須使元件分離部ST之蝕刻厚度變大且提高元件分離部ST之蝕刻選擇比，故而步驟S9中所使用之氣體較理想為不包含氧氣，或即便包含氧氣，亦使氧氣之比率於某種程度上變小。步驟S9中所使用之氣體不包含氧氣，或即便包含氧氣，氧氣之比率亦較小，伴隨於此，即便步驟S9中之沈積物之產生量變多，亦於步驟S10中去除該沈積物，故而無妨。
另一方面，步驟S10a因氧化矽之蝕刻厚度較小，故而氧化矽之蝕刻速度無須提高太多，又，亦無須使氧化矽之蝕刻選擇比提高太多，另一方面，為了不對步驟S11帶來不良影響，於步驟S10a中，必須抑制伴隨蝕刻而產生之沈積物之產生。因此，步驟S10a中所使用之氣體較理想為使氧氣相對於氟碳氣體之比率在某種程度上提高。
因此，於本實施形態2之情形時，於步驟S9中使用含有氟碳之氣體，於步驟S10a中使用含有氟碳氣體及氧氣之氣體。而且，於為了使步驟S9中所使用之氣體不含有氧氣，或者步驟S9中所使用之氣體含有氧氣之情形時，使步驟S9中所使用之氣體中之氧氣相對於氟碳氣體之比率小於步驟S10a中所使用之氣體中之氧氣相對於氟碳氣體之比率。即，步驟S9中所使用之氣體係以步驟S9中所使用之氣體中之氧氣相對於氟碳氣體之比率較步驟S10a中所使用之氣體中之氧氣相對於氟碳氣體之比率小的方式含有氧氣，或者不含有氧氣。因此，可能有步驟S9中所使用之氣體不包含氧氣之情形及包含氧氣之情形，於步驟S9中所使用之氣體包含氧氣之情形時，相比步驟S9，步驟S10a之氧氣相對於氟碳氣體之比率較大。
藉此，於步驟S9中，所使用之氣體不包含氧氣，或即便包含氧氣，氧氣之比率亦較小，因此可抑制塊狀區域1B之半導體層SM之蝕刻，且以較高之選擇比將絕緣層BX及元件分離部ST進行蝕刻。於步驟S9中，容易產生伴隨乾式蝕刻而產生之沈積物，該沈積物可於步驟S10中去除。而且，於步驟S10a中，所使用之氣體包含氟碳氣體及氧氣，並且氧氣之比率較大，因此可抑制或防止伴隨步驟S10a之沈積物之產生，且可於步驟S10a中去除在步驟S10中形成於塊狀區域1B之半導體層SM之表面之氧化膜。藉此，可於塊狀區域1B之半導體層SM之表面確實地露出之狀態下進行步驟S11，故而可更確實地進行步驟S11之蝕刻工序。藉此，可提高半導體裝置之可靠性。又，可提高半導體裝置之製造良率。又，半導體裝置之製造工序之管理變得容易，而容易製造半導體裝置。
又，於步驟S9中，為了提高對絕緣膜ZM1及元件分離部ST之蝕刻作用並提高蝕刻選擇比，較佳為所使用之氟碳氣體於氣體分子中包含2個以上之碳原子，或者於氣體分子中包含1個以上之氫原子。另一方面，步驟S10a之針對半導體層SM之表面之氧化膜或元件分離部ST之蝕刻作用無需提高太多，另一方面，為了使伴隨蝕刻而產生之沈積物不易產生，步驟S10a中所使用之氟碳氣體較佳為使用CF4 氣體。於步驟S10a中，使用CF4 氣體作為氟碳氣體，藉此可確實地抑制或防止伴隨蝕刻而產生之沈積物之產生，且可更確實地防止步驟S10a中產生之沈積物對步驟S11帶來不良影響。
再者，所謂包含氟碳氣體與氧氣之氣體(混合氣體)中之氧氣相對於氟碳氣體之比率，定義為導入至電漿裝置時之氧氣之流量相對於氟碳氣體之流量之比率。例如，於導入至電漿裝置時之氟碳氣體之流量為X1 sccm且氧氣之流量為X2 sccm之情形時，氧氣相對於氟碳氣體之比率成為X2 /X1 。因此，於將在步驟S9中導入至電漿裝置(乾式蝕刻裝置)之氟碳氣體之流量設為X3 sccm且將氧氣之流量設為X4 sccm，將在步驟S10a中導入至電漿裝置(乾式蝕刻裝置)之氟碳氣體之流量設為X5 sccm且將氧氣之流量設為X6 sccm時，(X4 /X3 )＜(X6 /X5 )成立。但，X3 ＞0、X4 ≧0、X5 ＞0、X6 ＞0亦成立。該情況對於下述實施形態3中之步驟S9、S10b亦相同。
(實施形態3) 圖48係表示本實施形態3之半導體裝置之製造工序之流程圖，且對應於上述圖2。
本實施形態3之製造工序與上述實施形態1之製造工序之不同點在於：代替上述步驟S10(氧電漿處理)而進行步驟S10b(參照圖48)。
即，於本實施形態3中，亦與上述實施形態1同樣地進行上述步驟S9(絕緣膜ZM1之乾式蝕刻)之前之工序而獲得上述圖11之構造。然後，於本實施形態3中，與上述實施形態1不同，不進行上述步驟S10，取而代之，對SOI基板1進行使用含有氟碳氣體與氧氣之氣體(混合氣體)之電漿處理(乾式蝕刻)(圖48之步驟S10b)。再者，於上述實施形態1、2之步驟S10中，預先將氧氣電漿化，不使用氟碳氣體。
於進行步驟S10b之電漿處理之後，在本實施形態3中，亦與上述實施形態1同樣地進行上述步驟S11(半導體層SM之乾式蝕刻)，藉此獲得上述圖12之構造。步驟S9、步驟S10b與步驟S11較佳為不使SOI基板1暴露於大氣中而連續地進行。關於其後之工序，本實施形態3亦與上述實施形態1相同，故而此處省略其重複之說明。
以下對作為本實施形態3與上述實施形態1之不同點之步驟S10b之電漿處理進行說明。
步驟S10b係為了去除伴隨步驟S9之乾式蝕刻產生之沈積物(反應生成物)而進行。因此，步驟S10b中所使用之氣體含有氧氣。藉此，於步驟S10b之電漿環境中存在氧電漿，故而於步驟S10b中，可藉由氧電漿之作用去除伴隨步驟S9之乾式蝕刻而產生之沈積物。
而且，於本實施形態3中，為了不會於步驟S10b中在塊狀區域1B之半導體層SM之表面形成氧化膜(氧化矽膜)，步驟S10b中所使用之氣體亦含有氟碳氣體。因步驟S10b中所使用之氣體亦含有氟碳氣體，故而於步驟S10b之電漿處理中，產生對氧化膜之蝕刻作用，因此可防止於塊狀區域1B之半導體層SM之表面形成氧化膜。
因此，步驟S10b中所使用之氣體含有氟碳氣體及氧氣。但，為了不易產生伴隨步驟S10b而產生之沈積物(反應生成物)，且容易於步驟S10b中去除伴隨步驟S9之乾式蝕刻而產生之沈積物(反應生成物)，使步驟S10b中所使用之氣體中之氧氣相對於氟碳氣體之比率提高。
另一方面，步驟S9中所使用之氣體含有氟碳氣體，亦可進而含有氧氣，即便於含有氧氣之情時，氧氣相對於氟碳氣體之比率亦較理想為不太高。其理由與上述實施形態2中所說明的理由相同。簡而言之，其原因在於：與步驟S10b相比，於步驟S9中，元件分離部ST之蝕刻厚度較大，故而必須使元件分離部ST相對於半導體層SM之蝕刻選擇比變高。
因此，於本實施形態3中，在步驟S9中使用含有氟碳之氣體，在步驟S10b中使用含有氟碳氣體與氧氣之氣體。而且，於使步驟S9中所使用之氣體不含有氧氣或者步驟S9中所使用之氣體含有氧氣之情形時，使步驟S9中所使用之氣體中之氧氣相對於氟碳氣體之比率較步驟S10b中所使用之氣體中之氧氣相對於氟碳氣體之比率小。即，步驟S9中所使用之氣體係以步驟S9中所使用之氣體中之氧氣相對於氟碳氣體之比率較步驟S10b中所使用之氣體中之氧氣相對於氟碳氣體之比率小的方式含有氧氣，或者不含有氧氣。因此，可能有步驟S9中所使用之氣體不包含氧氣之情形及包含氧氣之情形，於步驟S9中所使用之氣體包含氧氣之情形時，相比步驟S9，步驟S10b之氧氣相對於氟碳氣體之比率較大。
藉此，於步驟S9中，所使用之氣體不包含氧氣，或即便包含氧氣，氧氣之比率亦較小，因此可抑制塊狀區域1B之半導體層SM之蝕刻，且以較高之選擇比將絕緣層BX及元件分離部ST進行蝕刻。於步驟S9中，容易產生伴隨乾式蝕刻而產生之沈積物，該沈積物可於步驟S10中去除。於步驟S10b中，所使用之氣體包含氟碳氣體及氧氣，並且氧氣之比率較大，因此可抑制或防止伴隨步驟S10b之沈積物之產生，且可去除步驟S9中產生之沈積物。又，於步驟S10b中，所使用之氣體亦含有氟碳氣體，藉此可防止於塊狀區域1B之半導體層SM之表面形成氧化膜。藉此，可去除步驟S9中產生之沈積物，且於塊狀區域1B之半導體層SM之表面確實地露出之狀態下進行步驟S11，故而可更確實地進行步驟S11之蝕刻工序。藉此，可提高半導體裝置之可靠性。又，可提高半導體裝置之製造良率。又，半導體裝置之製造工序之管理變得容易，而容易製造半導體裝置。
步驟S9與步驟S10b均具有對元件分離部ST之蝕刻作用，但與步驟S9中之元件分離部ST(未被光阻圖案PR1覆蓋之元件分離部ST)之蝕刻厚度相比，步驟S10b中之元件分離部ST(未被光阻圖案PR1覆蓋之元件分離部ST)之蝕刻厚度變小。若列舉一例，則步驟S10b中之元件分離部ST之蝕刻厚度為步驟S9中之元件分離部ST之蝕刻厚度之30%以下、例如為2～6 nm左右。步驟S10b可視為乾式蝕刻工序。步驟S10b係為了去除步驟S9中產生之沈積物而進行，故而步驟S10b之乾式蝕刻(電漿處理)較理想為各向同性。
又，與步驟S9相比，步驟S10b之元件分離部ST之蝕刻厚度較小，故而與步驟S9相比，步驟S10b可使元件分離部ST相對於半導體層SM之蝕刻選擇比變小，又，與步驟S9相比，步驟S10b可使元件分離部ST之蝕刻速度變小。
又，於步驟S9中，為了提高對絕緣膜ZM1及元件分離部ST之蝕刻作用並提高蝕刻選擇比，較佳為所使用之氟碳氣體於氣體分子中包含2個以上之碳原子，或者於氣體分子中包含1個以上之氫原子。另一方面，步驟S10b之針對元件分離部ST之蝕刻作用無需提高太多，另一方面，為了使伴隨蝕刻而產生之沈積物不易產生，步驟S10b中所使用之氟碳氣體較佳為使用CF4 氣體。於步驟S10b中，使用CF4 氣體作為氟碳氣體，藉此可確實地抑制或防止伴隨蝕刻之沈積物之產生，且可更確實地防止步驟S10b中產生之沈積物對步驟S11帶來不良影響。
本實施形態3中之步驟S10b相當於將上述實施形態2中之上述步驟S10與上述步驟S10a彙總成1個工序(電漿處理)進行之情形。因此，本實施形態3之情形有可減少半導體裝置之製造工序數之優點。另一方面，上述實施形態2對於旨在去除步驟S9中產生之沈積物之步驟S10、及旨在去除步驟S10中形成於塊狀區域1B之半導體層SM之表面之多餘之氧化膜之步驟S10a，可於符合各自目的之最佳條件下進行。因此，於上述實施形態2之情形時，步驟S10與步驟S10a之控制較容易，又，有可更確實地進行伴隨蝕刻之沈積物之去除及多餘之氧化膜之去除之優點。
以上，對由本發明者完成之發明基於其實施形態具體地進行了說明，但本發明並不限定於上述實施形態，當然可於不脫離其主旨之範圍內進行各種變更。
除此以外，以下記載上述實施形態中所記載之內容之一部分。 [附註1] 一種半導體裝置之製造方法，其包括如下工序： (a)準備基板，該基板具有半導體基板、上述半導體基板上之絕緣層、上述絕緣層上之半導體層、上述半導體層上之第1絕緣膜、貫通上述第1絕緣膜、上述半導體層及上述絕緣層並到達上述半導體基板之溝槽、以及埋入至上述溝槽內之元件分離部， 此處， 上述絕緣層、上述第1絕緣膜與上述元件分離部包含相同之材料； (b)於上述(a)工序後，形成第1遮罩層，該第1遮罩層覆蓋上述基板之第1區域之上述第1絕緣膜且使上述基板之與上述第1區域不同之第2區域之上述第1絕緣膜露出， 此處， 於上述第1區域與上述第2區域之交界，配置有上述元件分離部， 上述第1遮罩層之側面位於上述元件分離部上； (c)於上述(b)工序後，使用上述第1遮罩層作為蝕刻遮罩，藉由第1乾式蝕刻去除上述第2區域之上述第1絕緣膜，使上述第2區域之上述半導體層露出； (d)於上述(c)工序後，對上述基板進行電漿處理； (e)於上述(d)工序後，使用上述第1遮罩層作為蝕刻遮罩，藉由第2乾式蝕刻去除上述第2區域之上述半導體層，使上述第2區域之上述絕緣層露出； (f)於上述(e)工序後，去除上述第1遮罩層； (g)於上述(f)工序後，藉由蝕刻去除上述第1區域之上述第1絕緣膜與上述第2區域之上述絕緣層，使上述第1區域之上述半導體層與上述第2區域之上述半導體基板露出；以及 (h)於上述(g)工序後，在上述第1區域之上述半導體層形成第1電晶體，在上述第2區域之上述半導體基板形成第2電晶體； 上述(c)工序之上述第1乾式蝕刻係使用含有氟碳氣體之第1氣體， 上述(d)工序之上述電漿處理係使用含有氟碳氣體與氧氣之第2氣體， 於上述(c)工序中，未被上述第1遮罩層覆蓋之上述元件分離部在上述第1乾式蝕刻下所形成之蝕刻厚度為即將開始上述第1乾式蝕刻之前之階段之上述第1絕緣膜之第1厚度與上述半導體層之第2厚度的合計以上， 上述第1氣體係以上述第1氣體中之氧氣相對於氟碳氣體之比率較上述第2氣體中之氧氣相對於氟碳氣體之比率小的方式，含有氧氣或者不含有氧氣。 [附註2] 如附註1之半導體裝置之製造方法，其中 上述第1氣體中所包含之氟碳氣體係於氣體分子中包含2個以上之碳原子，或者於氣體分子中包含1個以上之氫原子， 上述第2氣體中所包含之氟碳氣體為CF4 氣體。 [附註3] 如附註1之半導體裝置之製造方法，其中 於上述(c)工序中，在與上述第1絕緣膜及上述元件分離部相比上述半導體層不易被蝕刻之條件下，藉由上述第1乾式蝕刻去除上述第2區域之上述第1絕緣膜，使上述第2區域之上述半導體層露出， 於上述(e)工序中，在與上述半導體層相比上述絕緣層及上述元件分離部不易被蝕刻之條件下，藉由上述第2乾式蝕刻去除上述第2區域之上述半導體層，使上述第2區域之上述絕緣層露出， 上述第1乾式蝕刻係各向異性之乾式蝕刻， 上述第2乾式蝕刻係各向同性之乾式蝕刻。 [附註4] 如附註1之半導體裝置之製造方法，其中 上述第1絕緣膜、上述絕緣層及上述元件分離部包含氧化矽， 上述半導體層包含矽。 [附註5] 如附註1之半導體裝置之製造方法，其中 上述第1乾式蝕刻係以於剖視下未被上述第1遮罩層覆蓋之上述元件分離部之上表面不低於上述第2區域之上述絕緣層之上表面之方式進行。
1‧‧‧SOI基板 1A‧‧‧SOI區域 1B‧‧‧塊狀區域 1C‧‧‧基板 BX‧‧‧絕緣層 CP1‧‧‧頂蓋絕緣膜 CP2‧‧‧頂蓋絕緣膜 CPZ‧‧‧絕緣膜 DS‧‧‧階差 DS101‧‧‧階差 EP‧‧‧半導體層 EX1‧‧‧n-型半導體區域 EX2‧‧‧n-型半導體區域 GE1‧‧‧閘極電極 GE2‧‧‧閘極電極 GF1‧‧‧閘極絕緣膜 GF2‧‧‧閘極絕緣膜 GP‧‧‧半導體區域 H101‧‧‧高低差 H102‧‧‧高低差 IL1‧‧‧絕緣膜 IL2‧‧‧絕緣膜 LM‧‧‧積層膜 LM1‧‧‧積層膜 LT1‧‧‧積層體 LT2‧‧‧積層體 M1‧‧‧配線 PG‧‧‧插塞 PR1‧‧‧光阻圖案 PR2‧‧‧光阻圖案 PR3‧‧‧光阻圖案 PR4‧‧‧光阻圖案 PR5‧‧‧光阻圖案 PS‧‧‧矽膜 PS1‧‧‧蝕刻殘留物 PW‧‧‧p型井 S1‧‧‧步驟 S2‧‧‧步驟 S3‧‧‧步驟 S4‧‧‧步驟 S5‧‧‧步驟 S6‧‧‧步驟 S7‧‧‧步驟 S8‧‧‧步驟 S9‧‧‧步驟 S10‧‧‧步驟 S10a‧‧‧步驟 S10b‧‧‧步驟 S11‧‧‧步驟 S12‧‧‧步驟 S13‧‧‧步驟 S14‧‧‧步驟 S15‧‧‧步驟 S109‧‧‧步驟 S111‧‧‧步驟 S112‧‧‧步驟 S113‧‧‧步驟 S114‧‧‧步驟 S115‧‧‧步驟 SB‧‧‧半導體基板 SD1‧‧‧n+型半導體區域 SD2‧‧‧n+型半導體區域 SL‧‧‧金屬矽化物層 SM‧‧‧半導體層 SM1‧‧‧半導體層 ST‧‧‧元件分離部 SW1‧‧‧側壁隔片 SW2‧‧‧側壁隔片 SW3‧‧‧側壁隔片 SZ1‧‧‧絕緣膜 SZ2‧‧‧絕緣膜 T1‧‧‧絕緣膜之厚度(第1厚度) T2‧‧‧半導體層之厚度(第2厚度) T3‧‧‧厚度(蝕刻量) T101‧‧‧厚度 T103‧‧‧蝕刻厚度 TD1‧‧‧分離部階差 TD2‧‧‧分離部階差 TR‧‧‧溝槽 ZM1‧‧‧絕緣膜 ZM2‧‧‧絕緣膜 ZM3‧‧‧絕緣膜
圖1係表示一實施形態之半導體裝置之製造工序之流程圖。 圖2係表示繼圖1之後之半導體裝置之製造工序之流程圖。 圖3係一實施形態之半導體裝置之製造工序中之主要部分剖視圖。 圖4係繼圖3之後之半導體裝置之製造工序中的主要部分剖視圖。 圖5係繼圖4之後之半導體裝置之製造工序中的主要部分剖視圖。 圖6係繼圖5之後之半導體裝置之製造工序中的主要部分剖視圖。 圖7係繼圖6之後之半導體裝置之製造工序中的主要部分剖視圖。 圖8係繼圖7之後之半導體裝置之製造工序中的主要部分剖視圖。 圖9係繼圖8之後之半導體裝置之製造工序中的主要部分剖視圖。 圖10係繼圖9之後之半導體裝置之製造工序中的主要部分剖視圖。 圖11係繼圖10之後之半導體裝置之製造工序中的主要部分剖視圖。 圖12係繼圖11之後之半導體裝置之製造工序中的主要部分剖視圖。 圖13係繼圖12之後之半導體裝置之製造工序中的主要部分剖視圖。 圖14係繼圖13之後之半導體裝置之製造工序中的主要部分剖視圖。 圖15係繼圖14之後之半導體裝置之製造工序中的主要部分剖視圖。 圖16係繼圖15之後之半導體裝置之製造工序中的主要部分剖視圖。 圖17係繼圖16之後之半導體裝置之製造工序中的主要部分剖視圖。 圖18係繼圖17之後之半導體裝置之製造工序中的主要部分剖視圖。 圖19係繼圖18之後之半導體裝置之製造工序中的主要部分剖視圖。 圖20係繼圖19之後之半導體裝置之製造工序中的主要部分剖視圖。 圖21係繼圖20之後之半導體裝置之製造工序中的主要部分剖視圖。 圖22係繼圖21之後之半導體裝置之製造工序中的主要部分剖視圖。 圖23係與圖22相同之半導體裝置之製造工序中之主要部分俯視圖。 圖24係與圖22相同之半導體裝置之製造工序中之主要部分俯視圖。 圖25係繼圖22之後之半導體裝置之製造工序中的主要部分剖視圖。 圖26係繼圖25之後之半導體裝置之製造工序中的主要部分剖視圖。 圖27係繼圖26之後之半導體裝置之製造工序中的主要部分剖視圖。 圖28係繼圖27之後之半導體裝置之製造工序中的主要部分剖視圖。 圖29係繼圖28之後之半導體裝置之製造工序中的主要部分剖視圖。 圖30係繼圖29之後之半導體裝置之製造工序中的主要部分剖視圖。 圖31係繼圖30之後之半導體裝置之製造工序中的主要部分剖視圖。 圖32係繼圖31之後之半導體裝置之製造工序中的主要部分剖視圖。 圖33係繼圖32之後之半導體裝置之製造工序中的主要部分剖視圖。 圖34係繼圖33之後之半導體裝置之製造工序中的主要部分剖視圖。 圖35係表示研究例之半導體裝置之製造工序之流程圖。 圖36係研究例之半導體裝置之製造工序中之主要部分剖視圖。 圖37係繼圖36之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖38係繼圖37之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖39係繼圖38之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖40係繼圖39之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖41係繼圖40之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖42係繼圖41之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖43係繼圖42之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖44係繼圖43之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖45係繼圖44之後之研究例之半導體裝置之製造工序中的主要部分剖視圖。 圖46係研究例之半導體裝置之製造工序中之主要部分俯視圖。 圖47係表示另一實施形態之半導體裝置之製造工序之流程圖。 圖48係表示另一實施形態之半導體裝置之製造工序之流程圖。
1‧‧‧SOI基板
1A‧‧‧SOI區域
1B‧‧‧塊狀區域
BX‧‧‧絕緣層
PR1‧‧‧光阻圖案
SB‧‧‧半導體基板
SM‧‧‧半導體層
ST‧‧‧元件分離部
T1‧‧‧絕緣膜之厚度(第1厚度)
T2‧‧‧半導體層之厚度(第2厚度)
TR‧‧‧溝槽
ZM1‧‧‧絕緣膜

Claims (17)

  1. 一種半導體裝置之製造方法，其包括如下工序： (a)準備基板，該基板具有半導體基板、上述半導體基板上之絕緣層、上述絕緣層上之半導體層、上述半導體層上之第1絕緣膜、貫通上述第1絕緣膜、上述半導體層及上述絕緣層並到達上述半導體基板之溝槽、以及埋入至上述溝槽內之元件分離部， 此處， 上述絕緣層、上述第1絕緣膜與上述元件分離部包含相同之材料； (b)於上述(a)工序後，形成第1遮罩層，該第1遮罩層覆蓋上述基板之第1區域之上述第1絕緣膜且使上述基板之與上述第1區域不同之第2區域之上述第1絕緣膜露出， 此處， 於上述第1區域與上述第2區域之交界，配置有上述元件分離部， 上述第1遮罩層之側面位於上述元件分離部上； (c)於上述(b)工序後，使用上述第1遮罩層作為蝕刻遮罩，藉由第1乾式蝕刻去除上述第2區域之上述第1絕緣膜，使上述第2區域之上述半導體層露出， 此處， 上述第1乾式蝕刻係使用含有氟碳氣體之第1氣體， 未被上述第1遮罩層覆蓋之上述元件分離部在上述第1乾式蝕刻下所形成之蝕刻厚度為即將開始上述第1乾式蝕刻之前之階段之上述第1絕緣膜之第1厚度與上述半導體層之第2厚度的合計以上； (d)於上述(c)工序後，對上述基板進行氧電漿處理； (e)於上述(d)工序後，使用上述第1遮罩層作為蝕刻遮罩，藉由第2乾式蝕刻去除上述第2區域之上述半導體層，使上述第2區域之上述絕緣層露出； (f)於上述(e)工序後，去除上述第1遮罩層； (g)於上述(f)工序後，藉由蝕刻去除上述第1區域之上述第1絕緣膜與上述第2區域之上述絕緣層，使上述第1區域之上述半導體層與上述第2區域之上述半導體基板露出；以及 (h)於上述(g)工序後，在上述第1區域之上述半導體層形成第1電晶體，在上述第2區域之上述半導體基板形成第2電晶體。
  2. 如請求項1之半導體裝置之製造方法，其中 於上述(c)工序中，在與上述第1絕緣膜及上述元件分離部相比上述半導體層不易被蝕刻之條件下，藉由上述第1乾式蝕刻去除上述第2區域之上述第1絕緣膜，使上述第2區域之上述半導體層露出， 於上述(e)工序中，在與上述半導體層相比上述絕緣層及上述元件分離部不易被蝕刻之條件下，藉由上述第2乾式蝕刻去除上述第2區域之上述半導體層，使上述第2區域之上述絕緣層露出。
  3. 如請求項2之半導體裝置之製造方法，其中 上述第1乾式蝕刻係各向異性之乾式蝕刻， 上述第2乾式蝕刻係各向同性之乾式蝕刻。
  4. 如請求項1之半導體裝置之製造方法，其中 上述第1氣體中所包含之氟碳氣體係於氣體分子中包含2個以上之碳原子，或者於氣體分子中包含1個以上之氫原子。
  5. 如請求項1之半導體裝置之製造方法，其中 上述第1絕緣膜、上述絕緣層及上述元件分離部包含氧化矽。
  6. 如請求項5之半導體裝置之製造方法，其中 上述半導體層包含矽。
  7. 如請求項1之半導體裝置之製造方法，其進而包括如下工序： (f1)於上述(f)工序後且於上述(g)工序前，對上述第1區域之上述半導體基板離子注入雜質而形成第1半導體區域，且對上述第2區域之上述半導體基板離子注入雜質而形成第2半導體區域。
  8. 如請求項1之半導體裝置之製造方法，其中 於上述(g)工序中，藉由濕式蝕刻去除上述第1區域之上述第1絕緣膜與上述第2區域之上述絕緣層，使上述第1區域之上述半導體層與上述第2區域之上述半導體基板露出。
  9. 如請求項1之半導體裝置之製造方法，其中 上述(a)工序包括如下工序： (a1)準備上述基板，上述基板具有上述半導體基板、上述半導體基板上之上述絕緣層、上述絕緣層上之上述半導體層、上述半導體層上之上述第1絕緣膜、及上述第1絕緣膜上之第2絕緣膜； (a2)於上述(a1)工序後，形成貫通上述第2絕緣膜、上述第1絕緣膜、上述半導體層及上述絕緣層並到達上述半導體基板之上述溝槽； (a3)於上述(a2)工序後，於上述第2絕緣膜上，以填埋上述溝槽內之方式形成第3絕緣膜； (a4)於上述(a3)工序後，去除上述溝槽之外部之上述第3絕緣膜，在上述溝槽內形成包含上述第3絕緣膜之上述元件分離部；以及 (a5)於上述(a4)工序後，藉由蝕刻去除上述第2絕緣膜；且 上述第2絕緣膜包含與上述第1絕緣膜不同之材料。
  10. 如請求項9之半導體裝置之製造方法，其中 上述絕緣層、上述第1絕緣膜及上述第3絕緣膜包含氧化矽， 上述第2絕緣膜包含氮化矽， 於上述(a4)工序中，對上述第3絕緣膜進行研磨，藉此去除上述溝槽之外部之上述第3絕緣膜，於上述溝槽內形成包含上述第3絕緣膜之上述元件分離部。
  11. 如請求項1之半導體裝置之製造方法，其中 上述(h)工序包括如下工序： (h1)於上述第1區域之上述半導體層上與上述第2區域之上述半導體基板上，分別形成第4絕緣膜； (h2)於上述(h1)工序後，去除上述第1區域之上述半導體層上之上述第4絕緣膜，使上述第2區域之上述半導體基板上之上述第4絕緣膜殘留；以及 (h3)於上述(h2)工序後，在上述第1區域之上述半導體層上形成第5絕緣膜；且 上述第1區域之上述半導體層上之上述第5絕緣膜係上述第1電晶體之閘極絕緣膜用之絕緣膜， 上述第2區域之上述半導體基板上之上述第4絕緣膜係上述第2電晶體之閘極絕緣膜用之絕緣膜。
  12. 如請求項1之半導體裝置之製造方法，其進而包括如下工序： (d1)於上述(d)工序後且於上述(e)工序前，對上述基板進行使用含有氟碳氣體及氧氣之第2氣體之電漿處理；且 上述(c)工序中所使用之上述第1氣體係以上述第1氣體中之氧氣相對於氟碳氣體之比率較上述第2氣體中之氧氣相對於氟碳氣體之比率小的方式，含有氧氣或者不含有氧氣。
  13. 如請求項12之半導體裝置之製造方法，其中 上述第1氣體中所包含之氟碳氣體係於氣體分子中包含2個以上之碳原子，或者於氣體分子中包含1個以上之氫原子， 上述第2氣體中所包含之氟碳氣體係CF4 氣體。
  14. 如請求項12之半導體裝置之製造方法，其中 上述(d1)工序中之未被上述第1遮罩層覆蓋之上述元件分離部之蝕刻厚度小於上述(c)工序中之未被上述第1遮罩層覆蓋之上述元件分離部之蝕刻厚度。
  15. 如請求項1之半導體裝置之製造方法，其中 上述(e)工序之上述第2乾式蝕刻係使用含有SF6 氣體、NF3 氣體或ClF3 氣體之第3氣體。
  16. 如請求項1之半導體裝置之製造方法，其中 上述(c)工序、上述(d)工序及上述(e)工序係不使上述基板暴露於大氣中，而連續地進行。
  17. 如請求項1之半導體裝置之製造方法，其中 上述第1乾式蝕刻係以於剖視下未被上述第1遮罩層覆蓋之上述元件分離部之上表面不低於上述第2區域之上述絕緣層之上表面之方式進行。
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