TWI722240B - 半導體裝置之製造方法 - Google Patents

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Abstract

本發明之課題係使半導體裝置之可靠度提高。 本發明先準備一基板，於其半導體基板SB上積層有絕緣層BX、半導體層SM及絕緣膜ZM1，且元件分離區域ST埋在溝TR內。在以乾蝕刻方式去除主體區域1B之絕緣膜ZM1之後，以乾蝕刻方式去除主體區域1B之半導體層SM，然後，以乾蝕刻方式使主體區域1B之絕緣層BX薄。於SOI區域1A之半導體基板SB以離子植入形成第1半導體區域，並於主體區域1B之半導體基板SB以離子植入形成第2半導體區域。之後，以濕蝕刻去除SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX。然後，於SOI區域1A之半導體層SM形成第1電晶體，並於主體區域1B之半導體基板SB形成第2電晶體。

Description

半導體裝置之製造方法
本發明係有關於一種半導體裝置之製造方法，舉例而言，其係有關於一種適用於使用SOI基板之半導體裝置的製造技術且有效之技術。
要製造半導體裝置係於半導體基板形成元件分離區域，於以元件分離區域規定之半導體基板的活性區域形成MISFET(Metal Insulator Semiconductor Field Effect Transistor：金屬絕緣體半導體場效電晶體)等半導體元件，而於半導體基板上形成多層配線構造。又，有使用SOI基板作為半導體基板之技術。
於日本專利公開公報2002-9144號(專利文獻1)、日本專利公開公報2004-363121號(專利文獻2)、日本專利公開公報2006-222329號(專利文獻3)及日本專利公佈公報2007-526652號(專利文獻4)記載了有關具有STI之半導體裝置的技術。 [先前技術文獻] [專利文獻]
[專利文獻1] 日本專利公開公報2002-9144號 [專利文獻2] 日本專利公開公報2004-363121號 [專利文獻3] 日本專利公開公報2006-222329號 [專利文獻4] 日本公佈公報2007-526652號
[發明欲解決之問題] 在使用SOI基板來製造之半導體裝置中，企望使可靠度提高。
其他之課題及新的特徵從本說明書之記述及附加圖式應可明瞭。 [解決問題之手段]
根據一實施形態，半導體裝置之製造方法包含有下列製程：(a)準備基板，該基板具有半導體基板、該半導體基板上之絕緣層、該絕緣層上之半導體層、該半導體層上之第1絕緣膜、貫穿該第1絕緣膜、該半導體層及該絕緣層而到達該半導體基板之溝、埋在該溝內之元件分離區域。該絕緣層、該第1絕緣膜及該元件分離區域由相同之材料構成。半導體裝置之製造方法更包含有下列製程：(b)於該(a)製程之後，形成覆蓋該基板之第1區域的該第1絕緣膜且使該基板之異於該第1區域的第2區域之該第1絕緣膜露出的第1遮罩層。半導體裝置之製造方法更包含有下列製程：(c)於該(b)製程之後，使用該第1遮罩層作為蝕刻遮罩，以乾蝕刻方式去除該第2區域之該第1絕緣膜而使該第2區域之該半導體層露出。半導體裝置之製造方法更包含有下列製程：(d)於該(c)製程之後，使用該第1遮罩層作為蝕刻遮罩，以乾蝕刻方式去除該第2區域之該半導體層而使該第2區域之該絕緣層露出。半導體裝置之製造方法更包含有下列製程：(e)於該(d)製程之後，使用該第1遮罩層作為蝕刻遮罩，將該第2區域之該絕緣層乾蝕刻而使該第2區域之該絕緣層的厚度變薄；(f)於該(e)製程之後，去除該第1遮罩層。半導體裝置之製造方法更包含有下列製程：(g)於該(f)製程之後，將雜質離子植入至該第1區域之該半導體基板而形成第1半導體區域，並將雜質離子植入至該第2區域之該半導體基板而形成第2半導體區域。半導體裝置之製造方法更包含有下列製程：(h)於該(g)製程之後，以濕蝕刻去除方式該第1區域之該第1絕緣膜與該第2區域之該絕緣層，而使該第1區域之該半導體層與該第2區域之該半導體基板露出。半導體裝置之製造方法更包含有下列製程：(i)於該(h)製程之後，於該第1區域之該半導體層形成第1電晶體，並於該第2區域之該半導體基板形成第2電晶體。 [發明的功效]
根據一實施形態，可使半導體裝置之可靠度提高。
[用以實施發明之形態] 在以下之實施形態中，為了方便而有其必要時，分割成複數之段或實施形態來說明，除了特別明示之情形外，該等並非彼此無關，有其中一者係另一者之一部分或全部的變形例、細節、補充說明等之關係。又，在以下之實施形態中，提及要件之數等(包含個數、數值、量、範圍等)時，除了特別明示之情形及原理上顯而易見限定為特定數之情形等外，並非限定在該特定數，可為特定數以上，亦可為以下。再者，在以下之實施形態中，其構成要件(亦包含要件步驟等)除了特別明示之情形及認為原理上顯而易見為必要之情形等外，未必為必要是無須贅言的。同樣地，在以下之實施形態中，提及構成要件等之形狀、位置關係等時，除了特別明示之情形及認為原理上顯而易見並非如此之情形等外，包含實質上與其形狀等近似或類似者等。此點上述數值及範圍亦相同。
以下，依據圖式，詳細地說明實施形態。此外，在用以說明實施形態之所有圖中，對具有同一功能之構件附上同一符號，而省略其重複之說明。又，在以下之實施形態中，除了特別必要時外，原則上不重複同一或同樣之部分的說明。
又，在實施形態使用之圖式中，即使為截面圖，為了易觀看圖式，亦有省略剖面線之情形。再者，即使為平面圖，為了易觀看圖式，亦有附上剖面線之情形。
(實施形態) ＜半導體裝置之製造製程＞ 參照圖式，說明本實施形態之半導體裝置的製造製程。圖1及圖2係顯示本發明一實施形態之半導體裝置的製造製程之程序流程圖。圖3~圖37係本發明一實施形態之半導體裝置的製造製程中之主要部分截面圖或主要部分平面圖。此外，圖3~圖37中，圖3~圖23及圖26~圖37係主要部分截面圖，圖24及圖25係主要部分平面圖。
首先，如圖3所示，準備(預備)SOI(SOI：Silicon On Insulator：矽絕緣體)基板1(圖1之步驟S1)。
SOI基板1具有作為支撐基板之半導體基板(支撐基板)SB、形成於半導體基板SB之主面上的絕緣層(埋入式絕緣膜)BX、形成於絕緣層BX之上面上的半導體層SM。
半導體基板SB為支撐絕緣層BX及絕緣層BX之上方的構造之支撐基板，亦為半導體基板。半導體基板SB宜為單晶矽基板，例如由p型單晶矽構成。舉例而言，可以具有1~10Ωcm左右之比電阻的單晶矽形成半導體基板SB。半導體基板SB之厚度可為例如700~750μm左右。絕緣層BX宜為氧化矽膜，絕緣層BX之厚度可為例如10~30nm左右。絕緣層BX為氧化矽膜時，亦可將絕緣層BX視為BOX(Buried Oxide：埋入式氧化物)層。半導體層SM由單晶矽等構成。舉例而言，可以具有1~10Ωcm左右之比電阻的單晶矽形成半導體層SM。半導體層SM之厚度比支撐基板亦即半導體基板SB之厚度更薄，半導體層SM之厚度可為例如15~25nm左右。以該等半導體基板SB、絕緣層BX及半導體層SM，形成了SOI基板1。
此外，SOI基板1具有SOI構造可維持至半導體裝置完成為止之區域(平面區域)亦即SOI區域1A、半導體層SM及絕緣層BX之後會被去除而不再是SOI構造之區域(平面區域)亦即主體區域1B。SOI區域1A與主體區域1B為彼此不同之區域(平面區域)。又，若是SOI構造，絕緣層上之半導體層可適合使用矽層(單晶矽層)，但不限於此，亦可能有使用單晶矽以外之半導層的情形。
又，在SOI基板1中，將半導體基板SB之主面中與絕緣層BX接合之側的主面稱為半導體基板SB之上面，將半導體基板SB之上面的相反側之主面稱為半導體基板SB之背面。再者，在SOI基板1中，將絕緣層BX之主面中與半導體基板SB接合之側的主面稱為絕緣層BX之下面，將與半導體層SM接合之側的主面稱為絕緣層BX之上面，絕緣層之上面與下面彼此為相反側之面。又，將在半導體層SM之主面中與絕緣層BX接合之側的主面稱為半導體層SM之下面，將半導體層SM之下面的相反側之主面稱為半導體層SM之上面。
SOI基板1之製造方法不限，舉例而言，可以SIMOX(Separation by Implantation of Oxygen：氧離子植入矽晶隔離)法製造。在SIMOX法中，以高能量將O2 (氧)離子植入至由矽(Si)構成之半導體基板的主面，以之後的熱處理使Si(矽)與氧結合，而於比半導體基板之表面略深的位置形成由氧化矽構成之絕緣層BX。此時，殘留於絕緣層BX上之矽(Si)的薄膜形成為半導體層SM，絕緣層BX下之半導體基板形成為半導體基板SB。又，亦可以貼合法形成SOI基板1。在貼合法中，舉例而言，使以矽(Si)構成之第1半導體基板的表面氧化而形成絕緣層BX後，藉在高溫下將由矽(Si)構成之第2半導體基板壓著於該第1半導體基板而貼合，之後，使第2半導體基板薄膜化。此時，殘留於絕緣層BX上之第2半導體基板的薄膜形成為半導體層SM，絕緣層BX下之第1半導體基板形成為半導體基板SB。亦可使用其他手法、例如智切法等，製造SOI基板1。
接著，如圖4所示，於SOI基板1之主面上、即半導體層SM之上面上形成絕緣膜(墊式絕緣膜)ZM1(圖1之步驟S2)。絕緣膜ZM1由與絕緣層BX相同之材料構成。絕緣層BX由氧化矽構成時，絕緣膜ZM1亦由氧化矽構成。絕緣膜ZM1可使用例如CVD(Chemical Vapor Deposition：化學氣相沉積)法等形成。絕緣膜ZM1之形成膜厚宜設定成與後述步驟S11結束之階段的主體區域1B之絕緣層BX的厚度大約相同之值，可為例如3~15nm左右。因此，絕緣膜ZM1之形成膜厚宜比絕緣層BX之厚度更薄。
接著，於絕緣膜ZM1上形成絕緣膜ZM2(圖1之步驟S3)。絕緣膜ZM2由異於絕緣膜ZM1之材料構成。絕緣層BX及絕緣膜ZM1由氧化矽構成時，絕緣膜ZM2宜由氮化矽構成。又，絕緣膜ZM2由也異於後述絕緣膜ZM3之材料構成。絕緣膜ZM2可使用例如CVD法等形成。絕緣膜ZM2之形成膜厚可為例如80~120nm左右。
以至目前為止之製程(步驟S1~S3)，可準備下述基板，前述基板具有半導體基板SB、半導體基板SB上之絕緣層BX、絕緣層BX上之半導體層SM、半導體層SM上之絕緣膜ZM1、絕緣膜ZM1上之絕緣膜ZM2。
接著，如圖5所示，形成溝TR(圖1之步驟S4)。溝TR係用以形成後述元件分離區域ST之溝，亦即元件分離用溝。
溝TR可如下進行而形成。即，首先，使用光刻技術，於絕緣膜ZM2上形成光阻圖形(圖中未示)。此光阻圖形具有使溝TR形成預定區域之絕緣膜ZM2露出且覆蓋此以外之區域的絕緣膜ZM2之圖形(平面形狀)。然後，使用此光阻圖形作為蝕刻遮罩，蝕刻(較佳為乾蝕刻)絕緣膜ZM2而使其圖形化。藉此，可選擇性地去除溝TR形成預定區域之絕緣膜ZM2。之後，去除此光阻圖形後，使用絕緣膜ZM2作為蝕刻遮罩(硬遮罩)，蝕刻(較佳為乾蝕刻)絕緣膜ZM1、半導體層SM、絕緣層BX及半導體基板SB，藉此，可形成溝TR。
溝TR貫穿絕緣膜ZM2、絕緣膜ZM1、半導體層SM及絕緣層BX，溝TR之底面(底部)到達半導體基板SB。即，溝TR之底面位於半導體基板SB的厚度之中途。因此，溝TR之底面位於絕緣層BX之下面的下方，在溝TR之底面，半導體基板SB露出。溝TR之深度可為例如250~300nm左右。
接著，如圖6所示，於絕緣膜ZM2上將絕緣膜ZM3形成為填埋溝TR內(圖1之步驟S5)。絕緣膜ZM3為元件分離區域ST形成用絕緣膜，宜為氧化矽膜。因此，絕緣膜ZM3、絕緣膜ZM1及絕緣層BX由相同之材料構成，較佳為皆由氧化矽構成。絕緣膜ZM3可使用CVD法等形成。絕緣膜ZM3之形成膜厚宜設定為足以用絕緣膜ZM3填埋溝TR內之膜厚。
然後，如圖7所示，藉使用CMP(Chemical Mechanical Polishing：化學機械研磨)法等研磨絕緣膜ZM3，而去除溝TR之外部的絕緣膜ZM3，使絕緣膜ZM3殘留於溝TR內(圖1之步驟S6)。藉此，如圖7所示，可形成由埋在溝TR內之絕緣膜ZM3構成的元件分離區域ST。元件分離區域ST形成於溝TR內。
進行步驟S6的研磨處理之際，絕緣膜ZM2可具有研磨阻擋膜之功能。即，在步驟S6，藉以絕緣膜ZM2比絕緣膜ZM3不易研磨(蝕刻速度變小)之條件進行研磨處理，可使絕緣膜ZM2具有研磨阻擋膜之功能。為使絕緣膜ZM2可具有研磨阻擋膜之功能，絕緣膜ZM2需以異於絕緣膜ZM3之材料形成。絕緣膜ZM3由氧化矽構成時，絕緣膜ZM2宜由氮化矽構成。在步驟S6之研磨處理結束的階段，形成了絕緣膜ZM2之上面露出且元件分離區域ST埋在溝TR內之狀態，亦如圖7所示，元件分離區域ST之上面在與絕緣膜ZM2之上面大約相同的高度位置。
接著，如圖8所示，藉濕蝕刻元件分離區域ST之上面，而使元件分離區域ST之上面的高度位置變低(圖1之步驟S7)。藉此，元件分離區域ST之上面的高度比絕緣膜ZM2之上面低預定距離(高度方向之距離)。此時之濕蝕刻可適合使用氫氟酸(氟化氫)。在此濕蝕刻結束之階段，元件分離區域ST之上面的高度位置比絕緣膜ZM2之上面低，而與絕緣膜ZM1之上面的高度位置則大約相同或比絕緣膜ZM1之上面高，比絕緣膜ZM1之上面高較佳。此外，在本案中，提及「氫氟酸」時，亦包含稀釋氫氟酸(稀氫氟酸)。
然後，如圖9所示，將絕緣膜ZM2蝕刻而予以去除(圖1之步驟S8)。此時，絕緣膜ZM1可具有蝕刻阻擋膜之功能。在步驟S8，宜以絕緣膜ZM1及元件分離區域ST比絕緣膜ZM2不易蝕刻之條件，將絕緣膜ZM2蝕刻而予以去除。換言之，宜以絕緣膜ZM1及元件分離區域ST之各蝕刻速度比絕緣膜ZM2之蝕刻速度小的條件，將絕緣膜ZM2蝕刻而予以去除。藉此，可抑制或防止絕緣膜ZM1及元件分離區域ST被蝕刻，並且可將絕緣膜ZM2選擇性地蝕刻而予以去除。
此外，蝕刻速度(蝕刻速率)小等同於蝕刻速度慢，且亦等同於蝕刻速度低。又，蝕刻速度大等同於蝕刻速度快，且亦等同於蝕刻速度高。當易蝕刻時，蝕刻速度增大，不易蝕刻時，則蝕刻速度變小。
又，步驟S8之蝕刻可適合使用濕蝕刻。絕緣膜ZM2由氮化矽構成，絕緣膜ZM1及元件分離區域ST由氧化矽構成時，在步驟S8之濕蝕刻使用的蝕刻液可適合使用熱磷酸(經加熱之磷酸)。當在步驟S8將絕緣膜ZM2蝕刻而予以去除時，絕緣膜ZM1之上面便露出。即，在步驟S8，在SOI區域1A及主體區域1B兩者，皆去除絕緣膜ZM2而使絕緣膜ZM1之上面露出。
如此進行，使用STI(shallow trench isolation：淺溝槽隔離)法，形成STI構造之元件分離區域ST。在準備SOI基板1之階段，於半導體基板SB之上面整面上隔著絕緣層BX形成了半導體層SM，當形成元件分離區域ST時，半導體層SM便被區劃成分別以元件分離區域ST包圍之複數的區域(活性區域)。
溝TR及填埋其之元件分離區域ST貫穿絕緣膜ZM1、半導體層SM及絕緣層BX，到達半導體基板SB，元件分離區域ST之下部位於半導體基板SB內。即，形成為元件分離區域ST埋在形成至絕緣膜ZM1、半導體層SM、絕緣層BX及半導體基板SB之溝TR內的狀態。因此，元件分離區域ST之一部分位於絕緣層BX之下面的下方。即，元件分離區域ST之底面(下面)位於比絕緣層BX之下面深的位置，元件分離區域ST之一部分(下部)從絕緣層BX之下面突出至下方側。
在此階段，SOI區域1A與主體區域1B具有相同之構造。即，SOI區域1A與主體區域1B具有絕緣層BX、半導體層SM及絕緣膜ZM1從下依序積層於半導體基板SB上之構造。俯視時，SOI區域1A與主體區域1B之間存在(配置有)元件分離區域ST。換言之，俯視時，於SOI區域1A與主體區域1B之交界配置有元件分離區域ST。
接著，如圖10所示，使用光刻技術，於絕緣膜ZM1形成覆蓋SOI區域1A且使主體區域1B露出之光阻圖形(抗蝕圖形、遮罩層)PR1作為遮罩層。SOI區域1A之絕緣膜ZM1以光阻圖形PR1覆蓋，而主體區域1B之絕緣膜ZM1則未以光阻圖形PR1覆蓋而露出。光阻圖形PR1之端部(側面)位於設在SOI區域1A與主體區域1B之間的元件分離區域ST上。因此，光阻圖形PR1形成於元件分離區域ST上及SOI區域1A之絕緣膜ZM1上。
此外，光刻技術係以塗佈法等於基板之主面整面上形成光阻膜後，將該光阻膜曝光、顯像而使其圖形化，藉此，獲得所期之光阻圖形的技術。
接著，如圖11所示，使用光阻圖形PR1作為蝕刻遮罩，將主體區域1B之絕緣膜ZM1蝕刻而予以去除(圖2之步驟S9)。此步驟S9之蝕刻使用乾蝕刻。在主體區域1B，當將絕緣膜ZM1蝕刻而予以去除時，半導體層SM之上面便露出。另一方面，在SOI區域1A，由於絕緣膜ZM1以光阻圖形PR1覆蓋，故不被蝕刻而直接殘留下來。又，元件分離區域ST中以光阻圖形PR1覆蓋之區域不會被蝕刻，而元件分離區域ST中未以光阻圖形PR1覆蓋而露出之區域則會被蝕刻成與主體區域1B之絕緣膜ZM1的蝕刻厚度(蝕刻量)相同程度。
在步驟S9，宜以半導體層SM比絕緣膜ZM1不易蝕刻之條件，將絕緣膜ZM1蝕刻而予以去除。換言之，在步驟S9，宜以半導體層SM之蝕刻速度比絕緣膜ZM1之蝕刻速度小的條件，將絕緣膜ZM1蝕刻而予以去除。藉此，可將主體區域1B之絕緣膜ZM1蝕刻而予以去除，並且使半導體層SM具有蝕刻阻擋層之功能。
接著，如圖12所示，使用光阻圖形PR1作為蝕刻遮罩，將主體區域1B之半導體層SM蝕刻而予以去除(圖2之步驟S10)。此步驟S10之蝕刻使用乾蝕刻。在主體區域1B，當將半導體層SM蝕刻而予以去除時，絕緣層BX之上面便露出。另一方面，在SOI區域1A，由於絕緣膜ZM1及半導體層SM以光阻圖形PR1覆蓋，故不被蝕刻而直接殘留下來。
在步驟S10，宜以絕緣層BX及元件分離區域ST比半導體層SM不易蝕刻之條件，將主體區域1B之半導體層SM蝕刻而予以去除。換言之，在步驟S10，宜以絕緣層BX及元件分離區域ST之各蝕刻速度比半導體層SM之蝕刻速度小的條件，將主體區域1B之半導體層SM蝕刻而予以去除。藉此，可將主體區域1B之半導體層SM蝕刻而予以去除，並且可使主體區域1B之絕緣層BX具有蝕刻阻擋層的功能，且可抑制或防止元件分離區域ST被蝕刻。
在步驟S9及步驟S10，由於蝕刻對象不同，故在步驟S10使用之蝕刻氣體與在步驟S9使用之蝕刻氣體不同。即，步驟S9係積極(特意)地蝕刻主體區域1B之絕緣膜ZM1的製程，步驟S10係積極(特意)地蝕刻主體區域1B之半導體層SM的製程。當半導體層SM由矽構成，且絕緣膜ZM1、絕緣層BX及元件分離區域ST由氧化矽構成時，在步驟S9使用之蝕刻氣體可適合使用例如CF4 氣體與CHF3 氣體之混合氣體等，又，在步驟S10使用之蝕刻氣體可適合使用例如SF6 氣體等。
接著，如圖13所示，使用光阻圖形PR1作為蝕刻遮罩，蝕刻主體區域1B之絕緣層BX，藉此，使主體區域1B之絕緣層BX的厚度變薄(圖2之步驟S11)。此步驟S11之蝕刻使用乾蝕刻。
此外，於圖12顯示步驟S10之蝕刻結束後進行步驟S11之蝕刻製程前的階段，於圖13顯示步驟S11之蝕刻製程結束的階段。
當進行步驟S11之蝕刻製程時，在主體區域1B，絕緣層BX被蝕刻，厚度變薄。另一方面，在SOI區域1A，由於絕緣膜ZM1、半導體層SM及絕緣層BX以光阻圖形PR1覆蓋，故不被蝕刻而直接殘留下來。
在步驟S10及步驟S11，由於蝕刻對象不同，故在步驟S11使用之蝕刻氣體與在步驟S10使用之蝕刻氣體不同。即，步驟S10係積極(特意)地蝕刻主體區域1B之半導體層SM的製程，相對於此，步驟S11係積極(特意)地蝕刻主體區域1B之絕緣層BX的製程。當絕緣層BX由氧化矽構成時，在步驟S11之乾蝕刻使用的蝕刻氣體可適合使用例如CF4 氣體與HBr氣體之混合氣體等。
在步驟S10，由於以半導體層SM為蝕刻對象，故使用易蝕刻半導體層SM之蝕刻條件(蝕刻氣體等)、即半導體層SM之蝕刻速度大至某程度之蝕刻條件(蝕刻氣體等)。另一方面，在步驟S11，由於以絕緣層BX為蝕刻對象，故使用易蝕刻絕緣層BX之蝕刻條件(蝕刻氣體等)、即絕緣層BX之蝕刻速度大至某程度之蝕刻條件(蝕刻氣體等)。
因此，使用在步驟S11使用之蝕刻條件(蝕刻氣體等)時的絕緣層BX之蝕刻速度大於在步驟S10使用之蝕刻條件(蝕刻氣體等)時的絕緣層BX之蝕刻速度。即，步驟S11之蝕刻製程的主體區域1B之絕緣層BX的蝕刻速度比步驟S10之蝕刻製程的主體區域1B之絕緣層BX的蝕刻速度大。
又，在步驟S10之蝕刻製程中，由於使用半導體層SM比絕緣層BX易蝕刻之蝕刻條件(蝕刻氣體等)，故絕緣層BX之蝕刻速度比半導體層SM之蝕刻速度小。另一方面，在步驟S11之蝕刻製程，由於目的是蝕刻絕緣層BX，故使用絕緣層BX比半導體層SM易蝕刻之蝕刻條件(蝕刻氣體等)，即絕緣層BX之蝕刻速度比半導體層SM之蝕刻速度大的蝕刻條件(蝕刻氣體等)。惟，由於主體區域1B之半導體層SM已在步驟S10去除，故在步驟S11實際上不被蝕刻。
步驟S11之蝕刻係為了使主體區域1B之絕緣層BX的厚度變薄而進行。因此，在步驟S11，將主體區域1B之絕緣層BX的表層部蝕刻而予以去除。即，步驟S11之蝕刻於在主體區域1B中絕緣層BX之厚度全被去除而使半導體基板SB露出前結束。步驟S11之主體區域1B的絕緣層BX之蝕刻量(蝕刻厚度)比即將進行步驟S11前之主體區域1B的絕緣層BX之厚度TB10小。因此，不論在即將進行步驟S11之蝕刻前，或剛進行步驟S11之蝕刻後，在主體區域1B，絕緣層BX皆殘留成層狀。因而，不論在即將進行步驟S11之蝕刻前或剛進行步驟S11之蝕刻後，在主體區域1B，半導體基板SB皆未露出。又，在步驟S11，元件分離區域ST中以光阻圖形PR1覆蓋之區域不會被蝕刻，而元件分離區域ST中未以光阻圖形PR1覆蓋而露出之區域則會被蝕刻成與主體區域1B之絕緣層BX的蝕刻厚度(蝕刻量)相同程度。
步驟S11之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度TB11比即將進行步驟S11之蝕刻前的主體區域1B之絕緣層BX的厚度TB10薄(即，0＜TB11＜TB10)。
又，即使進行步驟S9、S10、S11之各蝕刻製程，SOI區域1A之絕緣膜ZM1亦不致被蝕刻，SOI區域1A之絕緣膜ZM1的厚度不變。因此，步驟S11之蝕刻剛結束後的SOI區域1A之絕緣膜ZM1的厚度TA11與即將進行步驟S11之蝕刻前的SOI區域1A之絕緣膜ZM1的厚度TA10相同(即，TA11=TA10)。
在步驟S11之蝕刻結束的階段，主體區域1B之絕緣層BX的厚度TB11宜與SOI區域1A之絕緣膜ZM1的厚度TA11大約相同，可為例如3~15nm左右。
此外，即將進行步驟S11之蝕刻前的構造(即，步驟S10之蝕刻剛結束後的構造)對應圖12，步驟S11之蝕刻剛結束後的構造對應圖13。因此，即將進行步驟S11之蝕刻前的主體區域1B之絕緣層BX的厚度TB10與SOI區域1A之絕緣膜ZM1的厚度TA10如圖23所示，步驟S11之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度TB11與SOI區域1A之絕緣膜ZM1的厚度TA11如圖13所示。又，即將進行步驟S11前之主體區域1B的絕緣層BX之厚度TB10與步驟S10之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度實質上相同。再者，即將進行步驟S11前之SOI區域1A的絕緣膜ZM1之厚度TA10與步驟S10之蝕刻剛結束後的SOI區域1A之絕緣膜ZM1的厚度實質上相同。
步驟S9之蝕刻製程、步驟S10之蝕刻製程、步驟S11之蝕刻製程可不使SOI基板1曝露於大氣中而連續地進行。
進行步驟S11之蝕刻製程之後，如圖14所示，以灰化等去除光阻圖形PR1。
在此階段，如圖14所示，在SOI區域1A，形成為絕緣膜ZM1殘留而絕緣膜ZM1之上面露出的狀態，另一方面，主體區域1B則形成為絕緣層BX之上面露出的狀態。
接著，如圖15所示，使用光刻技術，於SOI基板1上形成覆蓋主體區域1B且使SOI區域1A露出之光阻圖形(抗蝕圖形、遮罩層)PR2作為遮罩層。主體區域1B之絕緣層BX以光阻圖形PR2覆蓋，SOI區域1A之絕緣膜ZM1不以光阻圖形PR2覆蓋而露出。光阻圖形PR2之端部(側面)位於配置在SOI區域1A與主體區域1B之交界的元件分離區域ST上。因此，光阻圖形PR2形成於元件分離區域ST上與主體區域1B之絕緣層BX上。
然後，使用光阻圖形PR2作為遮罩(離子植入阻止遮罩)，對SOI區域1A之半導體基板SB進行閾值調整用之離子植入(圖2之步驟S12)。將在此步驟S12進行之離子植入在圖15以箭號示意顯示，之後稱為離子植入P1。又，在圖15，將以離子植入P1導入了雜質之區域附上符號GP而顯示為半導體區域(雜質擴散層)GP。以步驟S12之離子植入P1，將雜質導入至SOI區域1A之半導體基板SB而形成半導體區域GP。又，在離子植入P1，由於光阻圖形PR2具有離子植入阻止遮罩之功能，故不致將雜質導入至SOI基板1之主體區域1B(主體區域1B之半導體基板SB)。
離子植入P1係用以控制之後形成於SOI區域1A之MISFET的閾值電壓之離子植入，半導體區域GP係為了控制形成於SOI區域1A之MISFET的閾值電壓而形成。在所製造之半導體裝置中，藉對形成於SOI區域1A之半導體基板SB的半導體區域GP施加預定電壓，可控制形成於SOI區域1A之MISFET的閾值電壓。
離子植入P1在SOI區域1A中將雜質離子導入至SOI基板1之半導體基板SB，但最好是不將雜質離子導入至SOI基板1之半導體層SM。此係因當以離子植入P1將雜質離子植入至SOI區域1A之半導體層SM時，會造成之後形成於SOI區域1A之MISFET的電特性之偏差。因此，宜以雜質離子可穿透半導體層SM之高植入能量進行離子植入P1。離子植入P1之植入能量可根據絕緣膜ZM1之厚度、半導體層SM之厚度及絕緣層BX之厚度調整，宜設定為雜質離子之射程(入射距離)至少位於半導體基板SB內。藉此，離子植入P1可在不將雜質離子植入至SOI區域1A之半導體層SM下，將雜質離子植入至SOI區域1A之半導體基板SB。
又，在離子植入P1，在SOI區域1A中，將雜質離子植入至絕緣層BX之下方的半導體基板SB，宜也於半導體基板SB之靠近絕緣層BX的區域(與絕緣層BX相鄰之區域)植入雜質離子。即，形成於半導體基板SB內之半導體區域GP宜與絕緣層BX接合(相鄰)。藉以離子植入P1之植入量(劑量)調整此半導體區域GP之雜質濃度，可控制之後於SOI區域1A形成之MISFET的閾值。因而，在所製造之半導體裝置中，形成為SOI區域1A的半導體基板SB之與絕緣層BX相鄰的區域(對應半導體區域GP)導入有雜質之狀態。於離子植入P1後，去除光阻圖形PR2。
在步驟S12之離子植入P1，宜儘量不將雜質離子植入至SOI基板1之半導體層SM，因此，離子植入能量相當高。又，離子植入P1之劑量亦相當多，例如為一般之通道摻雜離子植入的劑量之10倍左右。舉例而言，離子植入P1之劑量為1×1012 ~1×1014 /cm2 左右。因此，在離子植入P1，亦於未以上述光阻圖形PR2覆蓋之部分的元件分離區域ST植入相當多雜質離子。亦即，亦於俯視時SOI區域1A之與半導體層SM相鄰的區域之元件分離區域ST以離子植入P1植入相當多雜質離子。元件分離區域ST當以離子植入植入雜質離子時，便易蝕刻，而在之後進行的步驟S14之蝕刻製程，蝕刻速度易增大。然而，在本實施形態中，在步驟S11之蝕刻製程，由於使主體區域1B的絕緣層BX之厚度減薄，故在後述之步驟S14，可抑制蝕刻量，藉此，可抑制或防止過度蝕刻元件分離區域ST。因而，在後述之步驟S14，可抑制或防止於元件分離區域ST產生後述之凹陷DT。
此外，由於在步驟S6形成元件分離區域ST後，至步驟S11之蝕刻製程結束為止，未對SOI基板1進行離子植入製程，故步驟S9、S10、S11之各蝕刻製程在元件分離區域ST未植入雜質離子之狀態下進行。另一方面，在步驟S11之蝕刻製程之後，至進行步驟S14之蝕刻前，對SOI基板1進行了離子植入製程(步驟S12、S13)，故步驟S14之蝕刻製程在元件分離區域ST亦植入有雜質離子之狀態下進行。
又，離子植入P1植入p型雜質(例如硼)或n型雜質(例如磷或砷等)之離子。以離子植入P1植入p型雜質離子時，半導體區域GP係導入有p型雜質之p型半導體區域。又，以離子植入P1植入n型雜質離子時，半導體區域GP係導入有n型雜質之n型半導體區域。此外，當形成於SOI區域1A之MISFET為n通道型MISFET時，若以離子植入P1植入之雜質為p型雜質則更佳。藉此，即使在離子植入P1，不僅於半導體基板SB，也於半導體層SM植入雜質離子時，也不易產生隨此而至之弊端。
又，並不適宜於半導體基板SM之表面(矽面)上或半導體基板SB之表面(矽面)上直接形成光阻圖形。在本實施形態中，由於光阻圖形PR1、PR2及後述之光阻圖形PR3在半導體層SM及半導體基板SB未露出之狀態下形成，故該等光阻圖形PR1、PR2、PR3不會與半導體基板SB之表面(矽面)及半導體層SM之表面(矽面)接合。
在步驟S12結束之階段，在SOI區域1A亦維持絕緣膜ZM1殘留成層狀而絕緣膜ZM1之上面露出的狀態，又，在主體區域1B維持絕緣層BX殘留成層狀而絕緣層BX之上面露出的狀態。在SOI區域1A，半導體層SM未露出，在主體區域1B，半導體基板SB未露出。
接著，如圖16所示，使用光刻技術，於SOI基板1上形成覆蓋SOI區域1A且使主體區域1B露出之光阻圖形(抗蝕圖形、遮罩層)PR3作為遮罩層。SOI區域1A之絕緣膜ZM1以光阻圖形PR3覆蓋，而主體區域1B之絕緣層BX不以光阻圖形PR3覆蓋而露出。光阻圖形PR3之端部(側面)位於元件分離區域ST上。因此，光阻圖形PR3形成於元件分離區域ST上及SOI區域1A之絕緣膜ZM1上。
接著，使用光阻圖形PR3作為遮罩(離子植入阻止遮罩)，對主體區域1B之半導體基板SB植入p型雜質(例如硼等)離子，藉此，形成p型阱(p型半導體區域)PW(圖2之步驟S13)。將在此步驟S13進行之離子植入在圖16以箭號示意顯示，之後稱為離子植入P2。p型阱PW係導入有p型雜質之p型半導體區域。
在用以形成p型阱PW之離子植入P2中，由於光阻圖形PR3具有離子植入阻止遮罩之功能，故不致於SOI基板1之SOI區域1A導入雜質，因而，不致於SOI區域1A之半導體層SM及半導體基板SB導入雜質。p型阱PW形成於主體區域1B之半導體基板SB。於步驟S13之離子植入P2後，如圖17所示，去除光阻圖形PR3。
又，亦可於用以形成p型阱PW的離子植入P2之前或之後，使用光阻圖形PR3作為遮罩(離子植入阻止遮罩)，對主體區域1B之半導體基板SB亦可進行通道摻雜離子植入。
又，在此，就於步驟S12後進行步驟S13之情形作了說明，另一形態亦可為更換步驟S12與步驟S13之順序，先進行步驟S13後，再進行步驟S12。
接著，如圖18所示，將SOI區域1A之絕緣膜ZM1與主體區域1B之絕緣層BX蝕刻而予以去除(圖2之步驟S14)。步驟S14之蝕刻使用濕蝕刻。
在步驟S14，宜以半導體層SM及半導體基板SB比絕緣膜ZM1及絕緣層BX不易蝕刻之條件，將SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX蝕刻而予以去除。換言之，在步驟S14，宜以半導體層SM之蝕刻速度及半導體基板SB之蝕刻速度比絕緣膜ZM1之蝕刻速度及絕緣層BX之蝕刻速度小的條件，將SOI區域1A之絕緣膜ZM1與主體區域1B之絕緣層BX蝕刻而予以去除。藉此，可將SOI區域1A之絕緣膜ZM1與主體區域1B之絕緣層BX蝕除去除，並且，使SOI區域1A之半導體層SM與主體區域1B之半導體基板SB具有蝕刻阻擋層之功能，而可抑制或防止蝕刻SOI區域1A之半導體層SM與主體區域1B之半導體基板SB。絕緣膜ZM1及絕緣層BX由氧化矽構成時，在步驟S14，適合使用氫氟酸作為蝕刻液。
由於步驟S14之蝕刻在元件分離區域ST之上面、SOI區域1A之絕緣膜ZM1的上面、主體區域1B之絕緣層BX的上面露出之狀態下進行，故在步驟S14，可將元件分離區域ST之表層部、SOI區域1A之絕緣膜ZM1、主體區域1B之絕緣層BX蝕刻而予以去除。步驟S14之蝕刻於在SOI區域1A中絕緣膜ZM1被去除而半導體層SM之上面露出且在主體區域1B中絕緣層BX被去除而半導體基板SB之上面露出的階段結束。又，在步驟S14，元件分離區域ST亦可蝕刻成與SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX的蝕刻量(蝕刻厚度)相同程度。
在步驟S14結束之階段，如圖18所示，在SOI區域1A，形成為絕緣膜ZM1被去除而半導體層SM之上面露出的狀態，在主體區域1B，形成為絕緣層BX被去除而半導體基板SB(p型阱PW)之上面露出的狀態。在步驟S14，由於使用濕蝕刻而非乾蝕刻，故即使蝕刻進行至半導體層SM及半導體基板SB露出為止，亦可防止半導體層SM及半導體基板SB受到損傷。
如此進行，於SOI基板1形成元件分離區域ST，在主體區域1B，半導體層SM與絕緣層BX被去除而半導體基板SB之上面露出(不再是SOI構造)，在SOI區域1A，半導體層SM與絕緣層BX殘留而維持SOI構造。將此階段之SOI基板1稱為基板1C。以下提及基板1C之主面時，等同於SOI區域1A之半導體層SM的主面及主體區域1B之半導體基板SB的主面。
基板1C具有SOI區域1A及主體區域1B，SOI區域1A可視為具有內埋絕緣層BX之SOI構造的區域，主體區域1B可視為未內埋絕緣層BX而不具有SOI構造之區域。具體而言，基板1C之SOI區域1A係具有積層了半導體基板SB、半導體基板SB上之絕緣層BX、絕緣層BX上之半導體層SM的積層構造(SOI構造)之區域，基板1C之主體區域1B係厚度全以半導體基板SB構成之區域。惟，SOI區域1A及主體區域1B亦可包含元件分離區域ST存在之區域。在主體區域1B，元件分離區域ST之一部分(位於絕緣層BX之下面的下方之部分)於半導體層SM及絕緣層BX去除後，亦以埋在半導體基板SB內之狀態殘留，此便形成為主體區域1B之元件分離區域ST。
接著，於SOI區域1A及主體區域1B分別形成MISFET(電晶體)等半導體元件(圖2之步驟S15)。
在基板1C之SOI區域1A，半導體層SM被區劃成俯視時以元件分離區域ST包圍之複數的區域(活性區域)，於各活性區域之半導體層SM形成MISFET。在基板1C之SOI區域1A，各活性區域之半導體層SM俯視時周圍以元件分離區域ST包圍，下面與絕緣層BX相鄰。因此，各活性區域之半導體層SM形成為以元件分離區域ST及絕緣層BX包圍之狀態。又，在基板1C之主體區域1B，半導體基板SB被區劃成俯視時以元件分離區域ST包圍之複數的區域(活性區域)，於各活性區域之半導體基板SB形成MISFET。在基板1C之主體區域1B，各活性區域俯視時周圍以元件分離區域ST包圍。
以下就步驟S15之一例，具體地說明。
首先，如圖19所示，於SOI區域1A之半導體層SM的上面及主體區域1B之半導體基板SB的上面形成閘極絕緣膜GF1。閘極絕緣膜GF1由氧化矽膜等構成，可使用熱氧化法等形成。
接著，使用光刻技術，於SOI基板1上形成覆蓋主體區域1B之閘極絕緣膜GF1且使SOI區域1A之閘極絕緣膜GF1露出的光阻圖形(圖中未示)。然後，使用此光阻圖形作為蝕刻遮罩，將SOI區域1A之閘極絕緣膜GF1蝕刻而予以去除。此時，主體區域1B之閘極絕緣膜GF1由於以光阻圖形覆蓋，故不被蝕刻而殘留。之後，去除光阻圖形。於圖20顯示了此階段。
然後，如圖21所示，於SOI區域1A之半導體層SM的上面形成閘極絕緣膜GF2。閘極絕緣膜GF2由氧化矽膜等構成，可使用熱氧化法等形成。於用以形成閘極絕緣膜GF2之熱氧化處理時，亦可能有主體區域1B之閘極絕緣膜GF1的厚度增厚之情形。
如此進行，可獲得於SOI區域1A之半導體層SM的上面形成閘極絕緣膜GF2且於主體區域1B之半導體基板SB的上面形成閘極絕緣膜GF1之狀態。在此階段，閘極絕緣膜GF1比閘極絕緣膜GF2厚。
接著，如圖22所示，於基板1C之主面上、即閘極絕緣膜GF1、GF2及元件分離區域ST上形成諸如摻雜多晶矽膜之矽膜PS作為閘極電極形成用導電膜後，於矽膜PS上形成氮化矽膜等絕緣膜CPZ。然後，如圖23所示，使用光刻法及乾蝕刻法將絕緣膜CPZ圖形化後，使用業經圖形化之絕緣膜CPZ作為蝕刻遮罩，將矽膜PS乾蝕刻而圖形化。
如圖23所示，以業經圖形化之矽膜PS形成閘極電極GE1、GE2。閘極電極GE1在SOI區域1A隔著閘極絕緣膜GF2形成於半導體層SM上。又，閘極電極GE2在主體區域1B，隔著閘極絕緣膜GF1形成於半導體基板SB(p型阱PW)上。於閘極電極GE1上形成由業經圖形化之絕緣膜CPZ構成的蓋式絕緣膜CP1，於閘極電極GE2上形成由業經圖形化之絕緣膜CPZ構成的蓋式絕緣膜CP2。蓋式絕緣膜CP1具有與閘極電極GE1大約相同之平面形狀，蓋式絕緣膜CP2具有與閘極電極GE2大約相同之平面形狀。未以閘極電極GE1、GE2覆蓋之閘極絕緣膜GF1、GF2可以將矽膜PS圖形化之際的乾蝕刻或之後的濕蝕刻等去除。
在此，將形成於SOI區域1A之閘極絕緣膜GF2、閘極電極GE1、及蓋式絕緣膜CP1的積層構造體在以下稱為積層體LT1。又，將形成於主體區域1B之閘極絕緣膜GF1、閘極電極GE2、及蓋式絕緣膜CP2的積層構造體在以下稱為積層體LT2。
圖24及圖25係與圖23相同之製程階段的主要部分平面圖，於圖24顯示SOI區域1A，於圖25顯示主體區域1B。從圖24及圖25亦可知，積層體LT1、LT2各自之閘極寬度方向的兩端部位於元件分離區域ST上。此外，在上述圖19之製程與上述圖21之製程中，閘極絕緣膜GF1、GF2未形成於元件分離區域ST上。因此，位於元件分離區域ST上之部分的積層體LT1不具有閘極絕緣膜GF2，而具有閘極電極GE1與蓋式絕緣膜CP1之積層構造，位於元件分離區域ST上之部分的積層體LT2不具有閘極絕緣膜GF1，而具有閘極電極GE2與蓋式絕緣膜CP2之積層構造。
接著，於積層體LT1之側面上形成側圍間隔件SW1作為側壁絕緣膜。側圍間隔件SW1形成製程可如以下進行。
首先，如圖26所示，於基板1C之主面整面上將由絕緣膜IL1及其上之絕緣膜IL2構成的積層膜LM形成為覆蓋積層體LT1、LT2。絕緣膜IL1由例如氧化矽膜構成，絕緣膜IL2由例如氮化矽膜構成。然後，於積層膜LM上形成覆蓋主體區域1B之積層膜LM且使SOI區域1A之積層膜LM露出的光阻圖形PR4。接著，藉以非等向性蝕刻技術將積層膜LM深蝕刻，而於積層體LT1之兩邊的側面上形成側圍間隔件SW1。於圖27顯示了此階段。主體區域1B之積層膜LM由於以光阻圖形PR4覆蓋，故不被蝕刻而殘留。將殘留於主體區域1B之積層膜LM在以下稱為積層膜LM1。之後，去除光阻圖形PR4。側圍間隔件SW1以從半導體層SM上至積層體LT1之側面上以大約一樣的厚度連續延伸之絕緣膜IL1、隔著絕緣膜IL1與半導體層SM及積層體LT1拉開間隔之絕緣膜IL2形成。
接著，如圖28所示，以磊晶成長於SOI區域1A之半導體層SM上形成半導體層EP。半導體層EP由例如單晶矽構成。
由於以磊晶成長形成半導體層EP，故磊晶層(半導體層EP)選擇性地成長於半導體層SM之露出面(Si面)上，磊晶層不成長於絕緣膜上。因此，半導體層EP選擇性地成長於SOI區域1A之半導體層SM的表面中未以樍層體LT1及側圍間隔件SW1覆蓋之區域(露出面)上。因此，半導體層EP在SOI區域1A，形成於由積層體LT1及側圍間隔件SW1構成之構造體的兩側。又，在主體區域1B，由於半導體基板SB以積層膜LM1覆蓋，故不致形成磊晶層(半導體層EP)。
此外，將SOI區域1A之半導體層SM及形成於該半導體層SM上之半導體層EP合併的構造在以下稱為半導體層SM1。
接著，如圖29所示，形成覆蓋SOI區域1A且使主體區域1B露出之光阻圖形PR5後，以非等向性蝕刻技術將主體區域1B之積層膜LM1深蝕刻，藉此，於積層體LT2之兩邊側面上形成側圍間隔件SW2。由於SOI區域1A之積層體LT1及側圍間隔件SW1以光阻圖形PR5覆蓋，故不被蝕刻而殘留。之後，去除光阻圖形PR5，於圖30顯示了此階段。側圍間隔件SW2之結構基本上亦與側圍間隔件SW1之結構相同，以絕緣膜IL1及絕緣膜IL2之積層膜形成。
然後，如圖31所示，以蝕刻方式去除構成側圍間隔件SW1、SW2之絕緣膜IL2。此時，由於以絕緣膜IL1比絕緣膜IL2不易蝕刻之條件，將絕緣膜IL2蝕刻而予以去除，故構成側圍間隔件SW1、SW2之絕緣膜IL1幾乎不被蝕刻而殘留。又，由於絕緣膜IL2以與蓋式絕緣膜CP1、CP2相同之材料形成，故亦可以此時之蝕刻去除蓋式絕緣膜CP1、CP2。若去除蓋式絕緣膜CP1、CP2，便可於閘極電極GE1、GE2之上部形成後述之金屬矽化物層SL。
接著，如圖32所示，藉於SOI區域1A之半導體層SM1的閘極電極GE1之兩側的區域植入磷(P)或砷(As)等n型雜質之離子，而形成n- 型半導體區域(延伸區域)EX1。又，藉於主體區域1B之半導體基板SB(p型阱PW)之閘極電極GE2的兩側之區域植入磷(P)或砷(As)等n型雜質之離子，而形成n- 型半導體區域(延伸區域)EX2。在圖32中，將以此時之離子植入植入了雜質之區域附上點狀剖面線來顯示。
在用以形成n- 型半導體區域EX1之離子植入中，閘極電極GE1及於其側面上延伸之部分的絕緣膜IL1可具有離子植入阻止遮罩之功能。又，在用以形成n- 型半導體區域EX2之離子植入中，閘極電極GE2及於其側面上延伸之部分的絕緣膜IL1可具有離子植入阻止遮罩之功能。n- 型半導體區域EX1與n- 型半導體區域EX2可以相同之離子植入製程形成，抑或以不同之離子植入製程形成。
接著，如圖33所示，於閘極電極GE1、GE2之側面上形成側圍間隔件SW3作為側壁絕緣膜。側圍間隔件SW3形成製程可如下進行。
即，於基板1C之主面上將側圍間隔件SW3形成用絕緣膜(例如氮化矽膜)形成為覆蓋閘極電極GE1、GE2及絕緣膜IL1後，以非等向性蝕刻技術將此絕緣膜深蝕刻，藉此，可於閘極電極GE1、GE2之側面上形成側圍間隔件SW3。在SOI區域1A，側圍間隔件SW3隔著絕緣膜IL1形成於閘極電極GE1之側面上，又，在主體區域1B，側圍間隔件SW3隔著絕緣膜IL1形成於閘極電極GE2之側面上。
然後，如圖34所示，藉於SOI區域1A之半導體層SM1的閘極電極GE1及側圍間隔件SW3之兩側的區域植入磷(P)或砷(As)等n型雜質之離子，而形成n+ 型半導體區域(源極汲極區域)SD1。又，藉於主體區域1B之半導體基板SB(p型阱PW)之閘極電極GE2及側圍間隔件SW3之兩側的區域植入磷(P)或砷(As)等n型雜質之離子，而形成n+ 型半導體區域(源極汲極區域)SD2。在圖34中，將以此時之離子植入植入了雜質之區域附上點狀剖面線來顯示。
在用以形成n+ 型半導體區域SD1之離子植入中，閘極電極GE1及於其兩側之側壁間隔件SW3可具有離子植入阻止遮罩之功能。又，在用以形成n+ 型半導體區域SD2之離子植入中，閘極電極GE2及其兩側之側圍間隔件SW3可具有離子植入阻止遮罩之功能。n+ 型半導體區域SD1之雜質濃度比n- 型半導體區域EX1高，又，n+ 型半導體區域SD2之雜質濃度比n- 型半導體區域EX2高。n+ 型半導體區域SD1與n+ 型半導體區域SD2可以相同之離子植入製程形成，抑或以不同之離子植入製程形成。
在SOI區域1A之半導體層SM1中，以n- 型半導體區域EX1及n+ 型半導體區域SD1形成LDD構造之源極汲極區域，在主體區域1B之半導體基板SB(p型阱PW)，以n- 型半導體區域EX2及n+ 型半導體區域SD2，形成LDD構造之源極汲極區域。
接著，進行活性化退火，其係用以使導入至n+ 型半導體區域SD1、SD2及n- 型半導體區域EX1、EX2等之雜質活性化的熱處理。當離子植入區域非晶化時，可於此活性化退火時，使其結晶化。
然後，如圖35所示，以自我對準金屬矽化物(Salicide：Self Aligned Silicide)技術，於n+ 型半導體區域SD1、SD2及閘極電極GE1、GE2之各上部(表層部)，形成低電阻之金屬矽化物層SL。
金屬矽化物層SL具體可如下形成。即，於基板1C之主面上將金屬矽化物層SL形成用金屬膜形成為覆蓋閘極電極GE1、GE2及側圍間隔件SW3。此金屬膜由例如鈷膜、鎳膜或鎳白金合金膜等構成。然後，藉對基板1C施行熱處理，而使n+ 型半導體區域SD1、SD2及閘極電極GE1、GE2之各上部與上述金屬膜反應。藉此，於n+ 型半導體區域SD1、SD2及閘極電極GE1、GE2之各上部分別形成金屬矽化物層SL。之後，去除未反應之金屬膜，於圖35顯示了此階段。藉形成金屬矽化物層SL，可使閘極電極GE1、GE2、n+ 型半導體區域SD1、SD2之擴散電阻及接觸電阻等低電阻化。
如此進行，進行步驟S15，而可於SOI區域1A及主體區域1B分別形成MISFET(電晶體)等半導體元件。
然後，如圖36所示，於基板1C之主面上將絕緣膜SZ1形成作為層間絕緣膜而覆蓋閘極電極GE1、GE2及側圍間隔件SW3。絕緣膜SZ1可使用氧化矽膜之單體膜、或氮化矽膜與其上之厚氧化矽膜的積層膜等。於絕緣膜SZ1形成後，亦可依需要，以CMP法研磨絕緣膜SZ1之上面。
接著，藉使用形成於絕緣膜SZ1上之光阻圖形(圖中未示)作為蝕刻遮罩，將絕緣膜SZ1乾蝕刻，而於絕緣膜SZ1形成接觸孔(貫穿孔)。
然後，於接觸孔內形成由鎢(W)等構成之導電性插栓PG。舉例而言，藉於包含接觸孔內之絕緣膜SZ1上依序形成屏障導體膜與鎢膜後，以CMP法或深蝕刻法等去除接觸孔之外部的不必要之主導體膜及屏障導體膜，可形成插栓PG。
接著，如圖37所示，於內埋插栓PG之絕緣膜SZ1上形成絕緣膜SZ2後，於絕緣膜SZ2之預定區域形成配線溝，之後，使用單鑲嵌技術將配線M1埋在配線溝內。配線M1係例如以銅為主成分之銅配線(埋入式銅配線)。配線M1藉由插栓PG電性連接於n+ 型半導體區域SD1、n+ 型半導體區域SD2、閘極電極GE1或閘極電極GE2等。
之後，以雙鑲嵌法等形成第2層之後的配線，在此，省略圖式及其說明。又，配線M1及其上層之配線不限鑲嵌配線，亦可將配線用導電體膜圖形化而形成，亦可為例如鎢配線或鋁配線等。
如以上進行，可製造本實施形態之半導體裝置。
又，在本實施形態中，就形成n通道型MISFET作為MISFE之情形作了說明，但亦可使導電型相反，形成p通道型MISFET。又，亦可於SOI區域1A形成n通道型MISFET與p通道型MISFET其中任一者或兩者，再者，亦可於主體區域1B形成n通道型MISFET與p通道型MISFET其中任一者或兩者。
＜檢討例＞ 就本案發明人所檢討之檢討例，參照圖38~圖45來說明。圖38係顯示檢討例之半導體裝置的製造製程之程序流程圖，相當於上述圖2。圖39~圖45係檢討例之半導體裝置的製造製程進行中之主要部分截面圖。
進行相當於上述步驟S1~S8之製程，而獲得相當於上述圖9之圖39的構造。在圖39，SOI區域1A與主體區域1B具有彼此相同之構造，分別具有絕緣層BX、半導體層SM及絕緣膜ZM1從下方依序積層於半導體基板SB上之構造。
惟，檢討例(圖39)與本實施形態(圖9)不同之處係絕緣膜ZM1的厚度。即，在檢討例之上述步驟S2形成的絕緣膜ZM1之厚度需比在本實施形態中在上述步驟S2形成之絕緣膜ZM1的厚度厚。此係因由於檢討例並無相當於上述步驟S11之製程，故絕緣膜ZM1之形成膜厚需設定成與後述步驟S110結束之階段的主體區域1B之絕緣層BX的厚度大約相同之值。
檢討例於獲得圖39之構造後，如圖40所示，形成覆蓋SOI區域1A且使主體區域1B露出之光阻圖形PR101。SOI區域1A之絕緣膜ZM1以光阻圖形PR101覆蓋，主體區域1B之絕緣膜ZM1則不以光阻圖形PR101覆蓋而露出。光阻圖形PR101之端部(側面)位於設在SOI區域1A與主體區域1B之間的元件分離區域ST上。
然後，如圖41所示，使用光阻圖形PR101作為蝕刻遮罩，將主體區域1B之絕緣膜ZM1濕蝕刻而予以去除(圖38之步驟S109)。此時，以半導體層SM比絕緣膜ZM1不易蝕刻之條件，將絕緣膜ZM1濕蝕刻而予以去除。藉此，可將主體區域1B之絕緣膜ZM1蝕刻而予以去除，並且可使半導體層SM具有蝕刻阻擋層之功能。當絕緣膜ZM1由氧化矽構成時，在步驟S109，使用氫氟酸作為蝕刻液。
在主體區域1B，當將絕緣膜ZM1蝕刻而予以去除時，半導體層SM之上面便露出。另一方面，在SOI區域1A中，由於絕緣膜ZM1以光阻圖形PR1覆蓋，故不被蝕刻而殘留。又，元件分離區域ST中以光阻圖形PR1覆蓋之區域不會被蝕刻，而元件分離區域ST中未以光阻圖形PR1覆蓋而露出之區域則會被蝕刻成與主體區域1B之絕緣膜ZM1的蝕刻厚度(蝕刻量)相同程度。之後，如圖42所示，以灰化等去除光阻圖形PR101。
在此階段，如圖42所示，在SOI區域1A，形成為絕緣膜ZM1殘留而絕緣膜ZM1之上面露出旳狀態，另一方面，在主體區域1B，則形成為絕緣膜ZM1被去除而半導體層SM之上面露出的狀態。
接著，如圖43所示，將主體區域1B之半導體層SM濕蝕刻而予以去除(圖38之步驟S110)。此時，宜以絕緣層BX、絕緣膜ZM1及元件分離區域ST比半導體層SM不易蝕刻之條件，將主體區域1B之半導體層SM蝕刻而予以去除。藉此，可將主體區域1B之半導體層SM蝕刻而予以去除，並且可使主體區域1B之絕緣層BX具有蝕刻阻擋層之功能。在此時之濕蝕刻，可使用APM液(Ammonia Hydrogen-peroxide Mixture：氨水-過氧化氫混合液)作為蝕刻液。APM液對應氨水與過氧化氫溶液之混合液。在主體區域1B，當將半導體層SM濕蝕刻而予以去除時，絕緣層BX之上面便露出。另一方面，在SOI區域1A，由於半導體層SM以絕緣膜ZM1覆蓋，故不被蝕刻而殘留。
又，步驟S110之濕蝕刻在主體區域1B之半導體層SM的上面、SOI區域1A之絕緣膜ZM1之上面、元件分離區域ST之上面露出的狀態下進行。因此，將主體區域1B之半導體層SM濕蝕刻之際，SOI區域1A之絕緣膜ZM1的表層部分與元件分離區域ST之表層部分被濕蝕刻至某程度。然而，在濕蝕刻結束之階段，SOI區域1A之絕緣膜ZM1殘留成層狀，SOI區域1A之半導體層SM不致露出。
在此階段，如圖43所示，在SOI區域1A，形成為絕緣膜ZM1殘留成層狀而絕緣膜ZM1之上面露出的狀態，另一方面，在主體區域1B，則形成為絕緣膜ZM1及半導體層SM被去除而絕緣層BX的上面露出之狀態。
接著，進行與上述步驟S12相同之製程(圖38之步驟S112)及與上述步驟S13相同之製程(圖38之步驟S113)，而如圖44所示，形成半導體區域GP及p型阱PW。
然後，如圖45所示，將SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX濕蝕刻而予以去除(圖38之步驟S114)。此時，宜以半導體層SM及半導體基板SB比絕緣膜ZM1及絕緣層BX不易蝕刻之條件，將SOI區域1A之絕緣膜ZM1及主體區域1B的絕緣層BX蝕刻而予以去除。藉此，可將SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX蝕刻而予以去除，並且可使SOI區域1A之半導體層SM及主體區域1B之半導體基板SB具有蝕刻阻擋層之功能。當絕緣膜ZM1及絕緣層BX由氧化矽構成時，可使用氫氟酸作為步驟S114之蝕刻液。
步驟S114之際的濕蝕刻由於在元件分離區域ST之上面、SOI區域1A之絕緣膜ZM1之上面、主體區域1B之絕緣層BX的上面露出之狀態下進行，故將元件分離區域ST之表層部、SOI區域1A之絕緣膜ZM1、主體區域1B之絕緣層BX濕蝕刻而予以去除。元件分離區域ST亦濕蝕刻至與SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX的蝕刻量(蝕刻厚度)相同之程度。
檢討例之製造製程未進行相當於上述步驟S11之蝕刻製程。因此，在即將進行步驟S114之蝕刻製程前的階段之主體區域1B的絕緣層BX之厚度與SOI區域1A之絕緣膜ZM1的厚度相當厚。因此，步驟S114之蝕刻量(蝕刻厚度)需設定成可確實地去除厚絕緣層BX及絕緣膜ZM1之蝕刻量。
如此進行，在主體區域1B，半導體層SM及絕緣層BX被去除，而半導體基板SB之上面露出(不再是SOI構造)，在SOI區域1A，半導體層SM及絕緣層BX殘留而維持SOI構造(參照圖45)。
之後，檢討例亦進行與上述步驟S15相同之製程(圖38之步驟S115)，於SOI區域1A及主體區域1B分別形成MISFET，在此，省略其圖示及說明。
檢討例之製造製程(圖38~圖45)不同於本實施形態，以濕蝕刻進行了相當於上述步驟S9、S10之步驟S109、S110的蝕刻製程。即，檢討例在相當於上述步驟S9之步驟S109(圖41)的製程，以濕蝕刻去除方式了主體區域1B之絕緣膜ZM1。又，檢討例在相當於上述步驟S10之步驟S110(圖43)的製程，以濕蝕刻去除方式了主體區域1B之半導體層SM。再者，檢討例並未進行相當於上述步驟S11之蝕刻製程(用以使主體區域1B之絕緣層BX薄的蝕刻製程)。
檢討例進行相當於上述步驟S12、13之步驟S112、S113而獲得圖44之構造後，進行相當於步驟S14之步驟S114(圖45)的蝕刻製程，去除SOI區域1A之絕緣膜ZM1及主體區域1B之絕緣層BX，藉此，使SOI區域1A之半導體層SM的上面及主體區域1B之半導體基板SB的上面露出。然而，當進行此步驟S114之蝕刻製程時，如圖45所示，有於元件分離區域ST產生凹陷(凹部、凹陷部)DT之虞。凹陷DT易產生於元件分離區域ST之端部(與半導體層SM相鄰之端部)。元件分離區域ST之凹陷DT可能因以在濕蝕刻製程使用之藥液(蝕刻液)過度蝕刻元件分離區域ST而產生。
如圖45所示，當於SOI區域1A之與半導體層SM相鄰的位置產生元件分離區域ST之凹陷DT時，有產生各種弊端之虞，以下就該弊端之一例作說明。
如圖45所示，假設下述情形，前述情形係於SOI區域1A之與半導體層SM相鄰的位置產生元件分離區域ST之凹陷DT，該凹陷DT到達SOI區域1A之絕緣層BX，而從此凹陷DT露出之絕緣層BX被側蝕。此時，形成上述矽膜PS後，將該矽膜PS圖形化而形成上述閘極電極GE1、GE2之際，於凹陷DT內產生矽膜PS之殘留部(以下稱為「矽膜PS之殘留部」)。當於凹陷DT內產生矽膜PS之殘留部時，該矽膜PS之殘留部隔著薄絕緣膜與半導體層SM相鄰，因而，隔著薄絕緣膜與n+ 型半導體區域SD1(源極汲極區域)相鄰。介在凹陷DT內之矽膜PS的殘留部與半導體層SM(n+ 型半導體區域SD1)之間的薄絕緣膜係在與上述閘極絕緣膜GF2相同之製程形成的同層之絕緣膜。又，由於閘極電極GE1之閘極寬度方向的端部位於元件分離區域ST上，故凹陷DT內的矽膜PS之殘留部形成為與閘極電極GE1連結成一體之狀態，是故，凹陷DT內的矽膜PS之殘留部與閘極電極GE1電性連接。因此，由於凹陷DT內產生矽膜PS之殘留部這點跟與閘極電極GE1電性連接之凹陷DT內的矽膜PS之殘留部隔著薄絕緣膜與源極汲極區域(n+ 型半導體區域SD1)相鄰這點相關，故有導致閘極電極GE1與源極汲極區域(n+ 型半導體區域SD1)之間的漏電流之虞。此使半導體裝置之可靠度降低。
如此，由於在元件分離區域ST產生凹陷DT這點及該凹陷DT之深度深這點與半導體裝置之可靠度的降低相關，故要使半導體裝置之可靠度提高最好是抑制於元件分離區域ST產生凹陷DT或即使產生凹陷DT，亦使其深度淺。又，由於在形成閘極絕緣膜GF1、GF2的製程之前產生的凹陷DT易與半導體裝置之可靠度降低相關，故最好是抑制在形成閘極絕緣膜GF1、GF2的製程之前於元件分離區域ST產生凹陷DT。
元件分離區域ST之凹陷DT因以在濕蝕刻使用之藥液(蝕刻液)過度蝕刻元件分離區域ST而產生。可能造成凹陷DT之濕蝕刻製程有步驟S110之濕蝕刻製程及步驟S114之濕蝕刻製程。
就以步驟S110之濕蝕刻製程蝕刻元件分離區域ST的理由作說明。
在濕蝕刻製程中，根據使用之蝕刻液的種類，有在形成有光阻圖形之狀態下不易進行濕蝕刻之情形。在步驟S110，將半導體層SM濕蝕刻，而適合將半導體層SM濕蝕刻之蝕刻液、例如APM液並不易在形成有光阻圖形之狀態下使用。因此，由於為了去除主體區域1B之半導體層SM而進行之步驟S110的濕蝕刻製程在未形成光阻圖形之狀態下進行，故必然在元件分離區域ST之表面露出的狀態下進行。在步驟S110，使用易蝕刻半導體層SM之蝕刻液、例如APM液，但因未形成光阻圖形，故SOI區域1A之絕緣膜ZM1及元件分離區域ST亦被蝕刻至某程度。因此，在步驟S110，元件分離區域ST被濕蝕刻，此為易於元件分離區域ST形成凹陷DT的原因之一。
接著，就步驟S114之濕蝕刻製程作說明。在步驟S114之濕蝕刻製程中，因第1主要原因及第2主要原因，元件分離區域ST被過度地蝕刻，而易產生凹陷DT。第1主要原因係於步驟S114之濕蝕刻製程前，進行離子植入製程，於該離子植入之際，亦於元件分離區域ST植入雜質離子。第2主要原因係步驟S114之濕蝕刻製程的蝕刻量大。
當在步驟S114之濕蝕刻製程前，於元件分離區域ST植入了雜質離子時，該元件分離區域ST便形成為易被蝕刻之狀態，而於進行步驟S114的濕蝕刻製程之際，蝕刻速度易增大。
因此，亦考慮在步驟S114之濕蝕刻製程前，不將雜質離子植入至元件分離區域ST，藉此，可防止在步驟S114之濕蝕刻製程過度蝕刻元件分離區域ST，而抑制凹陷DT之產生。然而，有企望於SOI區域1A之半導體基板SB形成半導體區域GP，藉此，可控制形成於SOI區域1A之MISFET的閾值電壓之情形。此時，最好是於進行步驟S114之濕蝕刻製程前，進行離子植入來形成半導體區域GP。其原因係要是在步驟S114之濕蝕刻製程之後，形成閘極絕緣膜前，以離子植入形成半導體區域GP，便會於在主體區域1B露出之半導體基板SB的表面(矽面)上直接形成相當於上述光阻圖形PR2之光阻圖形，此並不適宜。另一方面，要是在形成閘極絕緣膜後或形成矽膜PS後，以離子植入來形成半導體區域GP，閘極絕緣膜及矽膜PS則易受到該離子植入之影響，而有對MISFET之特性造成影響之虞，故此也不適宜。又，要是在形成閘極電極後，以離子植入形成半導體區域GP，閘極電極會造成防礙，而有無法順利地形成半導體區域GP之虞。因此，最好是在進行步驟S114之濕蝕刻製程前，進行離子植入來形成半導體區域GP。
進行離子植入來形成半導體區域GP之際，為防止離子植入至主體區域1B之半導體基板SB，而在形成有光阻圖形(PR2)之狀態下進行離子植入，植入之雜質離子不僅植入至SOI區域1A之半導體基板SB，亦植入至未以光阻圖形(PR2)覆蓋之部分的元件分離區域ST。亦即，亦於俯視時SOI區域1A之與半導體層SM相鄰的區域之元件分離區域ST植入雜質離子。因此，進行離子植入而形成半導體區域GP後，在即將進行步驟S114之濕蝕刻製程前的階段，形成為在SOI區域1A之俯視時與半導體層SM相鄰的位置(區域)於元件分離區域ST植入有相當多雜質離子之狀態。當元件分離區域ST以離子植入植入雜質離子時，便易蝕刻，蝕刻速度易增大。即，在元件分離區域ST中，以離子植入所植入之雜質離子通過的區域及存在之區域形成為易蝕刻(蝕刻速度易增大)之狀態。因此，當在SOI區域1A之俯視時與半導體層SM相鄰之位置(區域)，於元件分離區域ST植入相當多雜質離子時，於進行步驟S114的濕蝕刻製程之際，有於SOI區域1A之與半導體層SM相鄰的位置產生凹陷DT之慮。
是故，考慮使在上述步驟S1準備SOI基板1之階段的絕緣層BX之厚度與在上述步驟S2形成絕緣膜ZM1之階段的絕緣膜ZM1之厚度減薄。由於如此一來，在步驟S114之濕蝕刻製程，應蝕刻之SOI區域1A的絕緣膜ZM1與主體區域1B之絕緣層BX的各厚度縮小，故可使步驟S114之蝕刻量小，藉此，可使步驟S114之元件分離區域ST的蝕刻量小。藉此，可防止在步驟S114之濕蝕刻製程過度地蝕刻元件分離區域ST，而可抑制凹陷DT之產生，再者，即使形成凹陷DT時，亦可使其深度淺。
然而，要使在上述步驟S1準備SOI基板1之階段的絕緣層BX之厚度減薄並不容易。其理由係若使在上述步驟S1準備SOI基板1之階段的絕緣層BX之厚度減薄，在所製造之半導體裝置，SOI區域1A之絕緣層BX的厚度便必然薄，但SOI區域1A之絕緣層BX的厚度應依半導體裝置之要求特性等，設定為最適當之厚度。此外，所製造之半導體裝置的SOI區域1A之絕緣層BX的厚度維持了在上述步驟S1準備SOI基板1之階段的絕緣層BX之厚度。當使SOI區域1A之絕緣層BX的厚度減薄時，有對半導體裝置的特性造成不良影響之虞。又，檢討例即便使在上述步驟S2形成絕緣膜ZM1之階段的絕緣膜ZM1之厚度減薄，亦並非藉此即可使步驟S114之濕蝕刻製程的蝕刻量小。其理由係檢討例即便使在上述步驟S2形成絕緣膜ZM1之階段的絕緣膜ZM1之厚度減薄，若絕緣層BX之厚度厚，步驟S114之濕蝕刻製程的蝕刻量仍需設定為足以去除主體區域1B之絕緣層BX的蝕刻量。
又，對半導體區域GP施加電壓，而控制SOI區域1A之MISFET的閾值電壓時，當SOI區域1A之絕緣層BX的厚度過薄，有該絕緣層BX之可靠度、例如TDDB(Time Dependence on Dielectric Breakdown：時間相依介電崩潰)壽命降低之虞，故最好是將SOI區域1A之絕緣層BX的厚度確保在某程度。
如此，由於需考慮半導體裝置之要求特性等來設定SOI區域1A之絕緣層BX的厚度，故要使在上述步驟S1準備SOI基板1之階段的絕緣層BX之厚度減薄並不容易。因此，檢討例之製造製程係即將進行步驟S114之濕蝕刻製程前的階段之SOI區域1A的絕緣膜ZM1之厚度與主體區域1B之絕緣層BX的厚度相當厚，是故，步驟S114之濕蝕刻製程的蝕刻量相當大。再者，檢討例之製造製程因在進行步驟S114之濕蝕刻製程前，進行了用以於SOI區域1A之半導體基板SB形成半導體區域GP的離子植入，故該離子植入之際，亦於元件分離區域ST植入了相當多雜質離子。
因而，圖38~圖45之檢討例的製造製程係植入了相當多雜質離子之元件分離區域ST於進行步驟S114的濕蝕刻製程之際，蝕刻速度易增大，而且步驟S114之濕蝕刻製程的蝕刻量相當大，故有SOI區域1A之與半導體層SM相鄰的位置產生凹陷DT之虞。
如此，圖38~圖45之檢討例的製造製程因在步驟S110之濕蝕刻製程及步驟S114之濕蝕刻製程將元件分離區域ST濕蝕刻，而有於SOI區域1A之與半導體層SM相鄰的位置產生凹陷DT之虞。由於凹陷DT之產生與所製造之半導體裝置的可靠度之降低有關，故要使半導體裝置之可靠度提高最好是抑制於元件分離區域ST產生凹陷DT或即使產生凹陷DT，亦使其深度淺。
＜本實施形態之主要特徵＞ 本實施形態之主要特徵中的一個係以乾蝕刻方式進行步驟S9、S10、S11之各蝕刻製程。本實施形態之主要特徵中的另一個係進行步驟S11之蝕刻製程。
在本實施形態中，形成覆蓋SOI區域1A(第1區域)之絕緣膜ZM1且使主體區域1B(第2區域)之絕緣膜ZM1露出的光阻圖形PR1(第1遮罩層)後，在步驟S9，使用光阻圖形PR1作為蝕刻遮罩，以乾蝕刻方式去除主體區域1B之絕緣膜ZM1，而使主體區域1B之半導體層SM露出。然後，在步驟S10，使用光阻圖形PR1作為蝕刻遮罩，以乾蝕刻方式去除主體區域1B之半導體層SM，而使主體區域1B之絕緣層BX露出。之後，在步驟S11，使用光阻圖形PR1作為蝕刻遮罩，將主體區域1B之絕緣層BX乾蝕刻而使主體區域1B之絕緣層BX的厚度減薄。在本實施形態中，以乾蝕刻方式進行步驟S9、S10、S11之各蝕刻製程，藉此，可抑制或防止上述凹陷DT之產生。以下，具體地說明。
在本實施形態中，由於以乾蝕刻方式進行步驟S9、S10、S11之各蝕刻製程，故可在形成有光阻圖形PR1之狀態下，進行步驟S9、S10、S11之各蝕刻製程。即，在以光阻圖形PR1覆蓋SOI區域1A之絕緣膜ZM1的狀態下，進行步驟S9、S10、S11之各蝕刻製程。若以光阻圖形PR1覆蓋SOI區域1A之絕緣膜ZM1，俯視時SOI區域1A之與半導體層SM相鄰的區域之元件分離區域ST亦必然以光阻圖形PR1覆蓋。因此，在俯視時SOI區域1A之與半導體層SM相鄰的區域之元件分離區域ST亦以光阻圖形PR1覆蓋之狀態下，進行步驟S9、S10、S11之各蝕刻製程。因此，在本實施形態中，在步驟S9、S10、S11之各蝕刻製程中，俯視時SOI區域1A之與半導體層SM相鄰的區域之元件分離區域ST不會被蝕刻。
在上述檢討例(圖38~圖45)，步驟S110之濕蝕刻製程在未形成光阻圖形之狀態下進行係凹陷DT產生的原因之一。相對於此，在本實施形態中，在步驟S9、S10、S11之各蝕刻製程，由於在形成有光阻圖形PR1之狀態下進行乾蝕刻，故俯視時SOI區域1A之與半導體層SM相鄰的區域之元件分離區域ST不會被蝕刻，而步驟S9、S10、S11之各蝕刻製程不會成為凹陷DT產生之原因。因此，可抑制或防止上述凹陷DT之產生。
又，在本實施形態中，進行了步驟S11之蝕刻製程，藉此，可抑制或防止上述凹陷DT之產生。以下具體地說明。
在本實施形態中，在步驟S10之蝕刻製程，去除主體區域1B之半導體層SM，使主體區域1B之絕緣層BX露出後，進行步驟S11之蝕刻製程，藉此，使主體區域1B之絕緣層BX的厚度減薄。藉此，由於可使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄，故可使步驟S14之蝕刻製程的蝕刻量小，藉此，可抑制或防止在步驟S14之蝕刻製程過度蝕刻元件分離區域ST。因此，可抑制或防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷(DT)，且在步驟S14之蝕刻製程於元件分離區域ST形成凹陷(DT)時，亦可使其深度淺。因而，由於可抑制或防止因元件分離區域ST之凹陷(DT)引起的弊端，故可使半導體裝置之可靠度提高。
即，不同於本實施形態，假設於步驟S10之蝕刻製程後未進行步驟S11的蝕刻製程。此時，由於即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度厚，故步驟S14之蝕刻量大。再者，因在步驟S14之前的步驟S12之離子植入製程，亦於元件分離區域ST植入相當多雜質離子，故步驟S14之元件分離區域ST的蝕刻速度易增大。此時，因植入了相當多雜質離子之元件分離區域ST在步驟S14之蝕刻製程蝕刻速度易增大且步驟S14之蝕刻製程的蝕刻量大，而有於元件分離區域ST產生凹陷(DT)之虞，故半導體裝置之可靠度降低。
相對於此，在本實施形態中，由於在步驟S10之蝕刻製程之後，進行了步驟S11之蝕刻製程，故可使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄，藉此，可使步驟S14之蝕刻量小。因此，因在步驟S12之離子植入製程亦於元件分離區域ST植入相當多雜質離子，故即使元件分離區域ST之蝕刻速度易增大，因可使步驟S14之蝕刻量小，而可抑制或防止於元件分離區域ST產生凹陷，即使形成凹陷，亦可使其深度淺。藉此，由於可抑制或防止因元件分離區域ST之凹陷引起的弊端，故可使半導體裝置之可靠度提高。
如上述，在圖38~圖45之檢討例，在相當於步驟S14之步驟S114的蝕刻製程過度蝕刻元件分離區域ST而產生凹陷DT的主要原因有2個主要原因。第1主要原因係於步驟S114之蝕刻製程前，進行離子植入製程(相當於步驟S112)，於此離子植入之際，亦於元件分離區域ST植入雜質離子。第2主要原因係步驟S114之蝕刻製程的蝕刻量大。因結合此第1主要原因及第2主要原因，而在相當於步驟S14之步驟S114的蝕刻製程易於元件分離區域ST產生凹陷DT。在本實施形態中，在步驟S10的蝕刻製程之後且在步驟S12的離子植入之前，藉進行步驟S11之蝕刻製程，使主體區域1B之絕緣層BX的厚度減薄，而改善上述第2主要原因，藉此，抑制或防止了在步驟S14於元件分離區域ST產生凹陷(DT)。
又，在本實施形態中，藉進行步驟S11，即便不使在步驟S1準備SOI基板1之階段的絕緣層BX之厚度減薄，亦可使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄，而可使步驟S14之蝕刻量小。因此，在本實施形態中，可考慮半導體裝置之要求特性等，將SOI區域1A之絕緣層BX的厚度設定為最適當之厚度，並且藉進行步驟S11之蝕刻製程，可使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄。因此，可使考慮半導體裝置之要求特性等而將SOI區域1A之絕緣層BX的厚度設定為最適當之厚度這點及使步驟S14之蝕刻量小這點同時達成。因而，可使可將因SOI區域1A之絕緣層BX的厚度設定為最適當之厚度所達到的半導體裝置性能提高及因藉使步驟S14之蝕刻量小而可抑制或防止元件分離區域ST之凹陷所達到的半導體裝置可靠度之提高同時達成。
就本實施形態之其他特徵進一步說明。
步驟S9之蝕刻製程與步驟S10之蝕刻製程由於蝕刻對象不同，故使用之蝕刻氣體不同，又，步驟S10之蝕刻製程與步驟S11之蝕刻製程由於蝕刻對象不同，故使用之蝕刻氣體不同。
步驟S9之主要目的在於去除主體區域1B之絕緣膜ZM1。因此，在步驟S9，以絕緣膜ZM1比半導體層SM易蝕刻之條件，換言之，以半導體層SM比絕緣膜ZM1不易蝕刻之條件，將主體區域1B之絕緣膜ZM1以乾蝕刻方式去除而使主體區域1B之半導體層SM露出。即，在步驟S9，選擇絕緣膜ZM1之蝕刻速度大且半導體層SM之蝕刻速度比此小的蝕刻條件(包含蝕刻氣體之種類)。藉此，在步驟S9之蝕刻製程，可確切地去除主體區域1B之絕緣膜ZM1。
又，步驟S10之主要目的在於去除主體區域1B之半導體層SM。因此，在步驟S10，以半導體層SM比絕緣層BX易蝕刻之條件，換言之，以絕緣層BX比半導體層SM不易蝕刻之條件，將主體區域1B之半導體層SM以乾蝕刻方式去除而使主體區域1B之絕緣層BX露出。即，在步驟S10，選擇半導體層SM之蝕刻速度大且絕緣層BX之蝕刻速度比此小的蝕刻條件(包含蝕刻氣體之種類)。藉此，可在步驟S10之蝕刻製程確切地去除主體區域1B之半導體層SM。
又，步驟S11之主要目的在於使主體區域1B之絕緣層BX的厚度減薄。因此，使用步驟S11之蝕刻條件(包含蝕刻氣體之種類)時的絕緣層BX之蝕刻速度比使用步驟S10之蝕刻條件(包含蝕刻氣體之種類)時的絕緣層BX之蝕刻速度大。即，為了使步驟S11之蝕刻製程的主體區域1B之絕緣層BX的蝕刻速度大於步驟S10之蝕刻製程的主體區域1B之絕緣層BX的蝕刻速度而選擇步驟S11之蝕刻條件(包含蝕刻氣體之種類)。
亦考慮不同於本實施形態，在步驟S10，以乾蝕刻方式去除主體區域1B之半導體層SM，使主體區域1B之絕緣層BX露出後，不更換蝕刻氣體，而一直繼續乾蝕刻，使主體區域1B之絕緣層BX的厚度減薄。此係對應在步驟S10之蝕刻製程中，藉長時間進行去除主體區域1B之半導體層SM而使主體區域1B之絕緣層BX露出後的過蝕刻，而使主體區域1B之絕緣層BX的厚度減薄，即，對應不進行步驟S11而在步驟S10長時間進行過蝕刻之情形。然而，此時，並不易正確地控制即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度。
即，在步驟S10使用之蝕刻條件(包含蝕刻氣體之種類)係適合蝕刻半導體層SM之蝕刻條件，藉使用此蝕刻條件，可選擇性地蝕刻半導體層SM，而可在步驟S10確切地去除主體區域1B之半導體層SM。然而，由於在此步驟S10使用之蝕刻條件係適合蝕刻半導體層SM之蝕刻條件，故使用此蝕刻條件時之半導體層SM的蝕刻速度可正確地控制在某程度，但使用此蝕刻條件時之絕緣層BX的蝕刻速度則無法太正確地控制。因此，不進行步驟S11，而在步驟S10長時間進行過蝕刻時，即使欲以該過蝕刻使主體區域1B之絕緣層BX的厚度減薄，主體區域1B之絕緣層BX的殘留膜厚仍無法太正確地控制，因而，不易正確地控制即將進行步驟S14前之主體區域1B的絕緣層BX之厚度。
如上述，為了防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷(DT)，使步驟S14之蝕刻量小為有效。為了使步驟S14之蝕刻量小，使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄為有效之作法。然而，即便使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄，若無法將其厚度正確地控制在某程度，仍不易使步驟S14之蝕刻量小。此係因即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度參差不齊時，為了不致於步驟S14後產生主體區域1B之絕緣層BX的去除殘餘物，而必須將步驟S14之蝕刻量設定為較多。要使步驟S14之蝕刻量小，不僅要使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄，且將即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度正確地控制在某程度亦很重要。
對此，在本實施形態中，在步驟S10，以乾蝕刻方式去除主體區域1B之半導體層SM而使主體區域1B之絕緣層BX露出後，在步驟S11，使用異於在步驟S10使用之蝕刻氣體的蝕刻氣體，使主體區域1B之絕緣層BX的厚度減薄。因此，本實施形態可將即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度正確地控制在某程度。
即，在步驟S11使用之蝕刻氣體係適合蝕刻絕緣層BX之蝕刻氣體。因此，使用步驟S11之蝕刻條件(包含蝕刻氣體之種類)時的絕緣層BX之蝕刻速度大於使用步驟S10之蝕刻條件(包含蝕刻氣體之種類)時的絕緣層BX之蝕刻速度。在步驟S11，藉使用此種蝕刻條件，可將絕緣層BX之蝕刻速度正確地控制在某程度。因此，本實施形態在步驟S11之蝕刻製程，可使主體區域1B之絕緣層BX的厚度減薄，並且可將主體區域1B之絕緣層BX的殘留膜厚正確地控制在某程度。因而，由於本實施形態不僅可使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度減薄，且可將即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度正確地控制在某程度，故可使步驟S14之蝕刻量更小。因此，可更確切地抑制或防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷(DT)。
在本實施形態中，可按半導體裝置之要求特性等，將在步驟S1準備SOI基板1之階段的絕緣層BX之厚度設定在最適當之厚度，並且在步驟S11之蝕刻製程使主體區域1B之絕緣層BX的厚度減薄。在步驟S10，藉選擇適合蝕刻半導體層SM之蝕刻條件，可確切地去除主體區域1B之半導體層SM，在步驟S11，藉選擇適合蝕刻絕緣層BX之蝕刻條件，可使主體區域1B之絕緣層BX的厚度減薄，並且可確切地將其厚度控制在預定厚度。因此，由於在步驟S14之蝕刻製程，可確切地使蝕刻量小，故可確切地抑制或防止於元件分離區域ST產生凹陷，再者，即使形成凹陷時，亦可使其深度淺。因而，可確切地抑制或防止因元件分離區域ST之凹陷引起的弊端，而可使半導體裝置之可靠度確切地提高。
又，步驟S9、S11之各蝕刻製程宜進行非等向性乾蝕刻，步驟S10之蝕刻製程宜進行等向性乾蝕刻，以下就其理由作說明。
即，在步驟S10，由於蝕刻對象為半導體層SM，故進行非等向性乾蝕刻時，有在主體區域1B於元件分離區域ST之側壁上殘留半導體層SM的蝕刻殘餘物之虞，最好是儘量防止此種半導體層SM之蝕刻殘餘物。因此，步驟S10之蝕刻製程宜進行等向性乾蝕刻，藉此，在主體區域1B，可確切地防止於元件分離區域ST之側壁上殘留半導體層SM之蝕刻殘餘物。此外，於步驟S9、S11之各蝕刻製程應用非等向性乾蝕刻時，有在主體區域1B於元件分離區域ST之側壁上殘留絕緣膜ZM1之蝕刻殘餘物及絕緣層BX之蝕刻殘餘物的可能性，但由於該等蝕刻殘餘物由絕緣體構成，故不會與弊端有關聯。
又，步驟S9、S11之各蝕刻製程使用等向性乾蝕刻時，在光阻圖形PR1之側面的下方，元件分離區域ST被側蝕。因此，步驟S9、S11之各蝕刻製程宜使用非等向性乾蝕刻，藉此，可防止在光阻圖形PR1之側面的下方，元件分離區域ST被側蝕。藉此，元件分離區域ST之平面尺寸小時，亦可易應用本實施形態之製造製程。因此，對半導體裝置之小型化有利。
又，比較步驟S9及步驟S11，以步驟S11之絕緣層BX的蝕刻速度小於步驟S9之絕緣膜ZM1的蝕刻速度為更佳。在步驟S9，由於可使主體區域1B之半導體層SM具有蝕刻阻擋層之功能，故藉使絕緣膜ZM1之蝕刻速度大，可縮短蝕刻所需之時間。另一方面，在步驟S11，由於在主體區域1B之半導體基板SB露出前，結束蝕刻，故當絕緣層BX之蝕刻速度過大時，有主體區域1B的絕緣層BX之蝕刻量的控制性低之虞。因此，使步驟S9之絕緣膜ZM1的蝕刻速度大，而縮短步驟S9所需之時間，並且使步驟S11之絕緣層BX的蝕刻速度比步驟S9之絕緣膜ZM1的蝕刻速度小，藉此，易將步驟S11結束之階段的絕緣層BX之厚度控制在預定厚度。
又，步驟S11之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度TB11宜為3nm以上(即，TB11≧3nm)。
當步驟S11之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度TB11過薄時，有在步驟S11結束之階段主體區域1B之半導體基板SB部分露出之虞。當在步驟S11結束之階段主體區域1B之半導體基板SB部分露出時，在步驟S12及步驟S13形成之光阻膜便會接觸半導體層SM及半導體基板SB之露出面，此並不適宜。因此，步驟S11之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度TB11宜為3nm以上，藉此，可確切地防止在步驟S11結束之階段，主體區域1B之半導體基板SB部分露出。
又，步驟S11之蝕刻製程的主體區域1B之絕緣層BX的蝕刻厚度宜為3nm以上。即，即將進行步驟S11之蝕刻前的主體區域1B之絕緣層BX的厚度TB10與步驟S11之蝕刻剛結束後的主體區域1B之絕緣層BX的厚度TB11之差宜為3nm以上(即，TB10-TB11≧3nm)。藉此，由於可確切地減少步驟S14之蝕刻製程的蝕刻量，故可確切地獲得抑制或防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷之效果。
又，於元件分離區域ST形成凹陷之課題係因元件分離區域ST之材料與絕緣膜ZM1及絕緣層BX之材料相同，而在步驟S14之蝕刻製程蝕刻絕緣膜ZM1及絕緣層BX時，元件分離區域ST亦被蝕刻而產生。因此，本實施形態若應用於元件分離區域ST、絕緣膜ZM1及絕緣層BX由相同之材料構成的情形，效果便大。元件分離區域ST、絕緣膜ZM1及絕緣層BX宜由氧化矽構成。
又，在本實施形態中，即將進行步驟S14之蝕刻製程前的SOI區域1A之絕緣膜ZM1的厚度TA14與主體區域1B之絕緣層BX的厚度TB14宜相同(即，TA14=TB14)。此外，厚度TA14、TB14顯示於圖17。藉此，由於可有效率地減低步驟S14之蝕刻製程的蝕刻量，故可確切地獲得抑制或防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷的效果。
即，即將進行步驟S14之蝕刻製程前，SOI區域1A之絕緣膜ZM1比主體區域1B之絕緣層BX厚時，需配合該厚絕緣膜ZM1之厚度，設定步驟S14之蝕刻量。又，在即將進行步驟S14之蝕刻製程前，主體區域1B之絕緣層BX比SOI區域1A的絕緣膜ZM1厚時，需配合該厚絕緣層BX的厚度，設定步驟S14之蝕刻量。因此，為有效率地減少步驟S14之蝕刻量，更有利的是使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度TB14薄，並且使即將進行步驟S14之蝕刻製程前的SOI區域1A之絕緣膜ZM1的厚度TA14與主體區域1B之絕緣層BX的厚度TB14相同。
要使即將進行步驟S14之蝕刻製程前的SOI區域1A之絕緣膜ZM1的厚度TA14與主體區域1B之絕緣層BX的厚度TB14相同(TA14=TB14)，只要步驟S11之蝕刻製程剛結束後的SOI區域1A之絕緣膜ZM1的厚度TB11與主體區域1B之絕緣層BX的厚度TA11相同(TA11=TB11)即可。因此，在步驟S11之蝕刻製程，宜將主體區域1B之絕緣層BX乾蝕刻，使主體區域1B之絕緣層BX的厚度減薄成主體區域1B之絕緣層BX的厚度與SOI區域1A之絕緣膜ZM1的厚度相同。藉此，由於可有效率地減少步驟S14之蝕刻製程的蝕刻量，故可更確切地獲得抑制或防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷。
又，最好是將步驟S11之蝕刻條件設定成步驟S11之蝕刻製程剛結束後的SOI區域1A之絕緣膜ZM1的厚度TB11與主體區域1B之絕緣層BX的厚度TA11相同(TA11=TB11)。然而，即使如此設定蝕刻條件，亦有可能因蝕刻製程之變動，而於步驟S11之蝕刻製程剛結束後的SOI區域1A之絕緣膜ZM1的厚度TB11與主體區域1B之絕緣層BX的厚度TA11產生差。即使如此，主體區域1B之絕緣層BX的厚度與SOI區域1A之絕緣膜ZM1的厚度之差(差之絕對值)宜為步驟S11之蝕刻製程剛結束後比即將進行步驟S11前小。即，步驟S11剛結束後之主體區域1B的絕緣層BX之厚度TB11與SOI區域1A之絕緣膜ZM1的厚度TA11之差(差之絕對值)比即將進行步驟S11前之主體區域1B的絕緣層BX之厚度TB10與SOI區域1A之絕緣膜ZM1的厚度TA10之差(差之絕對值)小。藉不僅以步驟S11之蝕刻製程使主體區域1B的絕緣層BX之厚度減薄，且使主體區域1B之絕緣層BX的厚度與SOI區域1A之絕緣膜ZM1的厚度之差(差之絕對值)小，可使即將進行步驟S14之蝕刻製程前的主體區域1B之絕緣層BX的厚度與SOI區域1A之絕緣膜ZM1的厚度之差(差之絕對值)小。藉此，由於可有效率地減少步驟S14之蝕刻製程的蝕刻量，故可確切地獲得抑制或防止在步驟S14之蝕刻製程於元件分離區域ST產生凹陷的效果。
又，考慮步驟S11之主體區域1B的絕緣層BX之蝕刻厚度，在步驟S11之蝕刻製程剛結束後之階段，宜將上述步驟S2之絕緣膜ZM1的形成膜厚設定成SOI區域1A之絕緣膜ZM1的厚度(TA11)與主體區域1B之絕緣層BX的厚度(TB11)相同(TA11=TB11)。具體而言，上述步驟S2之絕緣膜ZM1的形成膜厚只要設定成從進行上述步驟S2之階段的絕緣層BX之厚度減去步驟S11之主體區域1B的絕緣層BX之蝕刻厚度(蝕刻量)的厚度即可。如此一來，在步驟S11之蝕刻製程剛結束後的階段，SOI區域1A之絕緣膜ZM1的厚度(TA11)與主體區域1B之絕緣層BX的厚度(TB11)大約相同(TA11=TB11)。另一方面，在上述步驟S1準備SOI基板1之階段的絕緣層BX之厚度只要按半導體裝置之要求特性等設定即可。
因此，在步驟S2形成絕緣膜ZM1之階段，使絕緣膜ZM1之厚度比絕緣層BX之厚度更薄。再者，SOI區域1A之絕緣膜ZM1的厚度比主體區域1B之絕緣層BX的厚度更薄這樣之關係在步驟S2後，維持至即將進行步驟S11之蝕刻製程前為止，當進行步驟S11之蝕刻製程時，SOI區域1A之絕緣膜ZM1的厚度與主體區域1B之絕緣層BX的厚度大約相同。因此，在圖4~圖12之各階段，SOI區域1A之絕緣膜ZM1的厚度比主體區域1B之絕緣層BX的厚度更薄，在圖13~圖17之各階段，SOI區域1A之絕緣膜ZM1的厚度與主體區域1B之絕緣層BX的厚度大約相同。此外，在上述步驟S1準備SOI基板1後至在步驟S10使主體區域1B之絕緣層BX露出為止，SOI區域1A之絕緣層BX的厚度與主體區域1B之絕緣層BX的厚度彼此相同。
以上，將由本案發明人所創作之發明依據其實施形態具體地作了說明，本發明不限前述實施形態，在不脫離其要旨之範圍可進行各種變更是無須贅言的。
1‧‧‧SOI基板1A‧‧‧SOI區域1B‧‧‧主體區域1C‧‧‧基板BX‧‧‧絕緣層CP1‧‧‧蓋式絕緣膜CP2‧‧‧蓋式絕緣膜CPZ‧‧‧絕緣膜DT‧‧‧凹陷EP‧‧‧半導體層EX1‧‧‧n- 型半導體區域GE1‧‧‧閘極電極GE2‧‧‧閘極電極GF1‧‧‧閘極絕緣膜GF2‧‧‧閘極絕緣膜GP‧‧‧半導體區域IL1‧‧‧絕緣膜IL2‧‧‧絕緣膜LM‧‧‧積層膜LM1‧‧‧積層膜LT1‧‧‧積層體LT2‧‧‧積層體M1‧‧‧配線P1‧‧‧離子植入P2‧‧‧離子植入PG‧‧‧插栓PS‧‧‧矽膜PR1‧‧‧光阻圖形PR2‧‧‧光阻圖形PR3‧‧‧光阻圖形PR4‧‧‧光阻圖形PR5‧‧‧光阻圖形PR101‧‧‧光阻圖形PW‧‧‧p型阱S1‧‧‧步驟S2‧‧‧步驟S3‧‧‧步驟S4‧‧‧步驟S5‧‧‧步驟S6‧‧‧步驟S7‧‧‧步驟S8‧‧‧步驟S9‧‧‧步驟S10‧‧‧步驟S11‧‧‧步驟S12‧‧‧步驟S13‧‧‧步驟S14‧‧‧步驟S15‧‧‧步驟S109‧‧‧步驟S110‧‧‧步驟S112‧‧‧步驟S113‧‧‧步驟S114‧‧‧步驟S115‧‧‧步驟SB‧‧‧半導體基板SD1‧‧‧n+型半導體區域SD2‧‧‧n+型半導體區域SL‧‧‧金屬矽化物層SM‧‧‧半導體層SM1‧‧‧半導體層ST‧‧‧元件分離區域SW1‧‧‧側圍間隔件SW2‧‧‧側圍間隔件SW3‧‧‧側圍間隔件SZ1‧‧‧絕緣膜SZ2‧‧‧絕緣膜TA10‧‧‧厚度TA11‧‧‧厚度TA14‧‧‧厚度TB10‧‧‧厚度TB11‧‧‧厚度TB14‧‧‧厚度TR‧‧‧溝ZM1‧‧‧絕緣膜ZM2‧‧‧絕緣膜ZM3‧‧‧絕緣膜
圖1係顯示一實施形態之半導體裝置的製造製程之程序流程圖。 圖2係顯示接續圖1之半導體裝置的製造製程之程序流程圖。 圖3係一實施形態之半導體裝置的製造製程進行中之主要部分截面圖。 圖4係接續圖3之半導體裝置的製造製程進行中之主要部分截面圖。 圖5係接續圖4之半導體裝置的製造製程進行中之主要部分截面圖。 圖6係接續圖5之半導體裝置的製造製程進行中之主要部分截面圖。 圖7係接續圖6之半導體裝置的製造製程進行中之主要部分截面圖。 圖8係接續圖7之半導體裝置的製造製程進行中之主要部分截面圖。 圖9係接續圖8之半導體裝置的製造製程進行中之主要部分截面圖。 圖10係接續圖9之半導體裝置的製造製程進行中之主要部分截面圖。 圖11係接續圖10之半導體裝置的製造製程進行中之主要部分截面圖。 圖12係接續圖11之半導體裝置的製造製程進行中之主要部分截面圖。 圖13係接續圖12之半導體裝置的製造製程進行中之主要部分截面圖。 圖14係接續圖13之半導體裝置的製造製程進行中之主要部分截面圖。 圖15係接續圖14之半導體裝置的製造製程進行中之主要部分截面圖。 圖16係接續圖15之半導體裝置的製造製程進行中之主要部分截面圖。 圖17係接續圖16之半導體裝置的製造製程進行中之主要部分截面圖。 圖18係接續圖17之半導體裝置的製造製程進行中之主要部分截面圖。 圖19係接續圖18之半導體裝置的製造製程進行中之主要部分截面圖。 圖20係接續圖19之半導體裝置的製造製程進行中之主要部分截面圖。 圖21係接續圖20之半導體裝置的製造製程進行中之主要部分截面圖。 圖22係接續圖21之半導體裝置的製造製程進行中之主要部分截面圖。 圖23係接續圖22之半導體裝置的製造製程進行中之主要部分截面圖。 圖24係與圖23相同之半導體裝置的製造製程進行中之主要部分截面圖。 圖25係與圖23相同之半導體裝置的製造製程進行中之主要部分截面圖。 圖26係接續圖23之半導體裝置的製造製程進行中之主要部分截面圖。 圖27係接續圖26之半導體裝置的製造製程進行中之主要部分截面圖。 圖28係接續圖27之半導體裝置的製造製程進行中之主要部分截面圖。 圖29係接續圖28之半導體裝置的製造製程進行中之主要部分截面圖。 圖30係接續圖29之半導體裝置的製造製程進行中之主要部分截面圖。 圖31係接續圖30之半導體裝置的製造製程進行中之主要部分截面圖。 圖32係接續圖31之半導體裝置的製造製程進行中之主要部分截面圖。 圖33係接續圖32之半導體裝置的製造製程進行中之主要部分截面圖。 圖34係接續圖33之半導體裝置的製造製程進行中之主要部分截面圖。 圖35係接續圖34之半導體裝置的製造製程進行中之主要部分截面圖。 圖36係接續圖35之半導體裝置的製造製程進行中之主要部分截面圖。 圖37係接續圖36之半導體裝置的製造製程進行中之主要部分截面圖。 圖38係顯示檢討例之半導體裝置的製造製程之程序流程圖。 圖39係檢討例之半導體裝置的製造製程進行中之主要部分截面圖。 圖40係接續圖39之檢討例的半導體裝置之製造製程進行中的主要部分截面圖。 圖41係接續圖40之檢討例的半導體裝置之製造製程進行中的主要部分截面圖。 圖42係接續圖41之檢討例的半導體裝置之製造製程進行中的主要部分截面圖。 圖43係接續圖42之檢討例的半導體裝置之製造製程進行中的主要部分截面圖。 圖44係接續圖43之檢討例的半導體裝置之製造製程進行中的主要部分截面圖。 圖45係接續圖44之檢討例的半導體裝置之製造製程進行中的主要部分截面圖。
1‧‧‧SOI基板
1A‧‧‧SOI區域
1B‧‧‧主體區域
BX‧‧‧絕緣層
SB‧‧‧半導體基板
SM‧‧‧半導體層
ST‧‧‧元件分離區域
TR‧‧‧溝
ZM1‧‧‧絕緣膜

Claims (16)

  1. 一種半導體裝置之製造方法，包含下列製程：(a)準備一基板，該基板具有半導體基板、該半導體基板上之絕緣層、該絕緣層上之半導體層、該半導體層上之第1絕緣膜、「貫穿該第1絕緣膜、該半導體層與該絕緣層而到達該半導體基板」之溝、及埋在該溝內之第2絕緣膜；在此，該絕緣層、該第1絕緣膜及該第2絕緣膜係由相同之材料所構成；(b)於該(a)製程之後，形成第1遮罩層，該第1遮罩層覆蓋該基板之第1區域的該第1絕緣膜且使該基板之異於該第1區域的第2區域之該第1絕緣膜露出；(c)於該(b)製程之後，使用該第1遮罩層作為蝕刻遮罩，以蝕刻方式去除該第2區域之該第1絕緣膜而使該第2區域之該半導體層露出；(d)於該(c)製程之後，使用該第1遮罩層作為蝕刻遮罩，以等向性乾蝕刻方式去除該第2區域之該半導體層而使該第2區域之該絕緣層露出；(e)於該(d)製程之後，使用該第1遮罩層作為蝕刻遮罩，將該第2區域之該絕緣層蝕刻而使該第2區域之該絕緣層的厚度變薄；(f)於該(e)製程之後，去除該第1遮罩層；(g)於該(f)製程之後，將雜質離子植入至該第1區域之該半導體基板而形成第1半導體區域，並將雜質離子植入至該第2區域之該半導體基板而形成第2半導體區域；(h)於該(g)製程之後，以濕蝕刻去除方式該第1區域之該第1絕緣膜與該第2區域之該絕緣層，而使該第1區域之該半導體層與該第2區域之該半導體基板露出； (i)於該(h)製程之後，於該第1區域之該半導體層形成第1電晶體，並於該第2區域之該半導體基板形成第2電晶體。
  2. 如申請專利範圍第1項之半導體裝置之製造方法，其中，在該(c)製程中，該第2區域之該第1絕緣膜係藉由乾蝕刻方式而去除，其中，在該(e)製程中，該第2區域之該絕緣層的厚度係藉由執行乾蝕刻而變薄，其中，在該(c)製程與該(d)製程使用之蝕刻氣體不同，在該(d)製程與該(e)製程使用之蝕刻氣體不同。
  3. 如申請專利範圍第2項之半導體裝置之製造方法，其中，在該(c)製程，以該半導體層比該第1絕緣膜不易蝕刻之條件，將該第2區域之該第1絕緣膜以乾蝕刻方式去除而使該第2區域之該半導體層露出，在該(d)製程，以該絕緣層比該半導體層不易蝕刻之條件，將該第2區域之該半導體層以乾蝕刻方式去除而使該第2區域之該絕緣層露出，使用該(e)製程之蝕刻條件時的該絕緣層之蝕刻速度，大於使用該(d)製程之蝕刻條件時的該絕緣層之蝕刻速度。
  4. 如申請專利範圍第1項之半導體裝置之製造方法，其中，在該(c)製程及該(e)製程，分別進行非等向性蝕刻。
  5. 如申請專利範圍第1項之半導體裝置之製造方法，其中， 在該(e)製程之該絕緣層的蝕刻速度，小於在該(c)製程之該第1絕緣膜的蝕刻速度。
  6. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該第1絕緣膜、該絕緣層、及該第2絕緣膜係由氧化矽構成。
  7. 如申請專利範圍第6項之半導體裝置之製造方法，其中，該半導體層係由矽構成。
  8. 如申請專利範圍第1項之半導體裝置之製造方法，其中，俯視時，於該第1區域與該第2區域之交界配置有該第2絕緣膜。
  9. 如申請專利範圍第1項之半導體裝置之製造方法，其中，在該(a)製程所準備之該基板中，該第1絕緣膜比該絕緣層更薄。
  10. 如申請專利範圍第9項之半導體裝置之製造方法，其中，在該(e)製程，將該第2區域之該絕緣層加以乾蝕刻，以使該第2區域之該絕緣層的厚度變薄，而令該第2區域之該絕緣層的厚度與該第1區域之該第1絕緣膜的厚度相同。
  11. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該(a)製程包含下列製程： (a1)準備該基板，該基板具有該半導體基板、該半導體基板上之該絕緣層、該絕緣層上之該半導體層、該半導體層上之該第1絕緣膜、該第1絕緣膜上之第3絕緣膜；(a2)於該(a1)製程之後，形成貫穿該第3絕緣膜、該第1絕緣膜、該半導體層及該絕緣層而到達該半導體基板之該溝；(a3)於該(a2)製程之後，於該第3絕緣膜上將第4絕緣膜形成為填埋該溝內；(a4)於該(a3)製程之後，去除該溝之外部的該第4絕緣膜，於該溝內形成由該第4絕緣膜構成之該第2絕緣膜；(a5)於該(a4)製程之後，以蝕刻方式去除該第3絕緣膜；該第3絕緣膜係由異於該第1絕緣膜之材料構成。
  12. 如申請專利範圍第11項之半導體裝置之製造方法，其中，該絕緣層、該第1絕緣膜及該第4絕緣膜係由氧化矽構成，該第3絕緣膜係由氮化矽構成，在該(a4)製程，藉研磨該第4絕緣膜，以去除該溝之外部的該第4絕緣膜，而於該溝內形成由該第4絕緣膜構成之該第2絕緣膜。
  13. 如申請專利範圍第1項之半導體裝置之製造方法，其中，該第1半導體區域係為了控制該第1電晶體之閾值電壓而形成。
  14. 如申請專利範圍第13項之半導體裝置之製造方法，其中， 在該(g)製程，於俯視下為該第1區域之與該半導體層相鄰的區域之該第2絕緣膜，亦植入該雜質。
  15. 如申請專利範圍第1項之半導體裝置之製造方法，其中，在該(e)製程結束之階段的該第2區域之該絕緣層的厚度，為3nm以上。
  16. 如申請專利範圍第15項之半導體裝置之製造方法，其中，該(e)製程中之該第2區域的該絕緣層之蝕刻厚度，為3nm以上。
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