JP2004165697A - 半導体装置及びその製造方法 - Google Patents
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Abstract
【課題】 高耐圧半導体装置及びその製造方法を得る。
【解決手段】 第1導電型の半導体基板1の1主面上に形成され、上記半導体基板との接触面を有する金属配線9と、上記接触面の下の上記半導体基板内部に形成される第2導電型の高濃度の不純物領域11と、上記半導体基板の1主面に形成され、上記不純物領域11を介して上記金属配線9に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域6c、6dを有する第2導電型のMOSFET13とを備え、上記高濃度の不純物領域11の深さが上記ソース又はドレイン領域6c、6dの深さより浅い構成とする。
【選択図】図16
【解決手段】 第1導電型の半導体基板1の1主面上に形成され、上記半導体基板との接触面を有する金属配線9と、上記接触面の下の上記半導体基板内部に形成される第2導電型の高濃度の不純物領域11と、上記半導体基板の1主面に形成され、上記不純物領域11を介して上記金属配線9に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域6c、6dを有する第2導電型のMOSFET13とを備え、上記高濃度の不純物領域11の深さが上記ソース又はドレイン領域6c、6dの深さより浅い構成とする。
【選択図】図16
Description
この発明はMOSFETを備えた半導体装置、特に、MOSFETのソースドレイン領域と金属配線との接続部に不純物領域を有する半導体装置とその製造方法に関する。
図23は従来のMOSFETの断面構造を示しており、MOSFET13の耐圧は、チャネル側のドレイン端の不純物分布で決定される。そこで、従来トランジスタの高耐圧化には、ドレイン電界を緩和するようソース/ドレイン拡散層6a,6bとチャネル領域の形成条件を最適化することで行われてきた。
しかし、素子の微細化に伴い、素子内部の不純物濃度が高くなり、ソース/ドレイン拡散層6a,6bも浅くなってくるので、ドレイン電界が強くなり、ドレイン端での耐圧が低下することになる。
一方、コンタクト部分10では、アルミ等の金属配線9がソース/ドレイン拡散層6a,6bより深く入りp型基板と短絡しないようn型拡散層11が形成されている。
この拡散層11は微細化されないため、微細化が進展するとあるところで、ソース/ドレイン拡散層6a,6bよりコンタクト部分の拡散層11の方が深くなってくる。
この拡散層11は微細化されないため、微細化が進展するとあるところで、ソース/ドレイン拡散層6a,6bよりコンタクト部分の拡散層11の方が深くなってくる。
この場合、コンタクト部分の拡散層11は、ドレインの低濃度拡散層6aより高濃度なため、コンタクト部分の耐圧はドレイン拡散層の耐圧よりも低くなり、素子としての耐圧はコンタクト拡散層で決まるようになる。したがって、このようなトランジスタの高耐圧化は、コンタクト部分の高耐圧化が要求されることになる。
この発明はこの点に鑑みてなされたものであり、耐圧性能の優れた半導体装置及びその製造方法を得ることを目的としている。
この発明に係る半導体装置は、第1導電型の半導体基板の1主面上に形成され、上記半導体基板との接触面を有する金属配線と、上記接触面の下の上記半導体基板内部に形成される第2導電型の高濃度の不純物領域と、上記半導体基板の1主面に形成され、上記不純物領域を介して上記金属配線に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域を有する第2導電型のMOSFETとを備え、上記高濃度の不純物領域の深さが上記ソース又はドレイン領域の深さより浅くしたものである。
この発明は以上のように構成されているため、低濃度部が高濃度の不純物領域にかかる電界を緩和する結果、接触面の高耐圧化が可能となる。更に、高濃度の不純物領域の空乏層が大きくなるため、接触面の接合リークや接合容量を低減することが可能となる。
実施の形態1.
以下に、この発明の実施の形態1について図1ないし図7に基づいて説明する。図1はこの発明の実施の形態1を示す要部断面図であり、図1において、1はP型のシリコン基板からなる半導体基板、2は上記半導体基板1の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
以下に、この発明の実施の形態1について図1ないし図7に基づいて説明する。図1はこの発明の実施の形態1を示す要部断面図であり、図1において、1はP型のシリコン基板からなる半導体基板、2は上記半導体基板1の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
3は上記半導体基板1上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、4はこのゲート絶縁膜3上に形成されたポリシリコンからなるゲート電極であり、5は上記ゲート絶縁膜3及びゲート電極4の両側面にそれぞれ形成されたシリコン酸化膜からなるサイドウォールであり、6aは上記半導体基板1の一主面に形成された上記ゲート電極4の直下の一部及びその外側に位置する、N型のソース/ドレイン領域6の低濃度部であり、6bは半導体基板1の一主面に形成されるとともに、上記ゲート電極4の下の上記低濃度部6aよりも浅い位置に形成され、周囲をこの低濃度部に囲まれる、N型の不純物を高濃度に含有するソース/ドレイン領域6の高濃度部である。
8は上記半導体基板1上に形成され、この半導体基板1の表面に開口するコンタクトホール8aを有する層間絶縁膜であり、9はこのコンタクトホール8aの底面に位置する上記半導体基板1との接触面10を有し、その接触面10からコンタクトホール8aを介して上記層間絶縁膜8上に延在する例えばAl等からなる金属配線であり、11は上記接触面10の下の半導体基板1の内部に形成されるN型の高濃度の不純物領域であり、その濃度は、具体的には例えば、1×1019cm−3以上である。12は半導体基板1の内部の上記高濃度の不純物領域11の周囲に形成されたN型の低濃度の不純物領域であり、その濃度はソース/ドレイン領域の低濃度部6bの濃度とほぼ同様であり、具体的には例えば、1×1018〜1×1019cm−3である。
ここで、これら不純物領域11、12を介して金属配線9とソース/ドレイン領域6は電気的に接続されている。
ここで、これら不純物領域11、12を介して金属配線9とソース/ドレイン領域6は電気的に接続されている。
又、13はゲート電極4及びソース/ドレイン領域6等からなるNチャネルMOSFETであり、14は接触面10及び不純物領域11、12等からなるコンタクト部である。
つぎに、このように構成された半導体装置の製造方法について図2ないし図7を用いて説明する。図2ないし図7は本実施の形態1を示す半導体装置を工程順に示すものである。
まず図2に示されるように、半導体基板1の一主面にゲート絶縁膜3となるシリコン酸化膜層、ゲート電極4となるポリシリコン層を順次積層し、写真製版技術を用いて、ゲート絶縁膜3及びゲート電極4を形成する。
これらゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてひ素イオン又はリンイオンなどのN型不純物をイオン注入して、ソース/ドレイン領域の低濃度部6aを形成する。
まず図2に示されるように、半導体基板1の一主面にゲート絶縁膜3となるシリコン酸化膜層、ゲート電極4となるポリシリコン層を順次積層し、写真製版技術を用いて、ゲート絶縁膜3及びゲート電極4を形成する。
これらゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてひ素イオン又はリンイオンなどのN型不純物をイオン注入して、ソース/ドレイン領域の低濃度部6aを形成する。
次に図3に示すように、半導体基板1の一主面上及びゲート電極4上にサイドウォール5となるTEOS膜を形成し、等方性エッチングを行うことによりサイドウォール5を形成する。
次に、このサイドウォール5、ゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてリンイオンなどのN型の不純物イオンを注入して、ソース/ドレイン領域6の浅い部分の不純物濃度を高濃度にすることにより、ソース/ドレイン領域の高濃度部6bを形成する。
次に、このサイドウォール5、ゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてリンイオンなどのN型の不純物イオンを注入して、ソース/ドレイン領域6の浅い部分の不純物濃度を高濃度にすることにより、ソース/ドレイン領域の高濃度部6bを形成する。
次に、図4に示すように、半導体基板1の一主面上にシリコン酸化膜からなる層間絶縁膜8を成膜する。この層間絶縁膜8の成膜後にエッチングにより略平坦面を得る。
次に、図5に示すように、写真製版技術を用いて層間絶縁膜8に、ソース/ドレイン領域6に開口するコンタクトホール8aを形成する。
次に、図5に示すように、写真製版技術を用いて層間絶縁膜8に、ソース/ドレイン領域6に開口するコンタクトホール8aを形成する。
次に、図6に示すように、コンタクトホール8aの底部の下の半導体基板1の内部に、層間絶縁膜8をマスクとしてN型不純物を高濃度、低エネルギーでイオン注入することにより、N型の高濃度の不純物領域11を形成する。
具体的には、例えば、N型の不純物であるリンを30〜100KeVの注入エネルギー、1×1014〜1×1015cm−2の注入量でイオン注入することにより形成する。
具体的には、例えば、N型の不純物であるリンを30〜100KeVの注入エネルギー、1×1014〜1×1015cm−2の注入量でイオン注入することにより形成する。
次に、図7に示すように、上記高濃度の不純物領域11の形成に用いたコンタクトホール8aの底部の下の半導体基板1の内部に、層間絶縁膜8をマスクとしてN型不純物を低濃度で、高濃度の不純物領域11の形成時に用いたエネルギーの1.5倍から4倍の注入エネルギーを用いてイオン注入することにより、N型の低濃度の不純物領域12を形成する。
具体的には、例えば、N型の不純物であるリンを50〜200KeVの注入エネルギー、1×1013〜3×1013cm−2の注入量でイオン注入することにより形成する。
具体的には、例えば、N型の不純物であるリンを50〜200KeVの注入エネルギー、1×1013〜3×1013cm−2の注入量でイオン注入することにより形成する。
その後、コンタクトホール8a内及び上記層間絶縁膜8上に、金属配線9となる金属配線層9aを積層し、通常の写真製版技術を用い、図1に示すように金属配線9を形成する。
このように構成された半導体装置においては、高濃度の不純物領域11の周囲に低濃度の不純物領域12を形成したので、この低濃度の不純物層12が高濃度の不純物領域11にかかる電界を緩和するように働くため、コンタクト部14の高耐圧化が可能となる。更に、高濃度の不純物領域11の空乏層が大きくなるため、コンタクト部14の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態1において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及び不純物領域11、12等の極性を反対にしても良く、この場合においても、上記と同様の効果を得ることができる。
又、上記実施の形態1において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及び不純物領域11、12等の極性を反対にしても良く、この場合においても、上記と同様の効果を得ることができる。
実施の形態2.
図8はこの発明の実施の形態2を示すものであり、上記した実施の形態1に対して、高濃度の不純物領域11の接触面10からの深さがソース/ドレイン領域の低濃度部6aの深さと同じか又は浅い点で相違するだけであり、他の点については上記した実施の形態1と同様である。
図8はこの発明の実施の形態2を示すものであり、上記した実施の形態1に対して、高濃度の不純物領域11の接触面10からの深さがソース/ドレイン領域の低濃度部6aの深さと同じか又は浅い点で相違するだけであり、他の点については上記した実施の形態1と同様である。
この発明の実施の形態2を示す半導体装置の製造方法について図9及び図10を用いて説明する。図9及び図10は本実施の形態2を示す半導体装置を工程順に示したものである。
まず実施の形態1における図5に示されるコンタクトホール8aの形成工程までは、本実施の形態2における製造工程と同様である。
まず実施の形態1における図5に示されるコンタクトホール8aの形成工程までは、本実施の形態2における製造工程と同様である。
この次に、図9に示すように、層間絶縁膜8をマスクとしてイオン注入することにより高濃度の不純物領域11を形成する。
ここで、実施の形態1では、高濃度の不純物領域11を得るために、N型の不純物であるリンを30〜100KeVの注入エネルギー、1×1014〜1×1015cm−2の注入量でイオン注入することにより形成しているが、本実施の形態2においては、低エネルギーのヒ素又はリンを用い層間絶縁膜8をマスクとして高濃度のイオン注入を行い、高濃度の不純物領域11を得る。具体的には、注入エネルギー及び注入量はソース/ドレイン領域の高濃度部6bの形成条件と同様のものを用いる。
ここで、実施の形態1では、高濃度の不純物領域11を得るために、N型の不純物であるリンを30〜100KeVの注入エネルギー、1×1014〜1×1015cm−2の注入量でイオン注入することにより形成しているが、本実施の形態2においては、低エネルギーのヒ素又はリンを用い層間絶縁膜8をマスクとして高濃度のイオン注入を行い、高濃度の不純物領域11を得る。具体的には、注入エネルギー及び注入量はソース/ドレイン領域の高濃度部6bの形成条件と同様のものを用いる。
次に、図10に示すように、実施の形態1の図7にて示したものと同様に、高濃度の不純物領域11の形成に用いたコンタクトホール8aの底部の下の半導体基板1の内部に、層間絶縁膜8をマスクとしてN型不純物を低濃度、高エネルギーを用いてイオン注入することにより、N型の低濃度の不純物領域12を形成する。
具体的には、例えば、N型の不純物であるリンを50〜200KeVの注入エネルギー、1×1013〜3×1013cm−2の注入量でイオン注入することにより形成する。
具体的には、例えば、N型の不純物であるリンを50〜200KeVの注入エネルギー、1×1013〜3×1013cm−2の注入量でイオン注入することにより形成する。
その後、コンタクトホール8a内及び上記層間絶縁膜8上に、金属配線9となる金属配線層9aを積層し、通常の写真製版技術を用い、図8に示すように金属配線9を形成する。
本実施の形態2においては、高濃度の不純物領域11を有するため、金属配線9とソース/ドレイン領域6とのオーミック抵抗が得られる。
又、高濃度の不純物領域11の周囲に低濃度の不純物領域12を形成したので、この低濃度の不純物層12が高濃度の不純物領域11にかかる電界を緩和するように働くため、コンタクト部14の高耐圧化が可能となる。更に、高濃度の不純物領域11の空乏層が大きくなるため、コンタクト部14の接合リークや接合容量を低減することが可能となる。
又、高濃度の不純物領域11の周囲に低濃度の不純物領域12を形成したので、この低濃度の不純物層12が高濃度の不純物領域11にかかる電界を緩和するように働くため、コンタクト部14の高耐圧化が可能となる。更に、高濃度の不純物領域11の空乏層が大きくなるため、コンタクト部14の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態2において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及び不純物領域11、12等の極性を反対のものにしても良く、この場合においても、上記と同様の効果を得ることができる。
実施の形態3.
以下に、この発明の実施の形態3について図11ないし図16に基づいて説明する。図11はこの発明の実施の形態3を示す要部断面図であり、図11において、1はP型のシリコン基板からなる半導体基板、2は上記半導体基板1の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
以下に、この発明の実施の形態3について図11ないし図16に基づいて説明する。図11はこの発明の実施の形態3を示す要部断面図であり、図11において、1はP型のシリコン基板からなる半導体基板、2は上記半導体基板1の一主面に形成され、素子間を電気的に分離するための分離酸化膜からなる絶縁膜である。
3は上記半導体基板1上に形成されたシリコン酸化膜からなるゲート絶縁膜であり、4はこのゲート絶縁膜3上に形成されたポリシリコンからなるゲート電極であり、5は上記ゲート絶縁膜3及びゲート電極4の両側面にそれぞれ形成されたTEOS膜からなるサイドウォールであり、6cは上記半導体基板1の一主面に形成された上記ゲート電極4の直下の一部及びその外側に位置する、N型の不純物を低濃度に含有するソース/ドレイン領域6の第1の低濃度部であり、6dは半導体基板1の一主面に形成された、上記ゲート電極4の下の上記低濃度部6cよりさらに外側に位置するとともに低濃度部6cよりも深い位置に形成される、N型の不純物を低濃度に含有するソース/ドレイン領域6の第2の低濃度部である。
8は上記半導体基板1上に形成され、この半導体基板1の表面に開口するコンタクトホール8aを有する層間絶縁膜8であり、9はこのコンタクトホール8aの底面に位置する上記半導体基板1との接触面10を有し、その接触面10からコンタクトホール8aを介して上記層間絶縁膜8上に延在する例えばAl等からなる金属配線であり、11は上記接触面10の下の半導体基板1の内部に形成されるN型の高濃度の不純物領域であり、その濃度は、具体的には例えば、1×1019cm−3以上である。
ここで、この不純物領域11を介して金属配線9とソース/ドレイン領域6は電気的に接続されている。
ここで、この不純物領域11を介して金属配線9とソース/ドレイン領域6は電気的に接続されている。
ここで、13はゲート電極4及びソース/ドレイン領域6等からなるNチャネルMOSFETであり、14は接触面10及び不純物領域11、12等からなるコンタクト部である。
つぎに、このように構成された半導体装置の製造方法について図12ないし図16を用いて説明する。図12ないし図16は本実施の形態3を示す半導体装置を工程順に示したものである。
まず図12に示されるように、半導体基板1の一主面にゲート絶縁膜3となるシリコン酸化膜層、ゲート電極4となるポリシリコン層を順次積層し、写真製版技術を用いて、ゲート絶縁膜3及びゲート電極4を形成する。
これらゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてリンイオンなどのN型不純物をイオン注入して、ソース/ドレイン領域の第1の低濃度部6cを形成する。
まず図12に示されるように、半導体基板1の一主面にゲート絶縁膜3となるシリコン酸化膜層、ゲート電極4となるポリシリコン層を順次積層し、写真製版技術を用いて、ゲート絶縁膜3及びゲート電極4を形成する。
これらゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてリンイオンなどのN型不純物をイオン注入して、ソース/ドレイン領域の第1の低濃度部6cを形成する。
次に図13に示すように、半導体基板1の一主面上及びゲート電極4上にサイドウォール5となるTEOS膜を形成し、異方性エッチングを行うことによりサイドウォール5を形成する。
次に、このサイドウォール5、ゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてリンイオンなどのN型の不純物イオンを高エネルギーで、ソース/ドレイン領域の第1の低濃度部6cより深い部分にまでイオン注入することにより、ソース/ドレイン領域の第2の低濃度部6dを形成する。
具体的には、例えば、N型の不純物であるリンを50〜200KeVの注入エネルギー、1×1013〜3×1013cm−2の注入量でイオン注入することにより形成する。
次に、このサイドウォール5、ゲート絶縁膜3、ゲート電極4及び分離酸化膜2をマスクとしてリンイオンなどのN型の不純物イオンを高エネルギーで、ソース/ドレイン領域の第1の低濃度部6cより深い部分にまでイオン注入することにより、ソース/ドレイン領域の第2の低濃度部6dを形成する。
具体的には、例えば、N型の不純物であるリンを50〜200KeVの注入エネルギー、1×1013〜3×1013cm−2の注入量でイオン注入することにより形成する。
次に、図14に示すように、半導体基板1の一主面上にシリコン酸化膜からなる層間絶縁膜8を成膜する。この層間絶縁膜8の成膜後にエッチングにより略平坦面を得る。
次に、図15に示すように、写真製版技術を用いて層間絶縁膜8にコンタクトホール8aを形成する。
次に、図15に示すように、写真製版技術を用いて層間絶縁膜8にコンタクトホール8aを形成する。
次に、図16に示すように、コンタクトホール8aの底部の下の半導体基板1の内部に、層間絶縁膜8をマスクとしてN型不純物を高濃度、低エネルギーでイオン注入することにより、N型の高濃度の不純物領域11を形成する。
具体的には、例えば、N型の不純物であるリンを30〜100KeVの注入エネルギー、1×1014〜1×1015cm−2の注入量でイオン注入することにより形成する。
具体的には、例えば、N型の不純物であるリンを30〜100KeVの注入エネルギー、1×1014〜1×1015cm−2の注入量でイオン注入することにより形成する。
その後、コンタクトホール8a内及び上記層間絶縁膜8上に、金属配線9となる金属配線層9aを積層し、通常の写真製版技術を用い、図11に示すように金属配線9を形成する。
このように構成された半導体装置においては、ソース/ドレイン領域の第2の低濃度部6dを高濃度の不純物領域11よりも深く形成したので、この低濃度部6dが高濃度の不純物領域11にかかる電界を緩和するように働くため、コンタクト部14の高耐圧化が可能となる。更に、高濃度の不純物領域11の空乏層が大きくなるため、コンタクト部14の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態3において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及び不純物領域11等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
又、上記実施の形態3において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及び不純物領域11等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
実施の形態4.
図17はこの発明の実施の形態4を示すものであり、上記した実施の形態1に対して、分離特性を向上するためのP型の高濃度の第1の不純物領域15が分離酸化膜2の下の半導体基板1の内部に形成され、かつ、しきい値電圧の制御及びパンチスルーの制御のためのP型の高濃度の第2の不純物領域16がゲート電極4の下の半導体基板1の内部に形成されており、半導体基板1内部の他の部分にはP型の高濃度の不純物領域が形成されない点、及び、高濃度の不純物領域11の周囲に低濃度の不純物領域12を形成しない点で相違するだけであり、他の点については上記した実施の形態1と同様である。
図17はこの発明の実施の形態4を示すものであり、上記した実施の形態1に対して、分離特性を向上するためのP型の高濃度の第1の不純物領域15が分離酸化膜2の下の半導体基板1の内部に形成され、かつ、しきい値電圧の制御及びパンチスルーの制御のためのP型の高濃度の第2の不純物領域16がゲート電極4の下の半導体基板1の内部に形成されており、半導体基板1内部の他の部分にはP型の高濃度の不純物領域が形成されない点、及び、高濃度の不純物領域11の周囲に低濃度の不純物領域12を形成しない点で相違するだけであり、他の点については上記した実施の形態1と同様である。
この発明の実施の形態4を示す半導体装置の製造方法について図18ないし図20を用いて説明する。図18ないし図20は本実施の形態4を示す半導体装置を工程順に示したものである。
まず、図18に示すように、半導体基板1上に約30nmの膜厚を有する酸化膜17を形成し、この酸化膜17上に50〜200nmの耐酸化性を有する窒化膜18を形成し、この窒化膜18上にレジスト19を塗布し、通常の写真製版技術を用いて、後の工程において分離酸化膜2が形成される領域上に開口するようにレジスト19をパターニングし、このレジスト19をマスクとするエッチングを行い、窒化膜18をパターニングする。このパターニングされたレジスト19及び窒化膜18をマスクとして、ボロンなどのP型の不純物を高濃度に注入することにより、P型の高濃度の第1の不純物領域15を形成する。
次に図19に示すように、上記レジスト19をエッチングにより取り除き、上記窒化膜18を耐酸化用のマスクとして酸化を行うことにより、分離酸化膜2を形成する。
次に図20に示すように、窒化膜18をエッチングにより取り除き、レジスト20を塗布し、通常の写真製版技術を用いて、後の工程においてゲート電極4が形成される領域に開口するようにレジスト20をパターニングする。この時、具体的には、例えば、ゲート電極4の形成時に用いられる写真製版用マスクと光の透過部分と遮光部分が反転しているマスクを用い、かつ、レジスト20の極性(ポジ又はネガ)をゲート電極形成時に使用するレジストと同様のものを用いて、又は、上記ゲート電極形成用のマスクを用い、かつ、レジスト20の極性をゲート電極形成時に使用するレジストと異なるものを用いてパターニングする。
そして、このパターニングされたレジスト20をマスクとして、ボロンなどのP型の不純物を高濃度に注入することにより、P型の高濃度の第2の不純物領域16を形成する。
そして、このパターニングされたレジスト20をマスクとして、ボロンなどのP型の不純物を高濃度に注入することにより、P型の高濃度の第2の不純物領域16を形成する。
この後、レジスト20をエッチングにより除去する。
上記レジスト20のエッチング除去後の工程は、上述の図7において示される工程を除く点以外は実施の形態1と同様である。
上記レジスト20のエッチング除去後の工程は、上述の図7において示される工程を除く点以外は実施の形態1と同様である。
本実施の形態4においては、N型の高濃度の不純物層11近傍にはP型の高濃度の不純物層15、16が形成されず、基板濃度は1×1015〜1×1017cm−3の低濃度となっているので、高濃度の不純物領域11の空乏層は半導体基板1の深い位置にまで達することとなり、そのためコンタクト部14の電界が緩和され、コンタクト部14の高耐圧化が可能となる。更に、高濃度の不純物領域11の空乏層が大きくなるため、コンタクト部14の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態4において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及び不純物領域11等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
実施の形態5.
以下に、この発明の実施の形態5について図21及び図22に基づいて説明する。図21はこの発明の実施の形態5を示す要部断面図であり、図1にて示した実施の形態1に対し、N型の高濃度の不純物領域11及び低濃度の不純物領域12の代わりに、コンタクトホール8a内部の半導体基板1上に、N型の高濃度の不純物を含有するエピタキシャル層21が形成されている点について相違するだけであり、その他の点については上記した実施の形態1と同様である。
以下に、この発明の実施の形態5について図21及び図22に基づいて説明する。図21はこの発明の実施の形態5を示す要部断面図であり、図1にて示した実施の形態1に対し、N型の高濃度の不純物領域11及び低濃度の不純物領域12の代わりに、コンタクトホール8a内部の半導体基板1上に、N型の高濃度の不純物を含有するエピタキシャル層21が形成されている点について相違するだけであり、その他の点については上記した実施の形態1と同様である。
次に、このように構成された半導体装置の製造方法について図22に基づいて説明する。図22はこの発明の実施の形態5を示す半導体装置の製造工程を示したものである。
本実施の形態5においても、コンタクトホール8aを形成する工程までは、図2ないし図5にて示した実施の形態1の工程と同様である。
本実施の形態5においても、コンタクトホール8aを形成する工程までは、図2ないし図5にて示した実施の形態1の工程と同様である。
上記コンタクトホール8a形成後、図22に示すように、このコンタクトホール8a内部の半導体基板1上に、N型の高濃度の不純物を含有するエピタキシャル層21を形成する。
この時、具体的には、エピタキシャル層21の不純物濃度を1×1019〜1×1020cm−3、膜厚を500nmとなるように形成する。
その後、このエピタキシャル層21上、コンタクトホール8a内部及び上記層間絶縁膜8上に、金属配線9となる金属配線層9aを積層し、通常の写真製版技術を用い、図21に示すように金属配線9を形成する。
この時、具体的には、エピタキシャル層21の不純物濃度を1×1019〜1×1020cm−3、膜厚を500nmとなるように形成する。
その後、このエピタキシャル層21上、コンタクトホール8a内部及び上記層間絶縁膜8上に、金属配線9となる金属配線層9aを積層し、通常の写真製版技術を用い、図21に示すように金属配線9を形成する。
このように構成された半導体装置においては、ソース/ドレイン領域6上に開口するコンタクトホール8aの内部に、高濃度の不純物を含有するエピタキシャル層21を形成したので、ソース/ドレイン領域の低濃度部6bがこのエピタキシャル層21にかかる電界を緩和するように働くため、コンタクト部14の高耐圧化が可能となる。更に、エピタキシャル層21の空乏層が大きくなるため、コンタクト部14の接合リークや接合容量を低減することが可能となる。
又、上記実施の形態5において、半導体基板1としてN型のSi基板を用いるなど、半導体基板1、ソース/ドレイン領域6及びエピタキシャル層21等の極性を反対のものにしても良く、この場合においても高耐圧化が可能となる。
1 半導体基板、 2 分離絶縁膜、
3 ゲート絶縁膜、 4 ゲート電極、 5 サイドウォール、
6 ソース/ドレイン領域、 6a ソース/ドレイン領域の低濃度部
6b ソース/ドレイン領域の高濃度部、
6c ソース/ドレイン領域の第1の低濃度部
6d ソース/ドレイン領域の第2の低濃度部
8 層間絶縁膜、 8a コンタクトホール、
9 金属配線、 10 接触面、
11 N型の高濃度の不純物領域、 12 N型の低濃度の不純物領域、
13 NチャネルMOSFET、 14 コンタクト部、
15 P型の高濃度の第1の不純物領域、
16 P型の高濃度の第2の不純物領域、
17 酸化膜、 18 窒化膜、 19、20 レジスト、
21 エピタキシャル層。
3 ゲート絶縁膜、 4 ゲート電極、 5 サイドウォール、
6 ソース/ドレイン領域、 6a ソース/ドレイン領域の低濃度部
6b ソース/ドレイン領域の高濃度部、
6c ソース/ドレイン領域の第1の低濃度部
6d ソース/ドレイン領域の第2の低濃度部
8 層間絶縁膜、 8a コンタクトホール、
9 金属配線、 10 接触面、
11 N型の高濃度の不純物領域、 12 N型の低濃度の不純物領域、
13 NチャネルMOSFET、 14 コンタクト部、
15 P型の高濃度の第1の不純物領域、
16 P型の高濃度の第2の不純物領域、
17 酸化膜、 18 窒化膜、 19、20 レジスト、
21 エピタキシャル層。
Claims (2)
- 第1導電型の半導体基板の1主面上に形成され、上記半導体基板との接触面を有する金属配線と、
上記接触面の下の上記半導体基板内部に形成される第2導電型の高濃度の不純物領域と、
上記半導体基板の1主面に形成され、上記不純物領域を介して上記金属配線に電気的に接続される低濃度の不純物領域からなるソース又はドレイン領域を有する第2導電型のMOSFETとを備え、
上記高濃度の不純物領域の深さが上記ソース又はドレイン領域の深さより浅いことを特徴とする半導体装置。 - 第1導電型の半導体基板の1主面に、低濃度の不純物領域からなるソース又はドレイン領域を有する第2導電型のMOSFETを形成する工程と、
上記半導体基板上に、上記MOSFETのソース又はドレイン領域に開口するコンタクトホールを有する層間絶縁膜を形成する工程と、
上記コンタクトホールの底部の下の上記半導体基板内部に、上記ソース又はドレイン領域の深さよりも浅い位置に第2導電型の高濃度の不純物領域を形成する工程と、
上記高濃度の不純物領域に電気的に接続し、上記コンタクトホールを介して上記層間絶縁膜上に延在する金属配線を形成する工程とを含む半導体装置の製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2004016084A JP2004165697A (ja) | 2004-01-23 | 2004-01-23 | 半導体装置及びその製造方法 |
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JP2006114768A (ja) * | 2004-10-15 | 2006-04-27 | Fujitsu Ltd | 半導体装置およびその製造方法 |
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- 2004-01-23 JP JP2004016084A patent/JP2004165697A/ja active Pending
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