JP2007059722A - 半導体装置及びその製造方法 - Google Patents

Abstract

【課題】 トレンチＭＩＳゲート構造を有する半導体装置において、ソース領域の表面部での不純物のアウトディフュージョンを抑制しながらソース領域の低オン抵抗化を可能にする。
【解決手段】 半導体基板Ｓ内におけるＮ型ドレイン領域１及び２の上にＰ型基板領域３及び高濃度Ｎ型ソース領域８が順次形成されている。高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達するトレンチＴが形成されている。トレンチＴにゲート絶縁膜４を介してＮ型のゲート電極５が埋め込まれている。トレンチＴの側方に位置する高濃度Ｎ型ソース領域８の深さ方向における第１導電型（Ｎ型）不純物の濃度分布は、基板表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に第１のピーク濃度よりも高濃度の第２のピーク濃度を有する。
【選択図】 図１

Description

本発明は、トレンチＭＩＳ（Metal-Insulator-Semiconductor ）ゲート構造を有する半導体装置及びその製造方法に関する。

従来より、半導体基板中に形成されたトレンチ（trench：溝）内にゲート電極を埋め込むことにより形成されるトレンチゲート構造は、ＩＧＢＴ（Insulated Gate Bipolar Transistor ）やＭＩＳＦＥＴ（Field Effect Transistor ）等の半導体装置に応用され、特に電力用等の用途に有利な構造である。例えば、トレンチゲート構造を有するＩＧＢＴは、ＭＩＳＦＥＴの高入力インピーダンス特性とバイポーラ・トランジスタの低飽和電圧特性とを併せ持ち、無停電電源装置や各種のモータ駆動装置等に広範囲で利用されている。

図１１は、特許文献１に開示されている従来のトレンチＭＩＳ（Metal-Insulator-Semiconductor ）構造を有する半導体装置の断面図である。図１１に示すように、ｎ型の基板２００上にｎ型のエピタキシャル層２０４が設けられている。トレンチＭＩＳトランジスタは、コンタクト領域２１６ａを有するｐ型ボディ領域２１６と、ｎ型のソース領域２４０と、内壁にゲート酸化膜２３０が形成され且つポリシリコンが埋め込まれたトレンチ２２４とを備えている。ソース領域２４０は、不純物濃度が異なる２つの部分、具体的にはチャネル側に形成されたｎ型の低濃度層２４１（不純物濃度：５×１０¹⁷〜５×１０¹⁸ａｔｏｍｓ／ｃｍ³ ）と、Ｓｉ表面側に形成されたｎ型の高濃度層２４３（不純物濃度：４×１０¹⁹〜８×１０¹⁹ａｔｏｍｓ／ｃｍ³ ）とから構成されている。これにより、ソース領域２４０に含まれる不純物の水平方向への拡散距離を抑制することができるので、高集積化を容易に実現することができる。また、キャリアが垂直下方向へ継続して流れる動作においてオン抵抗の低減を図ることができる。
特表２００４−５２５５００号公報

ところで、半導体集積回路装置の微細化が進むと同時に低オン抵抗化が進むと、ソース領域の抵抗成分のオン抵抗への寄与度が大きくなり、無視することができなくなってくる。しかしながら、前述の従来の半導体装置において、ソース領域２４０の抵抗成分を低減するために、Ｓｉ表面側に設けられた高濃度層２４３及びチャネル側に設けられた低濃度層２４１を高濃度化した場合には次のような問題が生じる。すなわち、Ｓｉ表面側の高濃度層２４３を高濃度化した場合には、高温アニール等の工程において高濃度層２４３中の不純物のアウトディフュージョンが顕著となり、ソース領域２４０以外の他の領域へのオートドープが生じてしまう。その結果、例えばボディ部が高抵抗化してしまいアバランシェ耐量劣化が生じるという問題、又はツェナーダイオード部の不純物濃度が変動して特性ばらつきやサージ耐量劣化が生じるという問題等が起こる。従って、従来の半導体装置において、高濃度層２４３における表面不純物濃度を１０²⁰ａｔｏｍｓ／ｃｍ³ 以上のオーダーに高濃度化することは困難である。また、前述の従来の半導体装置においてソース領域２４０を高濃度化した場合には、不純物のアウトディフュージョン等に起因してコンタクト領域２１６ａによりｐ型ボディ領域２１６へのオーミックコンタクトが取れなくなるという問題がある。

前記に鑑み、本発明は、トレンチＭＩＳゲート構造を有する半導体装置において、ソース領域の表面部での不純物のアウトディフュージョンを抑制しながらソース領域の低オン抵抗化を可能にすることを目的とする。

前記の目的を達成するために、本発明に係る半導体装置は、半導体基板内に形成された第１導電型の第１の半導体領域と、前記半導体基板内における前記第１の半導体領域上に形成された第２導電型の第２の半導体領域と、前記半導体基板内における前記第２の半導体領域上に形成された第１導電型の第３の半導体領域と、前記第２の半導体領域及び前記第３の半導体領域を通過して前記第１の半導体領域に達するトレンチと、前記トレンチの壁面上に形成されたゲート絶縁膜と、前記トレンチ内における前記ゲート絶縁膜の上に形成されたゲート電極とを備え、前記トレンチの側方に位置する前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記半導体基板の表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に前記第１のピーク濃度よりも高濃度の第２のピーク濃度を有する。

本発明の半導体装置によると、ソース領域となる第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記半導体基板の表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に前記第１のピーク濃度よりも高濃度の第２のピーク濃度を有する。すなわち、ソース領域の表面部には、その下側の高濃度不純物層よりも不純物濃度が低い不純物層が存在する。従って、ソース領域の表面部の不純物濃度が比較的低くなるので、高温アニール等の工程における不純物のアウトディフュージョンに起因するオートドープ（オートドーピング）を抑制することができる。また、ソース領域における表面部よりも下側に不純物濃度が比較的高い部分を設けているので、ソース領域の低オン抵抗化を可能にすることができる。

また、本発明の半導体装置においては、各トレンチゲート側方のソース領域同士の間には、ボディ領域（第２の半導体領域）のコンタクトを設けていないので、基板表面側の第１のピーク濃度（つまりソース領域上部の不純物濃度）及び第１のピーク濃度よりも深い位置の第２のピーク濃度（つまりソース領域下部の不純物濃度）をそれぞれ高くしても、不純物のアウトディフュージョン等に起因してボディ領域とのコンタクトが取れなくなるという問題は生じない。

本発明の半導体装置において、前記ゲート電極の上面は、前記第３の半導体領域の上面と下面との間に位置することが好ましい。

このようにすると、トレンチの上部に位置するソース領域の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。また、特に、高濃度である第２のピーク濃度の位置がゲート電極の形成位置と重なると、チャネルが連続的な導電パスを確実に形成することができる。

本発明の半導体装置において、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜をさらに備え、前記絶縁膜の上面は、前記第３の半導体領域の上面と下面との間に位置することが好ましい。

このようにすると、ゲート電極の上に絶縁膜を介してソース電極を形成することができるため、トレンチの両側に形成されたソース領域同士をソース電極によって容易に接続することができる。

本発明の半導体装置において、前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記第１のピーク濃度及び前記第２のピーク濃度を含む３つ以上のピーク濃度を有していてもよい。

本発明の半導体装置において、前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記第２のピーク濃度よりも浅い位置に前記第２のピーク濃度よりも低濃度の第３のピーク濃度をさらに有することが好ましい。

このようにすると、例えば第３のピーク濃度の位置を第１のピーク濃度の位置よりも浅くすることによって、ソース領域最表面部の不純物濃度の低下を防止できるので、ソースコンタクト抵抗の低減を図ることができる。

本発明の半導体装置において、前記第１のピーク濃度は１×１０¹⁹ａｔｏｍｓ／ｃｍ³ 以上であり、前記第２のピーク濃度は１×１０²⁰ａｔｏｍｓ／ｃｍ³ 以上であることが好ましい。

このようにすると、ソース領域の低オン抵抗化を確実に可能にすることができる。

本発明に係る半導体装置の製造方法は、半導体基板内に、第１導電型の第１の半導体領域を形成する工程（ａ）と、前記半導体基板内における前記第１の半導体領域の上に、第２導電型の第２の半導体領域を形成する工程（ｂ）と、前記半導体基板に、前記第１の半導体領域の所定の部位に達するトレンチを形成する工程（ｃ）と、前記トレンチの壁面上にゲート絶縁膜を形成する工程（ｄ）と、前記トレンチ内における前記ゲート絶縁膜の上にゲート電極を形成する工程（ｅ）と、前記半導体基板内における前記第２の半導体領域の上に、第１導電型の第３の半導体領域を形成する工程（ｆ）とを備え、前記工程（ｆ）は、前記トレンチの側方の前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布が前記半導体基板の表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に前記第１のピーク濃度よりも高濃度の第２のピーク濃度を有するように、前記半導体基板に第１導電型不純物を導入する工程を含む。

本発明の半導体装置の製造方法は、前述の本発明の半導体装置を製造するための方法であるので、前述の本発明の半導体装置と同様の効果を得ることができる。

尚、本発明の半導体装置の製造方法において、工程（ｂ）と工程（ｃ）との実施順は特に限定されるものではなく、工程（ｂ）の後に工程（ｃ）を行ってもよいし、又は工程（ｃ）及び（ｄ）の後に工程（ｂ）を行ってもよい。

本発明の半導体装置の製造方法において、前記工程（ｅ）において、前記ゲート電極は、当該ゲート電極の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることが好ましい。

このようにすると、トレンチの上部に位置するソース領域の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。また、特に、高濃度である第２のピーク濃度の位置がゲート電極の形成位置と重なると、チャネルが連続的な導電パスを確実に形成することができる。

本発明の半導体装置の製造方法において、前記工程（ｅ）の後に、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜を形成する工程（ｇ）をさらに備え、前記絶縁膜は、当該絶縁膜の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることが好ましい。

このようにすると、ゲート電極の上に絶縁膜を介してソース電極を形成することができるため、トレンチの両側に形成されたソース領域同士をソース電極によって容易に接続することができる。

本発明の半導体装置の製造方法において、前記工程（ｆ）は、前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布が前記第１のピーク濃度及び前記第２のピーク濃度を含む３つ以上のピーク濃度を有するように、イオン注入法を複数回用いて前記半導体基板に第１導電型不純物を導入する工程を含んでいてもよい。

本発明の半導体装置の製造方法において、前記工程（ｆ）は、前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布が前記第２のピーク濃度よりも浅い位置に前記第２のピーク濃度よりも低濃度の第３のピーク濃度をさらに有するように、イオン注入法を複数回用いて前記半導体基板に第１導電型不純物を導入する工程を含むことが好ましい。

このようにすると、例えば第３のピーク濃度の位置を第１のピーク濃度の位置よりも浅くすることによって、ソース領域最表面部の不純物濃度の低下を防止できるので、ソースコンタクト抵抗の低減を図ることができる。

本発明の半導体装置の製造方法において、前記工程（ｅ）は、前記トレンチ内に導電膜を埋め込む工程（ｅ１）と、前記導電膜にエッチング処理を行って前記ゲート電極を形成する工程（ｅ２）とを含み、前記工程（ｅ１）と前記工程（ｅ２）との間に前記工程（ｂ）が行われ、前記工程（ｂ）において、イオン注入により第２導電型不純物を前記半導体基板に前記導電膜を通して導入することによって前記第２の半導体領域を形成することが好ましい。

このようにすると、イオン注入に起因するゲート絶縁膜の膜質の劣化を防止しながら、ゲート絶縁膜形成工程（例えば酸化工程）に起因する第２導電型不純物の絶縁膜中への過剰な吸い出しを防ぐことができる。

本発明によると、トレンチＭＩＳゲート構造を有する半導体装置において、高温アニール等の工程に起因するソース領域表面での不純物のアウトディフュージョンを抑制しながらソース領域の低オン抵抗化を可能にすることができる。

以下、本発明の各実施形態に係る半導体装置及びその製造方法について、図面を参照しながら説明する。尚、以下に示す各実施形態においては、一例として縦型トレンチゲート構造を有するＭＩＳＦＥＴを挙げているが、本発明は、縦型トレンチＩＧＢＴ、縦型ＭＩＳＦＥＴ又は横型トレンチＭＩＳＦＥＴ等のトレンチＭＩＳゲート構造を有する半導体装置全般に適用できる。また、以下の説明においては、一例として第１導電型をＮ型、第２導電型をＰ型とするが、第１導電型がＰ型で第２導電型がＮ型であっても良い。

（第１の実施形態）
−半導体装置の構造−
図１（ａ）は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図であり、図１（ｂ）は、図１（ａ）に示す半導体装置における垂直方向に沿った第１導電型（Ｎ型）不純物濃度プロファイルを示す図である。尚、図１（ａ）においては、構造を見やすくするために、コンタクト電極１０の下側に設けられるバリアメタル層の図示を省略している。

図１（ａ）に示すように、本実施形態の半導体装置は、シリコンからなる半導体基板Ｓの少なくとも裏面近傍領域に形成された高濃度Ｎ型ドレイン領域１と、半導体基板Ｓ内における高濃度Ｎ型ドレイン領域１の上に設けられた低濃度Ｎ型ドレイン領域２と、半導体基板Ｓ内における低濃度Ｎ型ドレイン領域２の上に選択的に設けられたＰ型基板領域３と、半導体基板Ｓ内におけるＰ型基板領域３の上に選択的に設けられた高濃度Ｎ型ソース領域８と、半導体基板Ｓ内におけるＰ型基板領域３の上に高濃度Ｎ型ソース領域８と隣接するように選択的に設けられた高濃度Ｐ型基板領域７とを備えている。ここで、半導体基板Ｓは、例えば、高濃度Ｎ型ドレイン領域１が形成されたシリコン基板と該シリコン基板上に形成されたシリコンエピタキシャル層とから構成されており、本実施形態では当該シリコンエピタキシャル層が低濃度Ｎ型ドレイン領域２となる。

尚、高濃度Ｐ型基板領域７におけるＰ型不純物の濃度はＰ型基板領域３よりも高い。また、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの表面は半導体基板Ｓの表面となっている。また、Ｐ型基板領域３は、高濃度Ｐ型基板領域７における高濃度Ｎ型ソース領域８と接していない側において半導体基板Ｓの表面に達していると共に、低濃度Ｎ型ドレイン領域２は、Ｐ型基板領域３の基板表面部分の側方において半導体基板Ｓの表面に達している。

また、半導体基板Ｓには、高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達する複数のトレンチＴが選択的に且つ互いに平行に形成されている。トレンチＴの上部を除く部分の壁面に沿ってゲート絶縁膜４が形成されていると共に、トレンチＴの当該部分にゲート絶縁膜４を介してＮ型のゲート電極５が埋め込まれている。また、トレンチＴ内におけるゲート電極５の上には埋め込み絶縁膜６が形成されている。ここで、ゲート電極５の上面は、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置する。さらに、埋め込み絶縁膜６の上面も、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置している。従って、埋め込み絶縁膜６の厚さは、高濃度Ｎ型ソース領域８の高さよりも小さい。

また、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上には当該各領域の上面と接するようにシリサイド層９が形成されている。ここで、シリサイド層９は、トレンチＴの上部の壁面に沿ってゲート絶縁膜４の上端と接するように形成されている。また、Ｐ型基板領域３及び低濃度Ｎ型ドレイン領域２のそれぞれにおける半導体基板Ｓの表面に達する部分上には酸化膜からなる保護絶縁膜１１が形成されている。さらに、シリサイド層９及び保護絶縁膜１１のそれぞれの上並びにトレンチＴ内における埋め込み絶縁膜６の上には、Ａｌ層からなるコンタクト電極１０が形成されている。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続されている。

尚、図１（ａ）には示されていないが、コンタクト電極１０の下側におけるシリサイド層９、保護絶縁膜１１及び埋め込み絶縁膜６のそれぞれの表面上にバリアメタル層が形成されていてもよい。

本実施形態の特徴は、高濃度Ｎ型ソース領域８が、不純物濃度が異なる２つの部分、具体的には、基板表面側に形成された第１の高濃度Ｎ型ソース領域８ａ（ピーク不純物濃度は例えば８×１０¹⁹ａｔｏｍｓ／ｃｍ³ ）と、チャネル側に形成された第２の高濃度Ｎ型ソース領域８ｂ（ピーク不純物濃度は例えば３×１０²⁰ａｔｏｍｓ／ｃｍ³ ）とから構成されていることである。

図１（ｂ）は、トレンチＴの側方に位置する高濃度Ｎ型ソース領域８ａ及び８ｂにおける、第１導電型（Ｎ型）不純物の深さ方向の濃度プロファイルの一例を表している。尚、図１（ｂ）において、比較のため、隣り合うトレンチＴに挟まれたＰ型基板領域３（チャネル領域になる領域）における第２導電型（Ｐ型）不純物の深さ方向の濃度プロファイルを示すと共に、従来構成のＮ型ソース領域における第１導電型（Ｎ型）不純物の深さ方向の濃度プロファイルを併せて示している。ここで、従来構成のＮ型ソース領域における基板表面側高濃度ソース領域を構成する濃度プロファイルは、本実施形態の高濃度Ｎ型ソース領域８ａ（基板表面側高濃度ソース領域）を構成する濃度プロファイルと同様であるものとして図示を省略している。また、第１の高濃度Ｎ型ソース領域８ａ（基板表面側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルが、第２の高濃度Ｎ型ソース領域８ｂ（チャネル側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルを上回っている範囲が第１の高濃度Ｎ型ソース領域８ａとなり、その逆になっている範囲が第２の高濃度Ｎ型ソース領域８ｂとなる。但し、Ｐ型基板領域３を構成するＰ型不純物濃度プロファイルが、第２の高濃度Ｎ型ソース領域８ｂ（チャネル側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルを上回っている範囲はＰ型基板領域３となる。

以上に説明した第１の実施形態によると、高濃度Ｎ型ソース領域８が、基板表面側に形成され且つ相対的に濃度が低い第１の高濃度Ｎ型ソース領域８ａと、チャネル側に形成され且つ相対的に濃度が高い第２の高濃度Ｎ型ソース領域８ｂとから構成されている。言い換えると、図１（ｂ）に示すように、高濃度Ｎ型ソース領域８の深さ方向における第１導電型不純物の濃度分布は、基板表面側に第１のピーク濃度を有すると共に第１のピーク濃度よりも深い位置に第１のピーク濃度よりも高濃度の第２のピーク濃度を有する。従って、高濃度Ｎ型ソース領域８の表面部（第１の高濃度Ｎ型ソース領域８ａ）の不純物濃度が比較的低くなるので、高温アニール等の工程における不純物のアウトディフュージョンに起因するオートドープ（オートドーピング）を抑制することができる。また、第１の高濃度Ｎ型ソース領域８ａの下側に不純物濃度が比較的高い第２の高濃度Ｎ型ソース領域８ｂを設けているので、高濃度Ｎ型ソース領域８の低オン抵抗化を可能にすることができる。

また、第１の実施形態によると、ボディ領域（Ｐ型基板領域３）のコンタクト（高濃度Ｐ型基板領域７）をトレンチＴの延びる方向において高濃度Ｎ型ソース領域８と隣接するように設けている。言い換えると、各トレンチＴ側方の高濃度Ｎ型ソース領域８同士の間には、ボディ領域のコンタクトを設けていない。このため、基板表面側の第１のピーク濃度（つまり第１の高濃度Ｎ型ソース領域８ａの不純物濃度）及び第１のピーク濃度よりも深い位置の第２のピーク濃度（つまり第２の高濃度Ｎ型ソース領域８ｂの不純物濃度）をそれぞれ高くしても、不純物のアウトディフュージョン等に起因してボディ領域とのオーミックコンタクトが取れなくなるという問題は生じない。

また、第１の実施形態によると、ゲート電極５の上面は、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置する。このため、トレンチＴの上部に位置する高濃度Ｎ型ソース領域８（第１の高濃度Ｎ型ソース領域８ａ）の側面でコンタクトを取ることが可能となるので、ソースコンタクト抵抗の低減を図ることができる。また、本実施形態においては、高濃度である第２の高濃度Ｎ型ソース領域８ｂ（つまり第２のピーク濃度の位置）が、トレンチＴに埋め込まれたゲート電極５の形成位置と重なるため、チャネルが連続的な導電パスを確実に形成することができる。

また、第１の実施形態によると、埋め込み絶縁膜６の上面も、高濃度Ｎ型ソース領域８の高さの範囲内（高濃度Ｎ型ソース領域８の上面と下面との間）に位置しているため、ゲート電極５の上に埋め込み絶縁膜６を介してソース電極（コンタクト電極１０）を形成することができるので、トレンチＴの両側に形成された高濃度Ｎ型ソース領域８同士を当該ソース電極によって容易に接続することができる。

尚、第１の実施形態において、第１の高濃度Ｎ型ソース領域８ａのピーク不純物濃度は１×１０¹⁹ａｔｏｍｓ／ｃｍ³ 以上であり、第２の高濃度Ｎ型ソース領域８ｂのピーク不純物濃度は１×１０²⁰ａｔｏｍｓ／ｃｍ³ 以上であることが好ましい。このようにすると、高濃度Ｎ型ソース領域８の低オン抵抗化を確実に可能にすることができる。但し、不純物のアウトディフュージョン等を抑制するためには、第１の高濃度Ｎ型ソース領域８ａのピーク不純物濃度及び表面不純物濃度はそれぞれ５×１０²⁰ａｔｏｍｓ／ｃｍ³ 以下及び１×１０²⁰ａｔｏｍｓ／ｃｍ³ 以下であることが好ましく、第２の高濃度Ｎ型ソース領域８ｂのピーク不純物濃度及び表面不純物濃度は１×１０²¹ａｔｏｍｓ／ｃｍ³ 以下及び１×１０²⁰ａｔｏｍｓ／ｃｍ³ 以下であることが好ましい。

−製造工程−
図２（ａ）〜（ｆ）、図３（ａ）〜（ｆ）、図４（ａ）〜（ｆ）及び図５（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。特に、図２（ａ）、（ｃ）、（ｅ）、図３（ａ）、（ｃ）、（ｅ）、図４（ａ）、（ｃ）、（ｅ）及び図５（ａ）、（ｃ）は、図１（ａ）に示す構造を正面側から見た断面構成を示しており、図２（ｂ）、（ｄ）、（ｆ）、図３（ｂ）、（ｄ）、（ｆ）、図４（ｂ）、（ｄ）、（ｆ）及び図５（ｂ）、（ｄ）は、図１（ａ）に示す構造を右側面側から見た断面構成を示している。

まず、図２（ａ）、（ｂ）に示すように、例えばシリコンからなる半導体基板Ｓにその裏面側から、例えば濃度約３×１０¹⁹ａｔｏｍｓ／ｃｍ³ のＮ型不純物を含む高濃度Ｎ型ドレイン領域１（例えば厚さ５００μｍ）、及び例えば濃度約３×１０¹⁶ａｔｏｍｓ／ｃｍ³ のＮ型不純物を含む低濃度Ｎ型ドレイン領域２（例えば厚さ３〜５μｍ）を順次形成する。ここで、例えば、高濃度Ｎ型ドレイン領域１の形成されたシリコン基板上に、エピタキシャル成長によってシリコンエピタキシャル層からなる低濃度Ｎ型ドレイン領域２を形成することにより、半導体基板Ｓを設けてもよい。

その後、半導体基板Ｓ上に、例えば酸化膜からなる厚さ２５０ｎｍ程度の保護絶縁膜１１を形成した後、保護絶縁膜１１上に、トレンチゲート形成領域に開口を有するフォトレジストマスク５１を形成する。その後、フォトレジストマスク５１を用いたドライエッチング法によって、保護絶縁膜１１、及び半導体基板Ｓにおける低濃度Ｎ型ドレイン領域２の一部分をそれぞれ選択的にエッチングすることにより、低濃度Ｎ型ドレイン領域２中における例えば深さ１．３μｍ程度の部位まで達するトレンチＴ（例えば幅２５０ｎｍ程度）を形成する。このとき、フォトレジストマスク５１を用いて保護絶縁膜１１をエッチングした後、フォトレジストマスク５１を除去し、その後、開口が形成された保護絶縁膜１１をマスクとして、半導体基板Ｓにおける低濃度Ｎ型ドレイン領域２の一部分を選択的にエッチングしてもよい。

尚、図２（ａ）、（ｂ）に示す保護絶縁膜１１は、後述するイオン注入工程で注入保護膜として利用されるが、該イオン注入工程の実施後は除去してもよいし又は工程数削減のために残存させてもよい。

次に、図２（ｃ）、（ｄ）に示すように、トレンチＴの壁面に犠牲酸化膜１２を形成する。その後、ウェットエッチングにより犠牲酸化膜１２を除去する。これにより、トレンチＴの壁面を平滑化することができる。

次に、図２（ｅ）、（ｆ）に示すように、熱酸化法により、トレンチＴの壁面上に例えばシリコン酸化膜からなる厚さ３０ｎｍのゲート絶縁膜４を形成する。

次に、図３（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、ゲート電極５となる例えば厚さ４００ｎｍ程度のポリシリコン膜５Ａを、トレンチＴが埋まるように堆積する。その後、ポリシリコン膜５ＡにＮ型不純物をイオン注入した後、ポリシリコン膜５Ａに対して、注入した不純物を活性化するための活性化アニール（例えば処理温度９５０℃程度）を行なう。

次に、図３（ｃ）、（ｄ）に示すように、ポリシリコン膜５Ａ上に、後工程で形成するソース領域及び高濃度Ｐ型基板領域を含む所定の領域に開口を有するフォトレジストマスク５２を形成する。その後、フォトレジストマスク５２を用いたイオン注入法により、低濃度Ｎ型ドレイン領域２の上部に、ポリシリコン膜５Ａ及び保護絶縁膜１１を介してＰ型不純物であるボロンを導入し、それによって接合深さがトレンチＴの深さよりも浅い例えば１μｍ程度のＰ型基板領域３を形成する。ここで、イオン注入条件は、注入エネルギーが例えば４００〜６００ｋｅＶであり、ドーズ量が例えば６．０×１０¹²ｉｏｎｓ／ｃｍ² である。このとき、ゲート電極５となるポリシリコン膜５Ａ中にもＰ型不純物であるボロンが導入される。

次に、フォトレジストマスク５２を除去した後、図３（ｅ）、（ｆ）に示すように、ポリシリコン膜５Ａをエッチバックすることにより、保護絶縁膜１１上のポリシリコン膜５Ａを除去し、さらにトレンチＴの上部のポリシリコン膜５Ａを所定の深さまで除去する。これにより、トレンチＴ内における上部を除く部分にポリシリコン膜５Ａを埋め込み、それによってゲート電極５を形成する。ここで、半導体基板Ｓの上面からゲート電極５の上面までの高低差は約２００〜５００ｎｍの範囲にあることが望ましい。このようにすると、トレンチＴの上部に位置するソース領域の側面を露出させることができるため、ソース領域の側面にソース電極を形成することができるので、ソースコンタクトの低抵抗化を図ることができる。

次に、図４（ａ）、（ｂ）に示すように、半導体基板Ｓ上に、埋め込み絶縁膜６となるＢＰＳＧ（boro-phospho silicate glass ）膜６Ａを、トレンチＴが埋まるように堆積した後、ＢＰＳＧ膜６Ａをリフローするための熱処理（例えば処理温度８５０℃程度）を行なう。

次に、図４（ｃ）、（ｄ）に示すように、ＢＰＳＧ膜６Ａをエッチバックして保護絶縁膜１１の表面を露出させる。このとき、トレンチＴ内に残存するＢＰＳＧ膜６Ａの表面は、保護絶縁膜１１の表面とほぼ面一になるように平坦化されている。その後、保護絶縁膜１１上に、トレンチゲート構造ＭＩＳトランジスタ形成領域に開口を有するフォトレジストマスク５３を形成する。このとき、フォトレジストマスク５３は、Ｐ型基板領域３の端部上にオーバーラップするように形成されている。その後、フォトレジストマスク５３を用いて、保護絶縁膜１１及びトレンチＴ内のＢＰＳＧ膜６Ａをそれぞれエッチバックして半導体基板Ｓ（Ｐ型基板領域３）の表面を露出させる。さらに、トレンチＴ内に残存するＢＰＳＧ膜６Ａの上部を除去することによって、当該ＢＰＳＧ膜６Ａの上面が、半導体基板Ｓの上面から所定の深さに位置するようにする。これにより、トレンチＴ内のゲート電極５の上面を覆う埋め込み絶縁膜６が形成される。ここで、半導体基板Ｓの上面から埋め込み絶縁膜６の上面までの高低差は約５０〜３５０ｎｍの範囲にあることが望ましい。

尚、本実施形態では、保護絶縁膜１１上のＢＰＳＧ膜６Ａをエッチバックした後にフォトレジストマスク５３を形成したが、これに代えて、ＢＰＳＧ膜６Ａをエッチバックする前にＢＰＳＧ膜６Ａ上にフォトレジストマスク５３を形成し、その後、ＢＰＳＧ膜６Ａ及び保護絶縁膜１１をエッチバックしてもよい。

次に、フォトレジストマスク５３を除去した後、図４（ｅ）、（ｆ）に示すように、半導体基板Ｓ（Ｐ型基板領域３）上に、高濃度Ｐ型基板領域を形成するための所定の領域に開口を有するフォトレジストマスク５４を形成する。その後、フォトレジストマスク５４を用いたイオン注入法により、Ｐ型基板領域３の表面部の一部に選択的にＰ型不純物を導入し、それによって高濃度Ｐ型基板領域７を形成する。すなわち、高濃度Ｐ型基板領域７におけるＰ型不純物のピーク濃度の位置は、Ｐ型基板領域３におけるＰ型不純物のピーク濃度の位置よりも高く、半導体基板Ｓの表面側に位置する。

次に、図５（ａ）、（ｂ）に示すように、半導体基板Ｓ（Ｐ型基板領域３）上に、ソース領域を形成する領域（トレンチＴ形成領域を含む）に開口を有し且つ高濃度Ｐ型基板領域７及び保護絶縁膜１１を覆うフォトレジストマスク５５を形成する。その後、フォトレジストマスク５５を用いたイオン注入法により、Ｐ型基板領域３の表面部の一部に選択的にＮ型不純物（具体的にはヒ素）を導入し、それによって第１の高濃度Ｎ型ソース領域（基板表面側高濃度Ｎ型ソース領域）８ａを形成する。ここで、イオン注入条件は、注入エネルギーが例えば１４０ｋｅＶであり、ドーズ量が例えば８．０×１０¹⁴〜１．０×１０¹⁵ｉｏｎｓ／ｃｍ² である。続いて、フォトレジストマスク５５を用いたイオン注入法により、第１の高濃度Ｎ型ソース領域８ａの下側のＰ型基板領域３の一部に選択的にＮ型不純物（具体的にはリン）を導入し、それによって第２の高濃度Ｎ型ソース領域（チャネル側高濃度Ｎ型ソース領域）８ｂを形成する。ここで、イオン注入条件は、注入エネルギーが例えば１９０ｋｅＶであり、ドーズ量が例えば４．０×１０¹⁵〜８．０×１０¹⁵ｉｏｎｓ／ｃｍ² である。また、第２の高濃度Ｎ型ソース領域８ｂは、当該高濃度Ｎ型ソース領域８の接合深さが埋め込み絶縁膜６の下面（ゲート電極５の上面）よりも深くなるように形成される。さらに、ゲート−ソース間のオーバーラップ量を確保するために、ゲート電極５の上面は、第２の高濃度Ｎ型ソース領域８ｂの高さの範囲内にあることが好ましい。すなわち、本実施形態では、ゲート電極５を、トレンチＴの上部を除く部分に形成するため、高濃度Ｎ型ソース領域８を深く形成する必要がある。

次に、フォトレジストマスク５５を除去した後、図５（ｃ）、（ｄ）に示すように、半導体基板Ｓの露出表面上、つまり高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上に選択的にシリサイド層９を形成した後、ゲート電極５（埋め込み絶縁膜６）及びシリサイド層９を覆うように例えばＡｌ層からなるコンタクト電極１０を形成する。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続される。尚、図５（ｃ）及び（ｄ）には示していないが、コンタクト電極１０となるＡｌ層を形成する前に、半導体基板Ｓ上の全面にバリアメタル層を形成してもよい。

その後、図示は省略しているが、半導体基板Ｓ上に、層間絶縁膜、コンタクトプラグ、及びコンタクトプラグに接続される配線等を周知の技術を用いて形成する。

以上に説明した本実施形態の製造方法によれば、図１（ａ）に示す本実施形態の半導体装置、つまりピーク不純物濃度が例えば８×１０¹⁹ａｔｏｍｓ／ｃｍ³ 程度の第１の高濃度Ｎ型ソース領域（基板表面側高濃度Ｎ型ソース領域）８ａと、ピーク不純物濃度が例えば３×１０²⁰ａｔｏｍｓ／ｃｍ³ 程度の第２の高濃度Ｎ型ソース領域（チャネル側高濃度Ｎ型ソース領域）８ｂとからなる高濃度Ｎ型ソース領域８を有する半導体装置を製造することができる。すなわち、高濃度Ｎ型ソース領域８の表面部（第１の高濃度Ｎ型ソース領域８ａ）の不純物濃度が比較的低くなるので、高温アニール等の工程における不純物のアウトディフュージョンに起因するオートドープ（オートドーピング）を抑制することができる。また、第１の高濃度Ｎ型ソース領域８ａの下側に不純物濃度が比較的高い第２の高濃度Ｎ型ソース領域８ｂを設けているので、高濃度Ｎ型ソース領域８の低オン抵抗化を可能にすることができる。さらに、高濃度である第２の高濃度Ｎ型ソース領域８ｂ（つまり第２のピーク濃度の位置）を、トレンチＴに埋め込まれたゲート電極５の形成位置と重なるように形成するため、チャネルが連続的な導電パスを確実に形成することができる。

尚、本実施形態の製造方法において、トレンチＴを形成する工程（図２（ａ）、（ｂ）参照）と、Ｐ型基板領域３を形成する工程（図３（ｃ）、（ｄ）参照）との実施順は特に限定されるものではない。すなわち、本実施形態のように先にトレンチＴ（及びゲート絶縁膜４）を形成してからＰ型基板領域３を形成してもよいし、又はその逆でも良い。

また、本実施形態の製造方法において、ゲート電極５となるポリシリコン膜５Ａの形成後に、Ｐ型基板領域３を形成し、その後、ポリシリコン膜５Ａをエッチングしてゲート電極５を形成した。しかし、これに代えて、ゲート電極５の形成後に、Ｐ型基板領域３を形成してもよい。

また、本実施形態の製造方法において、第１の高濃度Ｎ型ソース領域８ａを形成するためのイオン注入工程及び第２の高濃度Ｎ型ソース領域８ｂを形成するためのイオン注入工程の実施順は特に限定されるものではない。

（第２の実施形態）
−半導体装置の構造−
図６は、本発明の第２の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図であり、図７は、図６に示す半導体装置における垂直方向に沿った第１導電型（Ｎ型）不純物濃度プロファイルを示す図である。尚、図６においては、構造を見やすくするために、コンタクト電極１０の下側に設けられるバリアメタル層の図示を省略している。

図６に示すように、本実施形態に係る半導体装置の構造が第１の実施形態と異なる点は、第１の実施形態よりもソース領域の低オン抵抗化を図るために、高濃度Ｎ型ソース領域８における第１の高濃度Ｎ型ソース領域８ａの上側に、第３の高濃度Ｎ型ソース領域８ｃ（ピーク不純物濃度は例えば６×１０¹⁹〜８×１０¹⁹ａｔｏｍｓ／ｃｍ³ ）が設けられていることである。すなわち、本実施形態の高濃度Ｎ型ソース領域８は、不純物濃度が異なる３つの部分、具体的には、基板最表面側に形成された第３の高濃度Ｎ型ソース領域８ｃと、基板表面側に形成された第１の高濃度Ｎ型ソース領域８ａと、チャネル側に形成された第２の高濃度Ｎ型ソース領域８ｂとから構成されていることである。

図７は、トレンチＴの側方に位置する高濃度Ｎ型ソース領域８ｃ、８ａ及び８ｂにおける、第１導電型（Ｎ型）不純物の深さ方向の濃度プロファイルの一例を表している。尚、図７において、比較のため、隣り合うトレンチＴに挟まれたＰ型基板領域３（チャネル領域になる領域）における第２導電型（Ｐ型）不純物の深さ方向の濃度プロファイルを示すと共に、従来構成のＮ型ソース領域における第１導電型（Ｎ型）不純物の深さ方向の濃度プロファイルを併せて示している。ここで、従来構成のＮ型ソース領域における基板表面側高濃度ソース領域を構成する濃度プロファイルは、本実施形態の高濃度Ｎ型ソース領域８ａ（基板表面側高濃度ソース領域）を構成する濃度プロファイルと同様であるものとして図示は省略している。また、第３の高濃度Ｎ型ソース領域８ｃ（基板最表面側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルが、他のソース領域を構成するＮ型不純物濃度プロファイルを上回っている範囲が第３の高濃度Ｎ型ソース領域８ｃとなり、第１の高濃度Ｎ型ソース領域８ａ（基板表面側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルが、他のソース領域を構成するＮ型不純物濃度プロファイルを上回っている範囲が第１の高濃度Ｎ型ソース領域８ａとなり、第２の高濃度Ｎ型ソース領域８ｂ（チャネル側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルが、他のソース領域を構成するＮ型不純物濃度プロファイルを上回っている範囲が第２の高濃度Ｎ型ソース領域８ｂとなる。但し、Ｐ型基板領域３を構成するＰ型不純物濃度プロファイルが、第２の高濃度Ｎ型ソース領域８ｂ（チャネル側高濃度ソース領域）を構成するＮ型不純物濃度プロファイルを上回っている範囲はＰ型基板領域３となる。

以上に説明した第２の実施形態によると、第１の実施形態と同様の効果（高温アニール等の工程における不純物のアウトディフュージョンに起因するオートドーピングを抑制できる効果、及び高濃度Ｎ型ソース領域８の低オン抵抗化を可能にできる効果等）に加えて、次のような効果が得られる。すなわち、高濃度Ｎ型ソース領域８における第１の高濃度Ｎ型ソース領域８ａの上側に、第３の高濃度Ｎ型ソース領域８ｃが設けられているため、言い換えると、図７に示すように、第１の高濃度Ｎ型ソース領域８ａのピーク濃度位置よりも浅い位置（当該ピーク濃度位置と基板表面との間）に、第３の高濃度Ｎ型ソース領域８ｃのピーク濃度位置が存在するため、高濃度Ｎ型ソース領域８の最表面部の不純物濃度の低下を防止できるので、ソースコンタクト抵抗の低減を図ることができる。

尚、第２の実施形態において、第３の高濃度Ｎ型ソース領域８ｃのピーク不純物濃度は１×１０¹⁹ａｔｏｍｓ／ｃｍ³ 以上（但し５×１０²⁰ａｔｏｍｓ／ｃｍ³ 以下）であり、且つ第３の高濃度Ｎ型ソース領域８ｃの表面不純物濃度は１×１０²⁰ａｔｏｍｓ／ｃｍ³ 以下であることが好ましい。このようにすると、高濃度Ｎ型ソース領域８の低オン抵抗化を確実に可能にすることができると共に、不純物のアウトディフュージョンに起因するオートドーピングを確実に抑制することができる。

また、第２の実施形態において、高濃度Ｎ型ソース領域８における第１導電型不純物の濃度分布に３つのピーク濃度を設けたが、４つ以上のピーク濃度を設けてもよいことは言うまでもない。また、当該濃度分布において、基板表面側に２つのピーク濃度を設けると共にチャネル側に１つのピーク濃度を設けたが、これに代えて、基板表面側に１つのピーク濃度を設けると共にチャネル側に２つのピーク濃度を設けてもよい。

−製造工程−
図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。特に、図８（ａ）、（ｃ）は、図６に示す構造を正面側から見た断面構成を示しており、図８（ｂ）、（ｄ）は、図６に示す構造を右側面側から見た断面構成を示している。

第２の実施形態に係る半導体装置の製造方法が第１の実施形態と異なっている点は、第１の実施形態の図５（ａ）〜（ｄ）に示す工程に代えて、図８（ａ）〜（ｄ）に示す工程を実施することである。

具体的には、図８（ａ）、（ｂ）に示すように、半導体基板Ｓ（Ｐ型基板領域３）上に、ソース領域を形成する領域（トレンチＴ形成領域を含む）に開口を有し且つ高濃度Ｐ型基板領域７及び保護絶縁膜１１を覆うフォトレジストマスク５５を形成する。その後、フォトレジストマスク５５を用いたイオン注入法により、Ｐ型基板領域３の表面部の一部に選択的にＮ型不純物（具体的にはヒ素）を導入し、それによって第１の高濃度Ｎ型ソース領域（基板表面側高濃度Ｎ型ソース領域）８ａを形成する。ここで、イオン注入条件は、注入エネルギーが例えば１４０ｋｅＶであり、ドーズ量が例えば８．０×１０¹⁴〜１．０×１０¹⁵ｉｏｎｓ／ｃｍ² である。続いて、フォトレジストマスク５５を用いたイオン注入法により、第１の高濃度Ｎ型ソース領域８ａの下側のＰ型基板領域３の一部に選択的にＮ型不純物（具体的にはリン）を導入し、それによって第２の高濃度Ｎ型ソース領域（チャネル側高濃度Ｎ型ソース領域）８ｂを形成する。ここで、イオン注入条件は、注入エネルギーが例えば１９０ｋｅＶであり、ドーズ量が例えば４．０×１０¹⁵〜８．０×１０¹⁵ｉｏｎｓ／ｃｍ² である。最後に、フォトレジストマスク５５を用いたイオン注入法により、第１の高濃度Ｎ型ソース領域８ａの上部に選択的にＮ型不純物（具体的にはヒ素）を導入し、それによって第３の高濃度Ｎ型ソース領域（基板最表面側高濃度Ｎ型ソース領域）８ｃを形成する。ここで、イオン注入条件は、注入エネルギーが例えば２０ｋｅＶであり、ドーズ量が例えば１．０×１０¹⁴〜８．０×１０¹⁴ｉｏｎｓ／ｃｍ² である。

尚、第２の高濃度Ｎ型ソース領域８ｂは、当該高濃度Ｎ型ソース領域８の接合深さが埋め込み絶縁膜６の下面（ゲート電極５の上面）よりも深くなるように形成される。さらに、ゲート−ソース間のオーバーラップ量を確保するために、ゲート電極５の上面は、第２の高濃度Ｎ型ソース領域８ｂの高さの範囲内にあることが好ましい。すなわち、本実施形態では、ゲート電極５を、トレンチＴの上部を除く部分に形成するため、高濃度Ｎ型ソース領域８を深く形成する必要がある。

次に、フォトレジストマスク５５を除去した後、図８（ｃ）、（ｄ）に示すように、半導体基板Ｓの露出表面上、つまり高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれの上に選択的にシリサイド層９を形成した後、ゲート電極５（埋め込み絶縁膜６）及びシリサイド層９を覆うように例えばＡｌ層からなるコンタクト電極１０を形成する。このコンタクト電極１０は、高濃度Ｎ型ソース領域８及び高濃度Ｐ型基板領域７のそれぞれにシリサイド層９を介して電気的に接続される。尚、図８（ｃ）及び（ｄ）には示していないが、コンタクト電極１０となるＡｌ層を形成する前に、半導体基板Ｓ上の全面にバリアメタル層を形成してもよい。

その後、図示は省略しているが、半導体基板Ｓ上に、層間絶縁膜、コンタクトプラグ、及びコンタクトプラグに接続される配線等を周知の技術を用いて形成する。

以上に説明した本実施形態の製造方法によれば、図６に示す本実施形態の半導体装置、つまりピーク不純物濃度が例えば６×１０¹⁹〜８×１０¹⁹ａｔｏｍｓ／ｃｍ³ 程度の第３の高濃度Ｎ型ソース領域（基板最表面側高濃度Ｎ型ソース領域）８ｃと、ピーク不純物濃度が例えば８×１０¹⁹ａｔｏｍｓ／ｃｍ³ 程度の第１の高濃度Ｎ型ソース領域（基板表面側高濃度Ｎ型ソース領域）８ａと、ピーク不純物濃度が例えば３×１０²⁰ａｔｏｍｓ／ｃｍ³ 程度の第２の高濃度Ｎ型ソース領域（チャネル側高濃度Ｎ型ソース領域）８ｂとからなる高濃度Ｎ型ソース領域８を有する半導体装置を製造することができる。すなわち、高濃度Ｎ型ソース領域８の表面部（第１及び第３の高濃度Ｎ型ソース領域８ａ及び８ｃ）の不純物濃度が比較的低くなるので、高温アニール等の工程における不純物のアウトディフュージョンに起因するオートドープ（オートドーピング）を抑制することができる。また、第１の高濃度Ｎ型ソース領域８ａの下側に不純物濃度が比較的高い第２の高濃度Ｎ型ソース領域８ｂを設けているので、高濃度Ｎ型ソース領域８の低オン抵抗化を可能にすることができる。また、第１の高濃度Ｎ型ソース領域８ａの上側に第３の高濃度Ｎ型ソース領域８ｃを設けるため、高濃度Ｎ型ソース領域８の最表面部の不純物濃度の低下を防止できるので、ソースコンタクト抵抗の低減を図ることができる。さらに、高濃度である第２の高濃度Ｎ型ソース領域８ｂ（つまり第２のピーク濃度の位置）を、トレンチＴに埋め込まれたゲート電極５の形成位置と重なるように形成するため、チャネルが連続的な導電パスを確実に形成することができる。

尚、本実施形態の製造方法において、第１の高濃度Ｎ型ソース領域８ａを形成するためのイオン注入工程、第２の高濃度Ｎ型ソース領域８ｂを形成するためのイオン注入工程及び第３の高濃度Ｎ型ソース領域８ｃを形成するためのイオン注入工程の実施順は特に限定されるものではない。

また、第１又は第２の実施形態において、半導体基板Ｓに代えて、単一のシリコン基板又は絶縁性基板上にエピタキシャル層等の半導体層が設けられたものを用いてもよい。

また、第１又は第２の実施形態において、埋め込み絶縁膜６としてＢＰＳＧ膜を用いたが、これに代えて、他の種類の絶縁膜を用いてもよい。

また、第１又は第２の実施形態において、一例としてＮチャネル型ＭＩＳトランジスタを用いて説明したが、本発明は、Ｐチャネル型ＭＩＳトランジスタにも適用することができ、その場合にも同様な効果を得ることができる。

また、第１又は第２の実施形態において、トレンチＴが、半導体基板Ｓのうち高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ低濃度Ｎ型ドレイン領域２に達するように設けられていた。しかし、これに代えて、例えば図９（ａ）、（ｂ）に示すように、トレンチＴが、半導体基板Ｓのうち高濃度Ｎ型ソース領域８、Ｐ型基板領域３及び低濃度Ｎ型ドレイン領域２を貫通し且つ高濃度Ｎ型ドレイン領域１に達するように十分深く設けられていても、第１又は第２の実施形態と同様の効果が得られる。ここで、図９（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図９（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。

また、第１又は第２の実施形態において、ドレイン領域は、高濃度Ｎ型ドレイン領域１と、高濃度Ｎ型ドレイン領域１上に設けられた低濃度Ｎ型ドレイン領域２とを有していた。しかし、これに代えて、例えば図１０（ａ）、（ｂ）に示すように、低濃度Ｎ型ドレイン領域２を設けなくてもよい。すなわち、Ｐ型基板領域３が、高濃度Ｎ型ドレイン領域１の直上に形成されており、トレンチＴが、高濃度Ｎ型ソース領域８及びＰ型基板領域３を貫通し且つ高濃度Ｎ型ドレイン領域１に達するように設けられていてもよい。この場合にも第１又は第２の実施形態と同様の効果が得られる。ここで、図１０（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示しており、図１０（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示している。

本発明は、特に電力等の用途に使用される、高耐圧トレンチＭＩＳゲート構造を有するＭＩＳＦＥＴ又はＩＧＢＴなどの半導体装置に利用することができる。

図１（ａ）は、本発明の第１の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図であり、図１（ｂ）は、図１（ａ）に示す半導体装置における垂直方向に沿った第１導電型（Ｎ型）不純物濃度プロファイルを示す図である。 図２（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図３（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図４（ａ）〜（ｆ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図５（ａ）〜（ｄ）は、本発明の第１の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図６は、本発明の第２の実施形態に係るトレンチゲート構造を有する半導体装置の構造を示す斜視図である。 図７は、図６に示す半導体装置における垂直方向に沿った第１導電型（Ｎ型）不純物濃度プロファイルを示す図である。 図８（ａ）〜（ｄ）は、本発明の第２の実施形態に係る半導体装置の製造方法の各工程を示す断面図である。 図９（ａ）及び（ｂ）は、本発明の第１又は第２の実施形態に係る半導体装置のバリエーションを示す断面図であり、図９（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示し、図９（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示す。 図１０（ａ）及び（ｂ）は、本発明の第１又は第２の実施形態に係る半導体装置のバリエーションを示す断面図であり、図１０（ａ）は、図１（ａ）に示す構造を正面側から見た断面構成の変形例を示し、図１０（ｂ）は、図１（ａ）に示す構造を右側面側から見た断面構成の変形例を示す。 図１１は、従来のトレンチＭＩＳ構造ゲートを有する半導体装置の断面図である。

符号の説明

１ 高濃度Ｎ型ドレイン領域
２ 低濃度Ｎ型ドレイン領域
３ Ｐ型基板領域
４ ゲート絶縁膜
５ ゲート電極
５Ａ ポリシリコン膜
６ 埋め込み絶縁膜
６Ａ ＢＰＳＧ膜
７ 高濃度Ｐ型基板領域
８ 高濃度Ｎ型ソース領域
８ａ 第１の高濃度Ｎ型ソース領域
８ｂ 第２の高濃度Ｎ型ソース領域
８ｃ 第３の高濃度Ｎ型ソース領域
９ シリサイド層
１０ コンタクト電極
１１ 保護絶縁膜
１２ 犠牲酸化膜
５１、５２、５３、５４、５５ フォトレジストマスク
Ｔ トレンチ
Ｓ 半導体基板

Claims (12)

1. 半導体基板内に形成された第１導電型の第１の半導体領域と、
   前記半導体基板内における前記第１の半導体領域上に形成された第２導電型の第２の半導体領域と、
   前記半導体基板内における前記第２の半導体領域上に形成された第１導電型の第３の半導体領域と、
   前記第２の半導体領域及び前記第３の半導体領域を通過して前記第１の半導体領域に達するトレンチと、
   前記トレンチの壁面上に形成されたゲート絶縁膜と、
   前記トレンチ内における前記ゲート絶縁膜の上に形成されたゲート電極とを備え、
   前記トレンチの側方に位置する前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記半導体基板の表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に前記第１のピーク濃度よりも高濃度の第２のピーク濃度を有することを特徴とする半導体装置。
2. 請求項１に記載の半導体装置において、
   前記ゲート電極の上面は、前記第３の半導体領域の上面と下面との間に位置することを特徴とする半導体装置。
3. 請求項１又は２に記載の半導体装置において、
   前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜をさらに備え、
   前記絶縁膜の上面は、前記第３の半導体領域の上面と下面との間に位置することを特徴とする半導体装置。
4. 請求項１〜３のいずれか１項に記載の半導体装置において、
   前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記第１のピーク濃度及び前記第２のピーク濃度を含む３つ以上のピーク濃度を有することを特徴とする半導体装置。
5. 請求項１〜４のいずれか１項に記載の半導体装置において、
   前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布は、前記第２のピーク濃度よりも浅い位置に前記第２のピーク濃度よりも低濃度の第３のピーク濃度をさらに有することを特徴とする半導体装置。
6. 請求項１〜５のいずれか１項に記載の半導体装置において、
   前記第１のピーク濃度は１×１０¹⁹ａｔｏｍｓ／ｃｍ³ 以上であり、
   前記第２のピーク濃度は１×１０²⁰ａｔｏｍｓ／ｃｍ³ 以上であることを特徴とする半導体装置。
7. 半導体基板内に、第１導電型の第１の半導体領域を形成する工程（ａ）と、
   前記半導体基板内における前記第１の半導体領域の上に、第２導電型の第２の半導体領域を形成する工程（ｂ）と、
   前記半導体基板に、前記第１の半導体領域の所定の部位に達するトレンチを形成する工程（ｃ）と、
   前記トレンチの壁面上にゲート絶縁膜を形成する工程（ｄ）と、
   前記トレンチ内における前記ゲート絶縁膜の上にゲート電極を形成する工程（ｅ）と、
   前記半導体基板内における前記第２の半導体領域の上に、第１導電型の第３の半導体領域を形成する工程（ｆ）とを備え、
   前記工程（ｆ）は、前記トレンチの側方の前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布が前記半導体基板の表面側に第１のピーク濃度を有すると共に前記第１のピーク濃度よりも深い位置に前記第１のピーク濃度よりも高濃度の第２のピーク濃度を有するように、前記半導体基板に第１導電型不純物を導入する工程を含むことを特徴とする半導体装置の製造方法。
8. 請求項７に記載の半導体装置の製造方法において、
   前記工程（ｅ）において、前記ゲート電極は、当該ゲート電極の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることを特徴とする半導体装置の製造方法。
9. 請求項７又は８に記載の半導体装置の製造方法において、
   前記工程（ｅ）の後に、前記トレンチ内における前記ゲート電極の上面を覆う絶縁膜を形成する工程（ｇ）をさらに備え、
   前記絶縁膜は、当該絶縁膜の上面が前記第３の半導体領域の上面と下面との間に位置するように形成されることを特徴とする半導体装置の製造方法。
10. 請求項７〜９のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布が前記第１のピーク濃度及び前記第２のピーク濃度を含む３つ以上のピーク濃度を有するように、イオン注入法を複数回用いて前記半導体基板に第１導電型不純物を導入する工程を含むことを特徴とする半導体装置の製造方法。
11. 請求項７〜１０のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｆ）は、前記第３の半導体領域の深さ方向における第１導電型不純物の濃度分布が前記第２のピーク濃度よりも浅い位置に前記第２のピーク濃度よりも低濃度の第３のピーク濃度をさらに有するように、イオン注入法を複数回用いて前記半導体基板に第１導電型不純物を導入する工程を含むことを特徴とする半導体装置の製造方法。
12. 請求項７〜１１のいずれか１項に記載の半導体装置の製造方法において、
    前記工程（ｅ）は、前記トレンチ内に導電膜を埋め込む工程（ｅ１）と、前記導電膜にエッチング処理を行って前記ゲート電極を形成する工程（ｅ２）とを含み、
    前記工程（ｅ１）と前記工程（ｅ２）との間に前記工程（ｂ）が行われ、
    前記工程（ｂ）において、イオン注入により第２導電型不純物を前記半導体基板に前記導電膜を通して導入することによって前記第２の半導体領域を形成することを特徴とする半導体装置の製造方法。

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