JP2006332232A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】プレーナ型MOSFETではオン状態での電流経路の抵抗を低減するため、ゲート電極下方のπ部の不純物濃度を高くしている。しかし、ボディ領域間が十分ピンチオフする不純物濃度では、低抵抗化が進まない問題があった。また不純物濃度が高すぎると空乏層が十分ピンチオフせず、耐圧が劣化する問題がある。
【解決手段】チャネル領域間に不純物濃度の高い第1n型不純物領域を設け、その下方のボディ領域間に不純物濃度の低い第2n型不純物領域を設ける。それぞれの不純物濃度は空乏層が十分ピンチオフする濃度とする。チャネル領域間は間隔が狭いため、第1n型不純物領域の濃度を高めることができ、低抵抗化が図れる。
【選択図】 図1
【解決手段】チャネル領域間に不純物濃度の高い第1n型不純物領域を設け、その下方のボディ領域間に不純物濃度の低い第2n型不純物領域を設ける。それぞれの不純物濃度は空乏層が十分ピンチオフする濃度とする。チャネル領域間は間隔が狭いため、第1n型不純物領域の濃度を高めることができ、低抵抗化が図れる。
【選択図】 図1
Description
本発明は半導体装置およびその製造方法に係り、特にVDSS耐圧を向上させた半導体装置およびその製造方法に関する。
いわゆるプレーナ構造のMOSFETでは、隣り合うチャネル領域間のn−型エピタキシャル層表面にエピタキシャル層より不純物濃度の高いn型不純物層を配置する技術が知られている。n型不純物層は、MOSFETがオン状態でのソース―ドレイン間抵抗を低減させる効果がある(例えば特許第2622378号参照。)。
図9および図10を参照して、従来の半導体装置及びその製造方法を、MOSFETを例に説明する。
図9の如く、n+型のシリコン半導体基板21の上にn−型のエピタキシャル層を積層するなどしてドレイン領域22を設け、その表面に複数のp型のチャネル領域24を設ける。隣り合うチャネル領域24間のn−型エピタキシャル層表面にはゲート絶縁膜31を介してゲート電極33が設けられる。ゲート電極33はその周囲を層間絶縁膜36で被覆される。また、チャネル領域24表面にはn+型のソース領域35が設けられ、ソース電極38とコンタクトする。
チャネル領域24内には、寄生バイポーラトランジスタ動作を抑制するため、チャネル領域24より深いボディ領域23が設けられ、チャネル領域24およびボディ領域23間のドレイン領域22表面(以下この領域をπ部45と称する)にはn型不純物層40を配置する。
図10を参照し、上記のMOSFETの製造方法の一例を説明する。
n+型基板21上のn−型のエピタキシャル層22にp型のボディ領域23を形成し、全面にn型の不純物(例えばリン:P)をイオン注入する(図10(A))。その後、ゲート酸化膜31およびゲート電極33を形成し、ゲート電極33をマスクとしてp型不純物(例えばボロン:B)をイオン注入する(図10(B))。その後熱処理によりn型不純物およびp型不純物を拡散して、n型不純物層40およびチャネル領域24を形成する。チャネル領域24表面にはソース領域を形成する(図10(C))。その後、ゲート電極33を層間絶縁膜36で被覆し、ソース電極38を形成して、図9の構造を得る。
特許第2622378号公報
上記のMOSFETにおいて、ゲート電極33下方のドレイン領域22はMOSFETがオン状態のときは基板垂直方向に電流を流す領域として働く。つまり、オン状態ではドレイン領域22の抵抗が低い方が望ましいため、隣合うチャネル領域間のドレイン領域22表面(以下この領域をπ部45と称する)に不純物濃度の高いn型不純物層40を配置している。
図11は、オフ状態のMOSFETを示す。尚、層間絶縁膜36およびソース電極38は省略する。
図11(A)の如く、MOSFETがオフ状態のときはドレイン−ソース電圧が印加され逆バイアスとなる。つまり、チャネル領域24とn型不純物層40のpn接合から、図12(A)の破線の如く空乏層50が拡張して空乏化し耐圧を高める。つまり、ドレイン領域22の低抵抗化を図るためにはπ部45(n型不純物層40)の不純物濃度が高い方が良いが、オフ状態で空乏層50をピンチオフする程度が限界である。そこで、n型不純物層40の不純物濃度は、例えば1×1016cm−3以下としている。しかし、図11(A)の如く、n型不純物層40がチャネル領域24と同等の深さの場合には、π部45の低抵抗化が不十分である。
図11(B)は、π部45の抵抗を低減するため、n型不純物層40をチャネル領域24より深くした構造である。n型不純物層40の不純物濃度を高めると抵抗は低減できるが、チャネル領域24間のピンチオフが不十分となる。したがって、チャネル領域24間で十分ピンチオフする程度の不純物濃度(1×1016cm−3以下)とし、n型不純物層40をチャネル領域24より深く形成することで、π部45の抵抗を低減することが考えられる。
しかし、ボディ領域23はチャネル領域24の中央付近に設けられるため、ボディ領域23の底部ではその距離がチャネル領域24間より広くなる。つまり、空乏層50はチャネル領域24間では十分ピンチオフするが、ボディ領域間23でのピンチオフが不十分となり、耐圧の劣化を引き起こす。
また、このように空乏層50が広がった場合には、例えばa点において空乏層50が電界集中しやすくなる。つまりこれによっても耐圧が劣化する問題がある。
更に、n型不純物層40の深さをボディ領域23と同等とし(図11(B))、n型不純物層40の不純物濃度を、ボディ領域23間が十分ピンチオフする程度の不純物濃度にする方法も考えられる。
しかし、前述の如くボディ領域23の間隔はチャネル領域24の間隔より広い。従って、例えばチャネル領域24間が前述の如く1×1016cm−3以下でピンチオフする場合には、それよりn型不純物層40の不純物濃度を低減することになる。従って、オン状態においてπ部45の低抵抗化が不十分となってしまう問題がある。
本発明はかかる課題に鑑みてなされ、第1に、一導電型半導体基板と、前記基板上に一導電型半導体層を積層したドレイン領域と、前記半導体層表面に複数設けられた逆導電型のチャネル領域と、前記チャネル領域内で該チャネル領域より深く設けられた逆導電型のボディ領域と、隣り合う前記チャネル領域間に設けられた第1の一導電型領域と、隣り合う前記ボディ領域間に設けられた第2の一導電型領域と、前記第1の一導電型領域上方の前記半導体層表面に絶縁膜を介して設けられたゲート電極と、前記チャネル領域表面に設けられた一導電型のソース領域と、を具備することにより解決するものである。
第2に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、全面に第1絶縁膜を形成し、該第1絶縁膜上にゲート電極を形成する工程と、前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、隣り合う前記チャネル領域間の前記ドレイン領域表面に第1の一導電型不純物領域を形成する工程と、隣り合う前記ボディ領域間に第2の一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極を被覆する第2絶縁膜を形成する工程と、を具備することにより解決するものである。
第3に、一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、前記ドレイン領域表面に第1の一導電型不純物をイオン注入する工程と、前記ドレイン領域表面に第2の一導電型不純物をイオン注入する工程と、全面に第1絶縁膜を形成し、該絶縁膜上にゲート電極を形成する工程と、前記ゲート電極をマスクとして前記ドレイン領域表面に逆導電型不純物をイオン注入する工程と、熱処理を行い、前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、隣り合う前記チャネル領域間の前記ドレイン領域表面に第1の一導電型不純物領域を形成する工程と、隣り合う前記ボディ領域間に第2の一導電型不純物領域を形成する工程と、前記チャネル領域表面に一導電型のソース領域を形成する工程と、前記一導電型不純物領域の上方の前記ゲート電極を被覆する第2絶縁膜を形成する工程と、を具備することにより解決するものである。
本発明によれば、第1に、π部に不純物濃度の異なる第1および第2n型不純物領域を設けることにより、π部の低抵抗化と耐圧の確保を実現できる。すなわち、チャネル領域間はボディ領域間より間隔が狭く、空乏層の拡張幅が狭くてもピンチオフすることができる。従って、チャネル領域と同等の深さの第1n型不純物領域を設け、第1n型不純物領域の下方でボディ領域間にボディ領域と同等の深さの第2n型不純物領域を設ける。そして、第1n型不純物領域の不純物濃度を、第2n型不純物領域の不純物濃度より高くする。第2n型不純物領域は、ボディ領域間の空乏層が十分ピンチオフする不純物濃度(1.0×1016cm−3以下)とする。これにより、π部の低抵抗化を実現し、且つ耐圧の劣化を防止できる。
第2に、第1n型不純物領域は拡散速度が遅い不純物(例えばヒ素)をイオン注入し、第2n型不純物領域は、それよりも拡散速度が速い不純物(例えばリン)をイオン注入する。そして、1度の熱処理工程でこれらの不純物を同時に拡散し、第1n型不純物領域と第2n型不純物領域を同時に形成できる。従って、製造工程を複雑にすることなく、第1および第2n型不純物領域を形成できる。
本発明の実施の形態を、nチャネル型のMOSFETを例に図1から図8を参照して説明する。
図1は、本実施形態のMOSFETの構造を示す断面図である。図は1つのセルを示す断面図であり、これが複数配置されてMOSFETを構成する。
MOSFETは、半導体基板1と、半導体層2と、ボディ領域3と、チャネル領域4と、ゲート絶縁膜11と、ゲート電極13と、第1の一導電型不純物領域12と、第2の一導電型不純物領域14と、ソース領域15とを有する。
n+型のシリコン半導体基板1の上に、例えばn−型エピタキシャル層2を積層するなどしてドレイン領域を設ける。n−型エピタキシャル層2表面にはp型のチャネル領域4が設けられる。チャネル領域4は、イオン注入及び拡散によりエピタキシャル層2表面に複数設けられたp型不純物領域である。また、チャネル領域4のほぼ中央付近のドレイン領域2表面には、寄生バイポーラ動作を防止するボディ領域3が設けられる。ボディ領域3は、チャネル領域4より高濃度のp型不純物領域であり、チャネル領域4より深く設けられる。尚、半導体基板2に不純物拡散によって低抵抗層1を形成する場合もある。
n−型エピタキシャル層2表面にゲート酸化膜11が設けられゲート酸化膜11上にゲート電極13を配置する。ゲート電極13の少なくとも側面は層間絶縁膜16により被覆される。ゲート電極13は例えば平面パターンにおいてストライプ状に配置され、チャネル領域4もその両側にストライプ状に配置される。
ソース領域15はチャネル領域4に設けられた高濃度のn型の不純物領域であり、ゲート電極13の下方の一部と外側に配置される。層間絶縁膜16間のコンタクトホールCHを介してソース電極18とコンタクトする。
ゲート電極13下方のn−型エピタキシャル層2表面には、第1n型不純物領域12および第2n型不純物領域14を設ける。第1n型不純物領域12は、例えばヒ素(As)をイオン注入および拡散して隣り合うチャネル領域2間に設けられ、その底部とチャネル領域4の底部はほぼ同一深さに位置する。そして、第1n型不純物領域12の不純物濃度は1.8×1016cm−3程度である。
第2n型不純物領域14は、例えばリン(P)をイオン注入および拡散して隣り合うボディ領域3間に設けられ、その底部とボディ領域3の底部はほぼ同一深さに位置する。そして、第2n型不純物領域14の不純物濃度は、1.0×1016cm−3以下である。
また、図示は省略するが基板1裏面にはドレイン電極が形成される。
図1(B)は、オフ状態でドレイン−ソース電圧を印加した場合の空乏層50の様子を示す断面図である。尚、層間絶縁膜16およびソース電極18は省略している。
本実施形態では、第1n型不純物領域12および第2n型不純物領域14内に図の破線の如く空乏層50が広がり、ピンチオフする。
ここで、最も離間しているチャネル領域4底部の距離d1=42μm程度とし、最も離間しているボディ領域3底部の距離d2=76μm程度とする。
チャネル領域4間はその距離d1が狭いため、第1n型不純物領域12は、1.8×1016cm−3程度の不純物濃度で十分ピンチオフする。一方ボディ領域3の距離d2はd1より広く、第2n型不純物領域14は、1.0×1016cm−3以下の不純物濃度で十分ピンチオフする。
つまり、ボディ領域3底部まで、第1および第2n型不純物領域12、14を配置でき、π部45の抵抗を低減できる。また、従来のn型不純物層40(不純物濃度:1.0×1016cm−3、ボディ底部まで形成した場合)の場合と比較して、第1n型不純物濃度12の不純物濃度が高い分、π部45の抵抗をより低減できる。
更に、ボディ領域3底部まで十分ピンチオフするので、第2n型不純物領域14とドレイン領域2の界面において、空乏層50が電界集中するポイント(図11(B)a点)の発生を抑制でき、耐圧の劣化を回避できる。
図2から図8を参照し、上記のMOSFETの製造方法について説明する。
第1工程(図2参照):一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程。
n+型シリコン半導体基板1にn−型のエピタキシャル層を積層するなどしてドレイン領域2を形成する。p型不純物をイオン注入し、熱処理(例えば1150℃、480分)により拡散し、ボディ領域3を形成する。
n+型シリコン半導体基板1にn−型のエピタキシャル層を積層するなどしてドレイン領域2を形成する。p型不純物をイオン注入し、熱処理(例えば1150℃、480分)により拡散し、ボディ領域3を形成する。
第2工程(図3参照):ドレイン領域表面に第1の一導電型不純物および第2の一導電型不純物をイオン注入する工程。
全面にダミー酸化膜5を形成し、ダミー酸化膜5を介して全面に第1n型不純物である例えばヒ素(As)をイオン注入する。注入条件は、加速エネルギー:200keV、ドーズ量:1.4×1012cm−2である。これにより、第1n型不純物注入領域6が形成される(図3(A))。引き続き第2n型不純物である例えばリン(P)をイオン注入する。注入条件は、加速エネルギー:110keV、ドーズ量:8.0×1011cm−2であるこれにより第2n型不純物注入領域7が形成される(図3(B))。
第3工程(図4参照):全面に絶縁膜を形成し、絶縁膜上にゲート電極を形成する工程。
ダミー酸化膜5をフッ酸(HF)等により除去する。その後、全面を熱酸化(1000℃程度)し、ゲート酸化膜11を閾値に応じて例えば厚み約数百Åに形成する。
LPCVD法により全面にノンドープのポリシリコン層を堆積し、例えばリン(P)を高濃度に注入・拡散して高導電率化を図る。所望のパターンのレジスト膜をマスクとしてドライエッチし、ゲート電極13を形成する。尚、不純物がドープされたポリシリコンを全面に堆積後、パターンニングしてゲート電極13を形成してもよい。
第4工程(図5参照):ゲート電極をマスクとしてドレイン領域表面に逆導電型不純物をイオン注入する工程。
ゲート電極13をマスクとしてn−型エピタキシャル層2表面にチャネル領域を形成するp型の不純物(例えばボロン:B)をイオン注入し、p型不純物注入領域10を形成する。注入条件は、例えば加速エネルギー:80KeV、ドーズ量:2×13cm−2である。
第5工程(図6参照):熱処理を行い、逆導電型のチャネル領域と、第1の一導電型不純物領域および第2の一導電型不純物領域を形成する工程。
熱処理(1150℃、180分)を行い、n型不純物およびp型不純物を拡散する。第1n型不純物注入領域6が拡散により第1n型不純物領域12となり、第2n型不純物注入領域7が拡散により第2n型不純物領域14となる。又同時に、p型不純物注入領域10が拡散によりチャネル領域4となる。
第1n型不純物領域12および第2n型不純物領域14は、ヒ素がリンより拡散速度が遅いため、一度の熱処理で異なる深さに形成される。
これにより、ゲート電極13の両側に位置するチャネル領域4が形成され、チャネル領域4のほぼ中央にボディ領域3が配置される。
そして、隣り合うチャネル領域4間のドレイン領域2には、チャネル領域4と同程度の深さの第1n型不純物領域12が設けられる。第1n型不純物領域12の不純物濃度は、1.8×1016cm−3程度である。
また、隣り合うボディ領域3間のドレイン領域2には、ボディ領域3と同程度の深さの第2n型不純物領域14が設けられる。第2n型不純物領域12の不純物濃度は、1.0×1016cm−3程度である。
ここでは、一例としてチャネル領域4が最も離間する底部の間隔d1を42μm程度とし、ボディ領域3の底部の間隔d2を76μm程度とする。そして、本実施形態の注入条件で第1n型不純物領域12および第2n型不純物領域14を形成することにより、π部45に延びる空乏層を十分ピンチオフさせることができる。
第6工程(図7参照):チャネル領域表面に一導電型のソース領域を形成する工程。
新たなレジスト膜PRによりチャネル領域4の一部が露出するマスクを形成し、n型不純物(例えばヒ素:As)をイオン注入する。注入エネルギー100KeV程度、ドーズ量5×1015cm−2程度とする。(図7(A))。
その後全面に、層間絶縁膜となるPSG(Phosphorus Silicate Glass)などの絶縁膜16’をCVD法により堆積する。この成膜時の熱処理(1000℃未満、60分程度)により、n型不純物を拡散し、ソース領域15を形成する(図7(B))。
第7工程(図8参照):一導電型不純物領域の上方のゲート電極を被覆する第2絶縁膜を形成する工程。
新たなレジスト膜(不図示)をマスクにして絶縁膜16’をエッチングし、ゲート電極13を被覆する層間絶縁膜16を残すと共に、コンタクトホールCHを形成する。
その後、全面にバリアメタル層(不図示)を形成し、アルミニウム合金を20000〜50000Å程度の膜厚にスパッタする。合金化熱処理を行い所望の形状にパターンニングしたソース電極18を形成し、図1に示す最終構造を得る。
以上、本発明の実施の形態ではnチャネル型のMOSFETを例に説明したが、導電型を逆にしたpチャネル型MOSFETであっても同様に実施できる。またこれに限らず、IGBTをはじめ絶縁ゲート型の半導体素子であれば同様に実施でき同様の効果が得られる。
1 n+型半導体基板
2 n−型エピタキシャル層(ドレイン領域)
3 ボディ領域
4 チャネル領域
11 ゲート酸化膜
12 第1n型不純物領域
13 ゲート電極
14 第2n型不純物領域
15 ソース領域
16 層間絶縁膜
18 ソース電極
21 n+半導体基板
22 n−型エピタキシャル層(ドレイン領域)
24 チャネル領域
31 ゲート酸化膜
33 ゲート電極
35 ソース領域
36 層間絶縁膜
38 ソース電極
40 n型不純物層
45 π部
50 空乏層
2 n−型エピタキシャル層(ドレイン領域)
3 ボディ領域
4 チャネル領域
11 ゲート酸化膜
12 第1n型不純物領域
13 ゲート電極
14 第2n型不純物領域
15 ソース領域
16 層間絶縁膜
18 ソース電極
21 n+半導体基板
22 n−型エピタキシャル層(ドレイン領域)
24 チャネル領域
31 ゲート酸化膜
33 ゲート電極
35 ソース領域
36 層間絶縁膜
38 ソース電極
40 n型不純物層
45 π部
50 空乏層
Claims (12)
- 一導電型半導体基板と、
前記基板上に一導電型半導体層を積層したドレイン領域と、
前記半導体層表面に複数設けられた逆導電型のチャネル領域と、
前記チャネル領域内で該チャネル領域より深く設けられた逆導電型のボディ領域と、
隣り合う前記チャネル領域間に設けられた第1の一導電型領域と、
隣り合う前記ボディ領域間に設けられた第2の一導電型領域と、
前記第1の一導電型領域上方の前記半導体層表面に絶縁膜を介して設けられたゲート電極と、
前記チャネル領域表面に設けられた一導電型のソース領域と、
を具備することを特徴とする半導体装置。 - 前記第1の一導電型不純物領域の底部と前記チャネル領域の底部はほぼ同一深さに位置することを特徴とする請求項1に記載の半導体装置。
- 前記第2の一導電型不純物領域の底部と前記ボディ領域の底部はほぼ同一深さに位置することを特徴とする請求項1に記載の半導体装置。
- 前記第1の一導電型不純物領域の幅は、前記第2の一導電型不純物領域の幅より狭いことを特徴とする請求項1に記載の半導体装置。
- 前記第2の一導電型不純物領域の不純物濃度は、前記第1の一導電型不純物領域の不純物濃度より低いことを特徴とする請求項1に記載の半導体装置。
- オフ状態でドレイン−ソース電圧を印加時に、前記第2の一導電不純物領域に広がる空乏層がピンチオフすることを特徴とする請求項1に記載の半導体装置。
- 一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、
全面に第1絶縁膜を形成し、該第1絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、
隣り合う前記チャネル領域間の前記ドレイン領域表面に第1の一導電型不純物領域を形成する工程と、
隣り合う前記ボディ領域間に第2の一導電型不純物領域を形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記一導電型不純物領域の上方の前記ゲート電極を被覆する第2絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - 一導電型半導体基板上に一導電型半導体層を積層してドレイン領域を形成し、逆導電型のボディ領域を形成する工程と、
前記ドレイン領域表面に第1の一導電型不純物をイオン注入する工程と、
前記ドレイン領域表面に第2の一導電型不純物をイオン注入する工程と、
全面に第1絶縁膜を形成し、該第1絶縁膜上にゲート電極を形成する工程と、
前記ゲート電極をマスクとして前記ドレイン領域表面に逆導電型不純物をイオン注入する工程と、
熱処理を行い、前記ゲート電極の両側に位置し、前記ボディ領域を含む前記ドレイン領域表面に逆導電型のチャネル領域を形成する工程と、
隣り合う前記チャネル領域間の前記ドレイン領域表面に第1の一導電型不純物領域を形成する工程と、
隣り合う前記ボディ領域間に第2の一導電型不純物領域を形成する工程と、
前記チャネル領域表面に一導電型のソース領域を形成する工程と、
前記一導電型不純物領域の上方の前記ゲート電極を被覆する第2絶縁膜を形成する工程と、を具備することを特徴とする半導体装置の製造方法。 - 前記第1の一導電型不純物領域と前記第2の一導電型不純物領域は、同一の熱処理工程により異なる深さに形成することを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。
- 前記チャネル領域と、前記第1および第2の一導電型不純物領域は、同一の熱処理工程により形成することを特徴とする請求項9に記載の半導体装置の製造方法。
- 前記第1の一導電型不純物は、前記第2の一導電型不純物より拡散係数が遅いことを特徴とする請求項8に記載の半導体装置の製造方法。
- 前記第2の一導電不純物領域は、オフ状態でドレイン−ソース電圧を印加時に前記チャネル領域から広がる空乏層がピンチオフする不純物濃度に形成されることを特徴とする請求項7または請求項8に記載の半導体装置の製造方法。
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2005
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