JP2013182991A - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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Abstract

【課題】SOI基板上にSOIデバイス領域およびバルクデバイス領域を有するハイブリッド型SOI半導体集積回路装置においては、一般に、STI絶縁膜を形成した後に、バルクデバイス領域となるべき領域に於いて、SOI層およびBOX層を除去している。しかし、このようなプロセスに於いては、バルクデバイス領域において、STI絶縁膜の上面と半導体基板上面との間の段差が顕著になるという問題がある。
【解決手段】本願発明は、SOI型半導体ウエハ上にSOIデバイス領域とバルクデバイス領域を形成する半導体集積回路装置の製造方法において、バルクデバイス領域におけるBOX層およびSOI層の除去を先行し、その後、両領域に於いて、STI領域を形成するものである。ここで、SOIデバイス領域において、STI領域は、BOX層を貫通するように形成される。
【選択図】図8

Description

本願は、半導体集積回路装置(または半導体装置)の製造方法に関し、特にSOI構造を有するものに適用して有効な技術に関する。
日本特開平10−303385号公報(特許文献1)には、SOI基板の一部の領域すなわちバルクデバイス領域においてシリコン基板を露出させ、このバルクデバイス領域にDRAM(Dynamic Random Access Memory)のメモリセル領域を形成し、シリコン基板を露出させなかった領域すなわちSOIデバイス領域においてロジック領域を形成する技術が開示されている。
日本特開2007−184549号公報(特許文献2)には、単結晶シリコン基板等からバルクデバイス領域とデバイス領域を有するデバイスを形成する場合に於いて、下地酸化膜となるべき空洞部分に絶縁膜を埋め込む際に、同時に、素子分離絶縁膜を埋め込む技術が開示されている。
日本特開2004−47844号公報(特許文献3)には、SOI基板のバルクデバイス領域においてシリコン基板を露出させ、当該領域にエピタキシャルシリコン層を成長させた後、STI(Shallow Trench Isolation)領域を形成する技術が開示されている。
国際公開第2001/67509号パンフレット(特許文献4)または、これに対応する米国特許第7005755号公報(特許文献5)には、SOI基板のSOI層およびBOX層を除去した部分に、パターン重ね用の合わせマークを形成する技術が開示されている。
日本特開平7−211610号公報(特許文献6)には、SOI基板にパターン重ね用の合わせマークを形成するに当たって、SOI層およびBOX層を除去し、下地の基板をエッチングすることによってマークを形成する技術が開示されている。
特開平10−303385号公報 特開2007−184549号公報 特開2004−47844号公報 国際公開第2001/67509号パンフレット 米国特許第7005755号号公報 特開平7−211610号公報
SOI基板上にSOIデバイス領域およびバルクデバイス領域を有するハイブリッド型SOI半導体集積回路装置においては、一般に、STI(Shallow Trench Isolation)絶縁膜を形成した後に、バルクデバイス領域となるべき領域に於いて、SOI層およびBOX層を除去している。しかし、このようなプロセスに於いては、バルクデバイス領域において、STI絶縁膜の上面と半導体基板上面との間の段差が顕著になるという問題がある。
このような課題を解決するための手段等を以下に説明するが、その他の課題と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
本願において開示される実施の形態のうち代表的なものの概要を簡単に説明すれば下記の通りである。
すなわち、本願の一実施の形態の概要は、SOI型半導体ウエハ上にSOIデバイス領域とバルクデバイス領域を形成する半導体集積回路装置の製造方法において、バルクデバイス領域におけるBOX層およびSOI層の除去を先行し、その後、両領域に於いて、STI領域を形成するものである。ここで、SOIデバイス領域において、STI領域は、BOX層を貫通するように形成される。
本願において開示される実施の形態のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
すなわち、SOI型半導体ウエハ上にSOIデバイス領域とバルクデバイス領域を形成する半導体集積回路装置の製造方法において、バルクデバイス領域におけるBOX層およびSOI層の除去を先行し、その後、両領域に於いて、STI領域を形成するものであり、SOIデバイス領域において、STI領域は、BOX層を貫通するように形成される。従って、段差が少なく、微細デバイスに適合した素子分離構造を提供することができる。
本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(SOIウエハ導入工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(バルクデバイス領域等BOX層&SOI層除去工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(トレンチ形成用レジストパタン形成工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(STI絶縁膜埋め込み工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(STI−CMPおよび窒化シリコン膜等除去工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(ゲート電極加工工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の図6(チャネル幅方向)等とは異なる方向(チャネル長方向)の断面図(ゲート電極完成時点)である。 第1図から第7図等における半導体ウエハの表面の各領域のレイアウト図である。 図8のチップ領域およびその周辺の各領域のレイアウト図である。 図9のアライメントパターン周辺切り出し領域R1の拡大上面図である。 図10のA−A’断面に対応するウエハ断面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハ周辺処理の詳細説明(主露光装置外周辺露光方式)を説明するためのウエハ全体上面図である。 本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例(マスクを使用した主露光装置内露光方式)を説明するためのウエハおよびその周辺の上面図である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(SOIウエハ導入工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(トレンチ形成用レジストパタン形成工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(トレンチ形成工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(STI絶縁膜埋め込み工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(リバース酸化膜エッチ用レジストパタン形成工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(リバース酸化膜エッチ工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(CMPおよび窒化シリコン膜等除去工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(BOX層&SOI層除去用レジスト膜加工工程)である。 本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(BOX層&SOI層除去工程)である。 バルクデバイス領域STI高さDtbが高い場合の弊害の例を示すバルクデバイス領域とSTI領域の境界部等のウエハ上面図(ゲート電極加工工程完了時点)である。 比較例である単純STI先行プロセスにおけるSTI形成プロセスのウエハ内部領域の断面図(トレンチ埋め込み工程)である。 比較例である単純STI先行プロセスにおけるSTI形成プロセスのウエハ内部領域の断面図(BOX層&SOI層除去工程)である。 本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)のアウトラインを説明するためのウエハ断面図である。 図12の露光方法の変形例を示すウエハ周辺処理の詳細説明を説明するためのウエハ全体上面図である。
〔実施の形態の概要〕
先ず、本願において開示される代表的な実施の形態について概要を説明する。
1.以下の工程を含む半導体集積回路装置の製造方法:
(a)SOI型半導体ウエハの第1の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、SOI層およびBOX層を除去する工程;
(b)前記工程(a)の後、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内のSOIデバイス領域となるべき部分に於いて、前記BOX層を貫通するように第1のSTI領域を形成するとともに、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第2のSTI領域を形成する工程;
(c)前記工程(b)の後、前記SOIデバイス領域および前記バルクデバイス領域のそれぞれに、MISFETを形成する工程。
2.前記項1の半導体集積回路装置の製造方法において、前記第2のSTI領域の下端部は、前記第1のSTI領域の下端部よりも低い。
3.前記項1または2の半導体集積回路装置の製造方法において、前記工程(c)は、以下の下位工程を含む:
(c1)前記MISFETのゲート電極をパターニングする工程。
4.前記項1から3のいずれか一つの半導体集積回路装置の製造方法において、前記工程(a)の後であって、前記工程(b)の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
5.前記項1から4のいずれか一つの半導体集積回路装置の製造方法において、前記工程(b)において、更に、前記SOI型半導体ウエハの前記第1の主面側のダイシング領域であって前記SOI層および前記BOX層が除去された領域に、前記工程(c)で使用するアライメントマークを形成する。
6.前記項5の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第1のSTI領域および前記第2のSTI領域と同時に形成されたSTI絶縁膜で主に構成されている。
7.前記項1から6のいずれか一つの半導体集積回路装置の製造方法において、前記工程(a)において、更に、前記SOI型半導体ウエハの前記第1の主面側のウエハ周辺領域において、前記SOI層および前記BOX層を除去する。
8.前記項7の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、周辺露光によって行われる。
9.前記項7の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
10.前記項8の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
11.以下の工程を含む半導体集積回路装置の製造方法:
(a)SOI型半導体ウエハの第1の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、SOI層およびBOX層を除去する工程;
(b)前記工程(a)の後、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内のSOIデバイス領域となるべき部分に於いて、第1のSTI領域を形成するとともに、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第2のSTI領域を形成する工程;
(c)前記工程(b)の後、前記SOIデバイス領域および前記バルクデバイス領域のそれぞれに、MISFETを形成する工程、
ここで、前記工程(a)の後であって、前記工程(b)の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
12.前記項11の半導体集積回路装置の製造方法において、前記第2のSTI領域の下端部は、前記第1のSTI領域の下端部よりも低い。
13.前記項11または12の半導体集積回路装置の製造方法において、前記工程(c)は、以下の下位工程を含む:
(c1)前記MISFETのゲート電極をパターニングする工程。
14.前記項11から13のいずれか一つの半導体集積回路装置の製造方法において、前記工程(b)において、更に、前記SOI型半導体ウエハの前記第1の主面側のダイシング領域であって前記SOI層および前記BOX層が除去された領域に、前記工程(c)で使用するアライメントマークを形成する。
15.前記項14の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第1のSTI領域および前記第2のSTI領域と同時に形成されたSTI絶縁膜で主に構成されている。
16.前記項11から15のいずれか一つの半導体集積回路装置の製造方法において、前記工程(a)において、更に、前記SOI型半導体ウエハの前記第1の主面側のウエハ周辺領域において、前記SOI層および前記BOX層を除去する。
17.前記項16の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、周辺露光によって行われる。
18.前記項16の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
19.前記項17の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
〔本願における記載形式、基本的用語、用法の説明〕
1.本願において、実施の態様の記載は、必要に応じて、便宜上複数のセクションに分けて記載する場合もあるが、特にそうでない旨明示した場合を除き、これらは相互に独立別個のものではなく、単一の例の各部分、一方が他方の一部詳細または一部または全部の変形例等である。また、原則として、同様の部分は繰り返しを省略する。また、実施の態様における各構成要素は、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、必須のものではない。
更に、本願において、「半導体装置」または「半導体集積回路装置」というときは、主に、各種トランジスタ(能動素子)単体、および、それらを中心に、抵抗、コンデンサ等を半導体チップ等(たとえば単結晶シリコン基板)上に集積したもの、および、半導体チップ等をパッケージングしたものをいう。ここで、各種トランジスタの代表的なものとしては、MOSFET(Metal Oxide Semiconductor Field Effect Transistor)に代表されるMISFET(Metal Insulator Semiconductor Field Effect Transistor)を例示することができる。このとき、集積回路構成の代表的なものとしては、Nチャネル型MISFETとPチャネル型MISFETを組み合わせたCMOS(Complemetary Metal Oxide Semiconductor)型集積回路に代表されるCMIS(Complemetary Metal Insulator Semiconductor)型集積回路を例示することができる。
今日の半導体集積回路装置、すなわち、LSI(Large Scale Integration)のウエハ工程は、通常、二つの部分に分けて考えられている。すなわち、一つ目は、原材料としてのシリコンウエハの搬入からプリメタル(Premetal)工程(M1配線層下端とゲート電極構造の間の層間絶縁膜等の形成、コンタクトホール形成、タングステンプラグ、埋め込み等からなる工程)あたりまでのFEOL(Front End of Line)工程である。二つ目は、M1配線層形成から始まり、アルミニウム系パッド電極上のファイナルパッシベーション膜へのパッド開口の形成あたりまで(ウエハレベルパッケージプロセスにおいては、当該プロセスも含む)のBEOL(Back End of Line)工程である。
2.同様に実施の態様等の記載において、材料、組成等について、「AからなるX」等といっても、特にそうでない旨明示した場合および文脈から明らかに、そうでない場合を除き、A以外の要素を主要な構成要素のひとつとするものを排除するものではない。たとえば、成分についていえば、「Aを主要な成分として含むX」等の意味である。たとえば、「シリコン部材」等といっても、純粋なシリコンに限定されるものではなく、SiGe合金やその他シリコンを主要な成分とする多元合金、その他の添加物等を含む部材も含むものであることはいうまでもない。
同様に、「酸化シリコン膜」、「酸化シリコン系絶縁膜」等と言っても、比較的純粋な非ドープ酸化シリコン(Undoped Silicon Dioxide)だけでなく、その他の酸化シリコンを主要な成分とする絶縁膜を含む。たとえば、TEOSベース酸化シリコン(TEOS−based silicon oxide)、PSG(Phosphorus Silicate Glass)、BPSG(Borophosphosilicate Glass)等の不純物をドープした酸化シリコン系絶縁膜も酸化シリコン膜である。また、熱酸化膜、CVD酸化膜のほか、SOG(Spin On Glass)、ナノクラスタリングシリカ(NSC:Nano−Clustering Silica)等の塗布系膜も酸化シリコン膜または酸化シリコン系絶縁膜である。そのほか、FSG(Fluorosilicate Glass)、SiOC(Silicon Oxicarbide)またはカーボンドープ酸化シリコン(Carbon−doped Silicon oxide)またはOSG(Organosilicate Glass)等のLow−k絶縁膜も同様に、酸化シリコン膜または酸化シリコン系絶縁膜である。更に、これらと同様な部材に空孔を導入したシリカ系Low−k絶縁膜(ポーラス系絶縁膜)も酸化シリコン膜または酸化シリコン系絶縁膜である。
また、酸化シリコン系絶縁膜と並んで、半導体分野で常用されているシリコン系絶縁膜としては、窒化シリコン系絶縁膜がある。この系統の属する材料としては、SiN,SiCN,SiNH,SiCNH等がある。ここで、「窒化シリコン」というときは、特にそうでない旨明示したときを除き、SiNおよびSiNHの両方を含む。同様に、「SiCN」というときは、特にそうでない旨明示したときを除き、SiCNおよびSiCNHの両方を含む。
なお、SiCは、SiNと類似の性質を有するが、SiONは、むしろ、酸化シリコン系絶縁膜に分類すべき場合が多い。
窒化シリコン膜は、SAC(Self−Aligned Contact)技術におけるエッチストップ膜、すなわち、CESL(Contact Etch−Stop Layer)として、多用されるほか、SMT(Stress Memorization Technique)における応力付与膜としても使用される。
同様に、「ニッケルシリサイド」というときは、通常、ニッケルモノシリサイドを指すが、比較的純粋なものばかりではなく、ニッケルモノシリサイドを主要な構成要素とする合金、混晶等を含む。また、シリサイドは、ニッケルシリサイドに限らず、従来から実績のあるコバルトシリサイド、チタンシリサイド、タングステンシリサイド等でもよい。また、シリサイド化のための金属膜としては、Ni(ニッケル)膜以外にも、例えばNi−Pt合金膜(NiとPtの合金膜)、Ni−V合金膜(NiとVの合金膜)、Ni−Pd合金膜(NiとPdの合金膜)、Ni−Yb合金膜(NiとYbの合金膜)またはNi−Er合金膜(NiとErの合金膜)のようなニッケル合金膜などを用いることができる。なお、これらのニッケルを主要な金属元素とするシリサイドを「ニッケル系のシリサイド」と総称する。
3.同様に、図形、位置、属性等に関して、好適な例示をするが、特にそうでない旨明示した場合および文脈から明らかにそうでない場合を除き、厳密にそれに限定されるものではないことは言うまでもない。
4.さらに、特定の数値、数量に言及したときも、特にそうでない旨明示した場合、理論的にその数に限定される場合および文脈から明らかにそうでない場合を除き、その特定の数値を超える数値であってもよいし、その特定の数値未満の数値でもよい。
5.「ウエハ」というときは、通常は半導体集積回路装置(半導体装置、電子装置も同じ)をその上に形成する単結晶シリコンウエハを指すが、エピタキシャルウエハ、SOI基板、LCDガラス基板等の絶縁基板と半導体層等の複合ウエハ等も含むことは言うまでもない。
6.本願に於いては、ウエハ上又はその周辺の各種の領域(たとえば、チップ領域)を扱うが、これらの領域は、工程によっては、外的形状としては、直接、認識できないものもある。しかし、これらの領域も、所定の基準点から計測された具体的なウエハ上の領域を指すものであり、実体的である。
その他、本願に於いて、多用する各種の領域について簡単に説明する。すなわち、「SOIデバイス領域」とは、SOI型のトランジスタ(SOI構造上に形成されたトランジスタ)が形成される領域であり、「バルクデバイス領域」とは、バルク型のトランジスタ(基板上のバルク領域上に形成されたトランジスタ)が形成される領域である。
また、「STI領域」とは、STI型の素子分離絶縁膜、すなわち、STI絶縁膜が形成される領域である。なお、STIプロセスに関して、「リバース酸化膜エッチ」とは、比較的広いアクティブ領域に対応部分の埋め込み酸化膜が過剰に残存しないように、当該部分の幅よりも少し小さめの開口を有するリバースエッチマスク(トレンチ形成用レジストパターンのリバースパターンに対応する)を用いて、実施するCMP前エッチング処理を指す。ここで、実際の対象アクティブ領域の寸法を基準とするリバースエッチマスク(レジスト膜)の開口寸法の比を本願では、「リバース開口寸法縮小率」ということがある。「縮小率」といっても、通常、一定の割合で縮小するわけではなく、元のアクティブ領域の寸法から合わせ余裕等の一定の長さを差し引いて開口の寸法とする(たとえば、以下の均一縮小方式の場合)。従って、合わせ余裕の2倍から3倍以下のアクティブ領域に対応する部分では、開口寸法はゼロとなる。また、本願の以下の実施の形態に於いては、SOIデバイス領域とバルクデバイス領域において、ほぼ同一のリバース開口寸法縮小率を用いる例と、バルクデバイス領域において、より小さなリバース開口寸法縮小率(すなわち、開口寸法は大きくなる。負の縮小率を用いる場合も有る。)を用いる例を説明する。この場合、前者を「均一縮小方式」と呼び、後者を「バルクデバイス側エッチ量拡大方式」と呼ぶ。
なお、言うまでもないことであるが、リバース酸化膜エッチは、特に必須である旨、明示しない限り、必須ではない。
更に、「ウエハ周辺領域」とは、ウエハの周辺の数ミリ程度の円環状の領域であり、「ウエハ内部領域」と相補的な概念である。また、一般的に言って、「周辺露光領域」あるいはレジスト処理プロセスにおける「エッジリンス領域」とほぼ一致する。
同様に、「チップ領域」と「ダイシング領域(スクライブ領域)」も相補的な概念であり、「アライメントマーク形成領域」は、通常、ダイシング領域にある。なお、言うまでもないことであるが「ダイシング領域」といっても、ダイシングによりチップに分割されるものに限定されるわけではない。
以下に説明する例では、主に「単位ショット領域」に一つのチップ領域を含むが、複数のチップ領域を含む場合もある。「実単位ショット領域」とは、主に製品となるチップ領域に対応する単位ショット領域であり、「ダミー単位ショット領域」とは、主にウエハ周辺領域付近で「単位ショット領域」が「ウエハ内部領域」からはみ出ておりウエハ周辺露光処理の対象となる単位ショット領域である。
7.本願に於いて、「SOI型半導体ウエハ」とは、ウエハの表面側のほぼ全面又は一部にSOI構造を有するウエハを指す。ここで、SOI構造は、一般に、シリコン基板等の半導体基板の表面側にBOX層等の薄膜絶縁膜を介して、SOI層等の半導体薄膜が形成された構造を言う。本願に於いては、「BOX層」といっても、特定の製造方法に限定されず、広く、SOI層の下地絶縁膜を指す。また「SOI層」といっても、シリコン又はシリコン系部材に限定されるわけではない。シリコン、SiGe以外に、たとえば、ゲルマニウム系半導体部材、III−V族系半導体部材等がある。
8.本願に於いて、「周辺露光」とは、ウエハ周辺露光処理のうち、主露光すなわち、ウエハ内部領域の露光を行う露光装置の外部で行われるウエハ周辺領域への露光を言う。フォトリソグラフィ工程装置は、通常、スキャナ等の露光装置部と塗布機等を含むリソグラフィックプロセシングトラック(Lithographic Processing Track)を有するリソクラスタ(Lith−Cluster)を構成しているが、一般的に、周辺露光を行う周辺露光ユニットは、リソグラフィックプロセシングトラックに設けられている。
〔実施の形態の詳細〕
実施の形態について更に詳述する。各図中において、同一または同様の部分は同一または類似の記号または参照番号で示し、説明は原則として繰り返さない。
また、添付図面においては、却って、煩雑になる場合または空隙との区別が明確である場合には、断面であってもハッチング等を省略する場合がある。これに関連して、説明等から明らかである場合等には、平面的に閉じた孔であっても、背景の輪郭線を省略する場合がある。更に、断面でなくとも、空隙でないことを明示するために、ハッチングを付すことがある。
なお、二者択一の場合の呼称に関して、一方を「第1」等として、他方を「第2」等と呼ぶ場合に於いて、代表的な実施の形態に沿って、対応付けして例示する場合があるが、たとえば「第1」といっても、例示した当該選択肢に限定されるものではないことは言うまでもない。
なお、SOIプロセスについて開示した先行特許出願としては、たとえば日本特願第2011−223666号(日本出願日2011年10月11日)がある。
1.本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部等の説明(主に図1から図7)
このセクションでは、ウエハプロセスの一例として、ウエハの導入からゲート構造の一応の完成までを説明する。以下では本願の対象デバイスの一例として、SOCチップを例に取り具体的に説明するが、メモリ専用チップであっても良いことはいうまでもない。なお、以下の例では、主に、28nmテクノロジノードの世代の製品を例にとり、具体的に説明するが、その他の世代にも適用できることは言うまでもない。
なお、STIプロセスにおけるリバース酸化膜エッチ等に関しては、セクション5(図18および図19)に於いて、詳しく説明されるので、このセクションではそれらに関する説明は、原則として省略する。
このセクションで説明する剥がれ対策等としてのウエハ周辺処理(ウエハ周辺でのBOX層、SOI層等の除去)は、言うまでもないことであるが、必須のものではない。しかし、これを実施することによって、周辺でのはがれ等の問題を低減することができる。
また、以下の例では、通常のFD−SOI(Fully Depleted Silicon on Insulator)デバイスを例に取り具体的に説明するが、いわゆるドーパントレスチャネル(Dpoantless Channel)型のFD−SOIデバイスでも良いことは言うまでもない。
なお、ここで説明する集積回路は、主にSOIデバイス領域3およびバルクデバイス領域4において、CMOS回路構成をとっているが、図面上は、複雑さを避けるために、原則として、Nチャネル型デバイス部分のみを示す。
図1は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(SOIウエハ導入工程)である。図2は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(バルクデバイス領域等BOX層&SOI層除去工程)である。図3は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(トレンチ形成用レジスト膜加工工程)である。図4は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(STI絶縁膜埋め込み工程)である。図5は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(STI−CMPおよび窒化シリコン膜等除去工程)である。図6は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域およびウエハ周辺領域の断面図(ゲート電極加工工程)である。図7は本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の図6(チャネル幅方向)等とは異なる方向(チャネル長方向)の断面図(ゲート電極完成時点)である。これらに基づいて、本願の一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)におけるウエハプロセスの要部等を説明する。
先ず、図1に示すように、BOX酸化膜14(BOX層)の厚さが10nm程度(好適な範囲としては、数nm程度から20nm程度)で、SOI層15の厚さが26nm程度(好適な範囲としては、数nm程度から30nm程度)のP型SOI型半導体ウエハ1を準備する。すなわち、P型単結晶シリコンウエハ(P型基板部1s)のデバイス面1a側(裏面1bの反対側の主面)のほぼ全面にSOI層15およびBOX酸化膜14を形成したものを準備する。ウエハ1の直径は、ここでは、たとえば300φを想定するが、必要に応じて、450φでも200φ、あるいは、それ以外でも良い。P型基板部1sおよびSOI層15の抵抗率は、たとえば、1から10Ωcm程度を好適なものとして例示することができる。また、ウエハ1の面方位は、たとえば、(100)とすることができるが、それ以外の方位でも良い。なお、図1に於いて、破線で区分けされた右側の領域は、ウエハ周辺領域6であり、左側の領域は、ウエハ内部領域7である。
次に、図2に示すように、ウエハ1の表面1a側のほぼ全面に、バルクデバイス領域画定用レジスト膜16を形成し、このバルクデバイス領域画定用レジスト膜16を、たとえば通常のフォトリソグラフィにより、パターニングする。次に、パターニングされたバルクデバイス領域画定用レジスト膜16をマスクとして、例えば、ドライエッチング(例えば、ハロゲン系エッチングガスを使用)により、バルクデバイス領域4のSOI層15およびウエハ周辺領域6のSOI層15を除去する。次に、たとえば、ウエットエッチング(例えば、弗酸系エッチング液)により、バルクデバイス領域4のBOX層14およびウエハ周辺領域6のBOX層14を除去する。その後、不要になったバルクデバイス領域画定用レジスト膜16をたとえば、アッシング等により除去する。なお、ウエハ周辺領域6におけるバルクデバイス領域画定用レジスト膜16の露光は、セクション3および4に於いて詳述するので、ここでは説明を省略する。また、このように、ウエハの周辺で、BOX層14およびSOI層15を除去しておくと、後の工程等での塵埃の発生を低減させることができる。
次に、図3に示すように、ウエハ1の表面1a側のほぼ全面に、例えば、CVD(Chemical Vapor Deposition)により、パッド(Pad)酸化シリコン膜21(厚さは、例えば10nm程度)を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、例えば、CVDにより、CMP(Chemical Mechanical Polishing)のストッパ用の窒化シリコン膜22を(厚さは、例えば60nm程度)を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、トレンチ形成用レジスト膜18を形成し、このトレンチ形成用レジスト膜18を、たとえば通常のフォトリソグラフィにより、パターニングする。
次に、図4に示すように、パターニングされたトレンチ形成用レジスト膜18をマスクとして、例えば、異方性ドライエッチングにより、STI領域となるトレンチを形成する。この例では、SOIデバイス領域3においては、トレンチは、BOX層14を貫通して、基板1sの内部にまで達している。このようにすることにより、バルクデバイス領域4におけるトレンチ深さとの整合性を確保することができる。また、SOIデバイス領域3においては、バックゲート領域間における相互の分離特性を向上させることができる。
次に、ウエハ1の表面1a側の露出している半導体表面に、例えば、熱酸化により、ライナ(Liner)酸化シリコン膜を成膜する(図が煩雑になるので図示せず)。
次に、ウエハ1の表面1a側のほぼ全面に、たとえば、HDP(High Density Plasma)−CVD等(他の形式による酸化シリコン膜でもよい)により、STI絶縁膜17として酸化シリコン膜を成膜する。
次に、セクション4で説明するように、CMP処理の前処理として、リバース酸化膜エッチ用レジスト膜により、リバース酸化膜エッチを実行する。ただし、この例では、セクション4の場合と異なり、均一縮小方式による。なお、セクション4の場合と同様に、バルクデバイス側エッチ量拡大方式でもよいが、均一縮小方式の方が、プロセスが単純になるメリットがある。バルクデバイス側エッチ量拡大方式を適用した場合は、セクション4の場合と同様なメリットが得られる。
次に、ウエハ1の表面1a側に対して、CMP処理を実行することにより、表面の平坦化を実行する。次に、窒化シリコン膜22を、たとえばウエットエッチング(たとえば、エッチング液は、熱燐酸)により除去する。次に、パッド酸化シリコン膜21を、たとえばウエットエッチング(たとえば、エッチング液は、弗酸系エッチング液)により除去すると、図5に示すようになる。図5に示すように、トレンチ内にSTI絶縁膜17が埋め込まれ、STI領域17、17s、17b、すなわち、第1のSTI領域17sおよび第2のSTI領域17bが形成されている。この場合、図5からわかるように、バルクデバイス領域4における半導体基板1sの表面を基準とするSTI高さHtb(バルクデバイス領域STI高さ)は、比較的低くなっている。このことは、段差によるフォトリソグラフィ特性の劣化を回避する上で有効である。また、バルクデバイス領域のSTI領域17b(第2のSTI領域)とSOIデバイス領域のSTI領域17s(第1のSTI領域)の間に、SOI−バルク間SOI底面段差Dsbがあり、半導体基板1sの表面を基準とするSTI領域の深さ(STI領域の下面の高さ)に関して、バルクデバイス領域のSTI領域17b(第2のSTI領域)の方が深くなっている。このことは、一般に動作電圧が高いバルクデバイスにとって有利である。
また、このことは任意であるが、この例のように、BOX層14およびSOI層15の除去の後であって、STI領域17の形成前に、少なくともバルクデバイス領域4上に、エピタキシャル半導体層を形成する工程を有さないプロセスにすることによって、工程の簡素化が可能となる。
次に、図6に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、ゲート絶縁膜24としてEOT(Equivalent Oxide Thickness)が1.9nm程度の厚さのSiON膜を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、たとえば、スパッタリング成膜により、ゲート電極25の一部としてTiN膜(厚さは、たとえば20nm程度)を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、たとえば、CVDにより、ゲート電極25の一部としてポリシリコン膜(厚さは、たとえば80nm程度)を成膜する。このポリシリコン膜は、アモルファスシリコン膜でもよい。次に、ウエハ1の表面1a側のほぼ全面に、たとえば、CVDにより、キャップ絶縁膜30として、窒化シリコン膜(厚さは、たとえば50nm程度)を成膜する。
次に、キャップ絶縁膜30、ゲート電極25およびゲート絶縁膜24(ゲートスタック構造)を通常のフォトリソグラフィにより、パターニングする。
次に、図7に示すように(ソースドレイン等が見えるように図6の紙面に垂直な断面を示す)、ゲートスタック構造やサイドウォール27を利用して、たとえばイオン注入等により、必要なSOIデバイス領域のMISFETのN型ソースドレイン領域28sおよびバルクデバイス領域のMISFETのN型ソースドレイン領域28bを導入する。ここまでで、基本的に、SOIデバイス領域のMISFETのN型MISFET(Qs)およびバルクデバイス領域のMISFETのN型MISFET(Qb)が構成されたことになる。なお、SOIデバイス領域(たとえばチャネル部分)は、この例では、P型ドープ構造であるが、ノンドープであってもよい。
この後、たとえばプリメタル絶縁膜、コンタクトホール形成、タングステンプラグ埋め込み、および、配線工程等のBEOL工程(例えば、多層の銅系埋め込み配線、アルミニウム系配線または両方式を併用した配線系でもよい)を経て、ウエハがダイシング等により、チップに分割され、必要に応じてパッケージされることにより、完成デバイスとなる。
このBOX層&SOI層除去先行プロセスは、均一縮小方式(縮小率は正値)のリバース酸化膜エッチを用いた場合は、リバース酸化膜エッチにおいて、アクティブの端部に於いて、十分な合わせ余裕を取ることができるというメリットを有する。
2.本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハおよびチップ領域等の各部のレイアウト並びにSTI工程において形成されるアライメントマーク等の説明(主に図8から図11)
このセクションでは、セクション1で説明したウエハプロセスに関連して、ウエハ上の各種の部分のレイアウトの一例およびアライメントマーク等について説明する。言うまでもないことであるが、ここで説明する各種の構造(ノッチ、アライメントマーク)等は、必須のものではなく、先のプロセスと同様に種々変形可能である。
図8は図1から図7等における半導体ウエハの表面の各領域のレイアウト図である。図9は図8のチップ領域およびその周辺の各領域のレイアウト図である。図10は図9のアライメントパターン周辺切り出し領域R1の拡大上面図である。図11は図10のA−A’断面に対応するウエハ断面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法におけるウエハおよびチップ領域等の各部のレイアウト並びにSTI工程において形成されるアライメントマーク等を説明する。
図8に、半導体集積回路装置のウエハプロセス途中(図5と同じ時点)におけるウエハ1の表面1a(第1の主面)の各種の領域のレイアウトの一例を示す。図8に示すように、ウエハ1は、一般にノッチ5(結晶方位指標部)等を有し、その表面1aは、たとえば、ウエハ周辺領域6とウエハ内部領域7に分けられ、ウエハ内部領域7に、チップ領域2,2aが、ほぼマトリクス状に多数、レイアウトされている。なお、図1から図6は、図8のX−X’断面(実線部分)にほぼ対応している。
次に、図8のチップ領域2aおよびその周辺を拡大して図9に示す。図9に示すように、たとえば、ここには、スクライブ領域8(ダイシング領域)を挟んで、チップ領域2a,2b,2c,2d,2e,2f,2g,2h,2iは、格子状に配置されており、各チップ領域2a(,2b,2c,2d,2e,2f,2g,2h,2i)内には、SOIデバイス領域3とバルクデバイス領域4が設けられている。SOIデバイス領域3は、回路的には、たとえば、コアロジック回路部やメモリマット部が対応しており、バルクデバイス領域4は、コアロジック周辺回路部、I/O回路部、メモリ周辺回路部等が対応している。
たとえば、チップ領域2aとチップ領域2eの間のダイシング領域8には、アライメントマーク形成領域11や、TEG(Test Element Group)等を配置するBOX層およびSOI層を有するテストパターン領域12等が設けられている。露光の単位ショット領域9は、この例では、単一のチップ領域2aを含有するので、チップ領域2aおよびその周辺のダイシング領域8のほぼ全域を含むものとなっている。
次に、図9のアライメントパターン周辺切り出し領域R1の拡大図を図10に示す。図10に示すように、アライメントマーク形成領域11には、たとえば、多数の矩形から構成されたアライメントマーク10が、設けられている。このアライメントマーク10は、一例として、STI領域形成プロセスに於いて形成されるマークであり、主に、STI絶縁膜17で構成されている。すなわち、STI工程に含まれるトレンチ形成工程で作られたトレンチ内に埋め込まれたSTI絶縁膜と同時に作られた絶縁膜で構成されている。そして、アライメントマーク形成領域11内に於いては、図2の工程と同時にBOX層14およびSOI層15が除去されている。これは、BOX層14およびSOI層15があると、モアレ縞等の干渉縞が発生して位置検出の障害となる恐れがあるからである。すなわち、アライメントマーク形成領域11はバルクデバイス領域類似の領域となっている。従って、アライメントマーク10はもとより、アライメントマーク形成領域11内その他の領域は、アクティブ領域または半導体基板露出領域29となっている。このように、アライメントマーク10の近傍に、SOIデバイス領域類似の領域がないと、位置合わせの精度が向上するメリットがある。
一方、TEG等を収容するテストパターン領域12には、通常、その一部には、BOX層14およびSOI層15を有する領域、すなわち、SOIデバイス領域類似の領域がある。また、テストパターン領域12やアライメントマーク形成領域11外のダイシング領域8は、塵埃等の低減の観点から、SOIデバイス領域類似の領域とバルクデバイス領域類似の領域が細かく分割されて配置されない方が望ましいが、これは必須ではない。
図10のA−A’断面を図11に示す。図11に示すように、アライメントマーク形成領域11は、図5の時点に於いて、同図のバルクデバイス領域4と同様の断面構造を有している。
次に、これらの各領域等と、セクション1で説明したウエハプロセス(特に、露光プロセス)との関係を説明する。すなわち、図3から図5に於いて、同時に図10のアライメントマーク10が形成され、このアライメントマーク10は、たとえば、図6のゲート電極加工の位置合わせに使用される。
3.本願の前記一実施の形態の半導体集積回路装置の製造方法における周辺処理(すなわちウエハ周辺露光処理)の詳細説明(主露光装置外周辺露光方式)の説明(主に図12および図27)
このセクションでは、セクション1(図2)で説明したウエハ周辺領域6におけるBOX層14およびSOI層15の除去について具体的な方法(特に図2に関するフォトリソグラフィ手法)の一例を説明する。言うまでもないことであるが、ここで説明する方法は、必須のものではなく、先のプロセスと同様に種々変形可能である。
図12は本願の前記一実施の形態の半導体集積回路装置の製造方法における周辺処理の詳細説明(主露光装置外周辺露光方式)を説明するためのウエハ全体上面図である。図27は図12の露光方法の変形例を示すウエハ周辺処理の詳細説明を説明するためのウエハ全体上面図である。これらに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における周辺処理の詳細説明(主露光装置外周辺露光方式)を説明する。
図8のウエハ1上の各領域を露光の観点から分類したものが、図12に示すものである。ただし、プロセスの時点は、図2と同じである。図12に示すように、ウエハ1の表面1aのウエハ内部領域7には、ほぼマトリクス状に、単位ショット領域9が設定されており、ウエハ周辺領域6は、この例では、周辺露光領域20、すなわち、周辺露光される領域に対応している。
図2のフォトリソグラフィ工程は、たとえば、以下のように実施される。すなわち、順に、
(1)レジスト膜成膜工程(たとえばポジ型レジスト膜の塗布)、
(2)周辺露光工程(本露光と同様な波長の紫外光スポットビームで周辺露光領域20を露光する)、
(3)本露光工程(たとえば、i線(波長365nm)紫外光を用いて、スキャナまたはステッパ等を用いて、図2のバルクデバイス領域4等を画定する露光を行う)、
(4)PEB(Post Exposure Bake)を実行、
(5)現像およびポストベーク等を実行する。
この方法は、露光機を使用しないので、露光機のスループットを下げないメリットがある。なお、本露光工程の波長は、前記以外でも良い。また、レジスト膜が感光する限り、周辺露光工程の波長と本露光の波長が、同様の物である必要はない。更に、レジスト膜は、化学増幅型レジストを用いてもよい。なお、一般的に、化学増幅型は現在の微細加工に好適とされている。また、レジスト膜は、必ずしも、ポジ型である必要はなく、ネガ型の場合は周辺露光を実施しなくてもウエハ周辺部のレジスト膜は形成されないことになる。なお、図27に示すように、ウエハ周辺部でも露光機を用いて単位ショットを露光した場合(たとえば、CMPのためのパターン均一性確保等のため)は、レジストプロセスでエッジリンスを実施することで現像後にウエハ周辺部にレジスト膜が形成されないようにできる。また、ポジ型レジストである場合は上記で説明した周辺露光が適用できる。
また、この例では、周辺露光工程を本露光工程よりも前に実行しているが、これは、本露光からPEBまでの処理時間をできるだけ短くするためである。しかし、このことは必須ではないので、順序は入れ替え可能であることは言うまでもない。
この主露光装置外周辺露光方式は、本露光装置(主露光装置)のスループットを下げないメリットがある。
4.本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例(マスクを使用した主露光装置内露光方式)の説明(主に図13)
このセクションでは、セクション3で説明したウエハ周辺露光処理の変形例を説明する。
図13は本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例(マスクを使用した主露光装置内露光方式)を説明するためのウエハおよびその周辺の上面図である。これに基づいて、本願の前記一実施の形態の半導体集積回路装置の製造方法における前記周辺処理に関する変形例(マスクを使用した主露光装置内露光方式)を説明する。
この例における図12に対応する図が図13である。図13に示すように、この例では、本露光工程内(本露光装置内)に於いて、ウエハ周辺露光処理を実行する。従って、プロセスの流れは、以下のようになる。すなわち、順に、
(1)レジスト膜成膜工程(たとえばポジ型レジスト膜の塗布)、
(2)ウエハ周辺露光処理&本露光工程(たとえば、i線(波長365nm)の紫外光を用いて、スキャナまたはステッパ等を用いて、図2のバルクデバイス領域4等を画定する露光とウエハ周辺露光処理を行う)
(3)PEB(Post Exposure Bake)を実行、
(4)現像およびポストベーク等を実行する。
具体的には、たとえば、マスク(レチクル)とは別に、単位ショット領域9が全面白抜きになった周辺露光用マスクを用意しておき、本露光中にマスクを交換して一連のプロセス(ウエハ周辺露光処理&本露光工程)として露光する。ここで、図13に示すように、本露光の対象は、実単位ショット領域9rであり、ウエハ周辺露光処理の対象は、ダミー単位ショット領域9dである。図12のウエハ周辺領域6は、通常、全ダミー単位ショット領域9dの集合内に包含される。
このマスクを使用した主露光装置内露光方式は、本露光のスループットは若干下がるが、ウエハ1の周辺のほとんどの部分が、バルクデバイス領域類似の領域となるメリット(例えば、塵埃の低減)がある。
なお、ここでは、周辺露光用マスクを本露光用マスクとは別のマスク基板上に形成する例を説明したが、同一の基板の別の部分に形成してもよい。同一の基板に形成した場合は、マスク交換の時間が短縮され、別の基板上に形成した場合は、本露光のショット面積を十分に大きくすることができる。
5.本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部の説明(主に図14から図22)
このセクションでは、セクション1で説明したウエハプロセスの変形例を説明する。なお、以下の説明は、変形例であるとともに、その一部は、セクション1で説明したウエハプロセスの詳細説明およびリバース酸化膜エッチに関する変形例の説明でもある。
図14は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(SOIウエハ導入工程)である。図15は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(トレンチ形成用レジストパタン形成工程)である。図16は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(トレンチ形成工程)である。図17は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(STI絶縁膜埋め込み工程)である。図18は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(リバース酸化膜エッチ用レジストパタン形成工程)である。図19は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(リバース酸化膜エッチ工程)である。図20は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(CMPおよび窒化シリコン膜等除去工程)である。図21は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(BOX層&SOI層除去用レジスト膜加工工程)である。図22は本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明するためのウエハ内部領域の断面図(BOX層&SOI層除去工程)である。これらに基づいて、本願の他の実施の形態の半導体集積回路装置の製造方法(STI先行プロセス)におけるウエハプロセスの要部を説明する。
先ず、図14に示すように、図1と同様なP型SOI型半導体ウエハ1を準備する。
次に、図15に示すように、ウエハ1の表面1a側のほぼ全面に、例えば、CVD(Chemical Vapor Deposition)により、パッド(Pad)酸化シリコン膜21(厚さは、例えば10nm程度)を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、例えば、CVDにより、CMP(Chemical Mechanical Polishing)のストッパ用の窒化シリコン膜22を(厚さは、例えば60nm程度)を成膜する。次に、ウエハ1の表面1a側のほぼ全面に、トレンチ形成用レジスト膜18を形成し、このトレンチ形成用レジスト膜18を、たとえば通常のフォトリソグラフィにより、パターニングする。
次に、図16に示すように、パターニングされたトレンチ形成用レジスト膜18をマスクとして、例えば、異方性ドライエッチングにより、STI領域となるトレンチを形成する。この例ではトレンチは、BOX層14を貫通して、基板1sの内部にまで達している。このようにすることにより、バルクデバイス領域4におけるトレンチ深さとの整合性を確保することができる。また、SOIデバイス領域3においては、バックゲート領域間における相互の分離特性を向上させることができる。
次に、ウエハ1の表面1a側の露出している半導体表面に、例えば、熱酸化により、ライナ(Liner)酸化シリコン膜を成膜する(図が煩雑になるので図示せず)。
次に、図17に示すように、ウエハ1の表面1a側のほぼ全面に、たとえば、HDP(High Density Plasma)−CVD等(他の形式による酸化シリコン膜でもよい)により、STI絶縁膜17として酸化シリコン膜を成膜する。
次に、図18に示すように、ウエハ1の表面1a側のほぼ全面に、リバース酸化膜エッチ用レジスト膜19を形成し、たとえば、通常のフォトリソグラフィによりパターニングしてリバース酸化膜エッチ用レジスト膜19を形成する。この場合は、バルクデバイス領域4のSTI絶縁膜17の研摩量を相対的に増加させるため、バルクデバイス側エッチ量拡大方式に従って、バルクデバイス領域4におけるリバース開口寸法縮小率を相対的に小さな値(負値すなわち、対応するアクティブ領域より広くすることを含む)にする。次に、パターニングされたリバース酸化膜エッチ用レジスト膜19をマスクとして、例えば、異方性ドライエッチングにより、STI絶縁膜17をエッチバックする。その後、不要になったリバース酸化膜エッチ用レジスト膜19を、たとえばアッシング等により除去する。
次に、ウエハ1の表面1a側に対して、CMP処理を実行することにより、表面の平坦化を実行する。次に、窒化シリコン膜22を、たとえばウエットエッチング(たとえば、エッチング液は、熱燐酸)により除去する。次に、パッド酸化シリコン膜21を、たとえばウエットエッチング(たとえば、エッチング液は、弗酸系エッチング液)により除去すると、図20に示すようになる。図20に示すように、バルクデバイス領域のSTI領域17b(第2のSTI領域)のトップの高さが、SOIデバイス領域のSTI領域17s(第1のSTI領域)と比較して低くなっているのがわかる。これと同時に、バルクデバイス領域のSOI層15bの方が、SOIデバイス領域のSOI層15sと比較して、厚さが薄くなっている。これは、リバース酸化膜エッチで、バルクデバイス領域4におけるSTI絶縁膜17のエッチバック量が多かったことに起因している。
次に、図21に示すように、ウエハ1の表面1a側のほぼ全面に、バルクデバイス領域画定用レジスト膜16を形成し、このバルクデバイス領域画定用レジスト膜16を、たとえば通常のフォトリソグラフィにより、パターニングする。次に、パターニングされたバルクデバイス領域画定用レジスト膜16をマスクとして、例えば、ドライエッチング(例えば、ハロゲン系エッチングガスを使用)により、バルクデバイス領域4のSOI層15およびウエハ周辺領域6のSOI層15を除去する。次に、たとえば、ウエットエッチング(例えば、弗酸系エッチング液)により、バルクデバイス領域4のBOX層14およびウエハ周辺領域6のBOX層14を除去する。その後、不要になったバルクデバイス領域画定用レジスト膜16をたとえば、アッシング等により除去すると図22に示すようになる。
図22に示すように、トレンチ内にSTI絶縁膜17が埋め込まれ、STI領域17、17s、17b、すなわち、第1のSTI領域17sおよび第2のSTI領域17bが形成されている。この場合、図22からわかるように、バルクデバイス領域4における半導体基板1sの表面を基準とするSTI高さHtb(バルクデバイス領域STI高さ)は、比較的低くなっている。このことは、段差によるフォトリソグラフィ特性の劣化を回避する上で有効である。
なお、ウエハ周辺領域6におけるバルクデバイス領域画定用レジスト膜16の露光は、セクション3および4に於いて詳述したので、ここでは説明を省略する。
また、これ以降のプロセスは、セクション1に説明したとことと異なるところがないので、説明は繰り返さない。
このSTI先行プロセスは、従来から実績のあるSTI領域の形成を先行する方式をベースとしているため、プロセスの信頼性が高いというメリットがある。
6.前記各実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察(主に図23から図26)
図23はバルクデバイス領域STI高さDtbが高い場合の弊害の例を示すバルクデバイス領域とSTI領域の境界部等のウエハ上面図(ゲート電極加工工程完了時点)である。図24は比較例である単純STI先行プロセスにおけるSTI形成プロセスのウエハ内部領域の断面図(トレンチ埋め込み工程)である。図25は比較例である単純STI先行プロセスにおけるSTI形成プロセスのウエハ内部領域の断面図(BOX層&SOI層除去工程)である。図26は本願の前記一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)のアウトラインを説明するためのウエハ断面図である。これらに基づいて、前記各実施の形態(変形例を含む)に関する補足的説明並びに全般についての考察を行う。
(1)CMOS集積回路の微細化に関する一般的考察:
CMOS集積回路の微細化によって、LSI(Large Scale Integration)の高速化、高集積化が進められている。これに伴いチップの消費電力が冷却能力を超えないようにするため、低消費電力化が必須となっている。このためには、電源電圧の低電圧化が必要であり、従来のバルク構造トランジスタから、低電圧動作に有利な完全空乏型SOI構造やマルチゲート構造(いわゆるFIN構造)トランジスタへの以降が検討されている。
具体的なデバイス構造としては、BOX型SOI基板が一つの候補であり、この線に沿って超低電圧動作(動作電圧、たとえば、0.4ボルト以下程度)のロジック回路の開発が進められている。
ここで、実際の集積回路素子で、ロジック回路部のSOI型トランジスタと周辺回路部のバルク型トランジスタを併用する場合、製造プロセスに於いて、SOIデバイス領域とバルクデバイス領域を作り分ける必要がある。すなわち、SOI型半導体ウエハを用いて、STI型素子分離構造をSOIデバイス領域とバルクデバイス領域の両方に形成するプロセスが必要となる。前記各実施の形態(変形例を含む)は、STI型素子分離構造を形成する上での各種の問題点を解決するためになされたものである。
(2)比較例および、その問題点の具体的説明(主に図23から図25):
比較例は、従来から多用されている「STI先行+均一縮小リバース酸化膜エッチ方式」である。この方式は、リバース酸化膜エッチにおいて、均一縮小方式を使用する点、以外、セクション5のプロセスと同一であり、リバース酸化膜エッチの部分は、セクション1のプロセスと同じである。従って、以下では、セクション5のプロセスの図21および図22に対応する部分のみを説明する。
図18および図19で均一縮小方式を使用した場合の図20は、図24のようになる。すなわち、図24に示すように、バルクデバイス領域のSTI領域17b(第2のSTI領域)とSOIデバイス領域のSTI領域17s(第1のSTI領域)の各トップ(上面)は相互に同じ高さである。また、同下面も同じ高さである。
次に、図25に示すように、図21と同様に、ウエハ1の表面1a側のほぼ全面に、バルクデバイス領域画定用レジスト膜16を形成し、このバルクデバイス領域画定用レジスト膜16を、たとえば通常のフォトリソグラフィにより、パターニングする。次に、パターニングされたバルクデバイス領域画定用レジスト膜16をマスクとして、例えば、ドライエッチング(例えば、ハロゲン系エッチングガスを使用)により、バルクデバイス領域4のSOI層15およびウエハ周辺領域6のSOI層15を除去する。次に、たとえば、ウエットエッチング(例えば、弗酸系エッチング液)により、バルクデバイス領域4のBOX層14およびウエハ周辺領域6のBOX層14を除去する。この図25からわかるように、比較例では、バルクデバイス領域STI高さHtbが、セクション1やセクション5の場合と比較して、相対的に高くなっているのがわかる。このような状態で、たとえば、図6のようなゲート電極のパターニングを実行すると、図23に示すように、段差の激しいバルクデバイス領域4のアクティブ領域BAとその周辺のSTI領域17の境界部(すなわちSTI段差部26)に於いて、ゲート電極25の幅に異常が発生する。
(3)本願の前記一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)のアウトラインの説明(主に図26)
これに対して、前記一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)では、図26に示すように、SOIデバイス領域3において、BOX層14を貫通するSTI領域17sを形成するに当たり、BOX層14およびSOI層15の除去を先行させている。このことにより、図5頭に示すように、たとえば、バルクデバイス領域4において、STI領域17b周辺の表面段差を低減することができる。
また、前記一実施の形態の半導体集積回路装置の製造方法(BOX層&SOI層除去先行プロセス)は、BOX層14を貫通するSTI領域17sを形成する場合に限定されるものではなく、BOX層14を貫通しないSTI領域17sを形成する場合にも、同様に有効である。この場合、前記条件に加えて、BOX層&SOI層除去工程の後であって、STI領域形成工程の前に、少なくともバルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さないものとすると、プロセスを単純にできるメリットがある。すなわち、複雑なエピタキシャルプロセス等により、バルク側に於いて、基板上面高さを上昇させる必要がないというメリットを有する。
7.サマリ
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
例えば、前記実施の形態では、主にゲートファースト方式を例にとり具体的に説明したが、本願発明はそれに限定されるものではなく、FUSIプロセス、High−kファースト&ゲートラスト方式、High−k&ゲートラスト方式、P側ゲートラストハイブリッド方式等にも適用できることは言うまでもない。
1 半導体ウエハ
1a ウエハ又はチップの表面(第1の主面)
1b ウエハ又はチップの裏面(第2の主面)
1s シリコン基板(P型単結晶シリコン基板部)
2,2a,2b,2c,2d,2e,2f,2g,2h,2i 半導体チップ又はチップ領域
3 SOIデバイス領域
4 バルクデバイス領域
5 ノッチ(結晶方位指標部)
6 ウエハ周辺領域
7 ウエハ内部領域
8 スクライブ領域(ダイシング領域)
9 単位ショット領域
9d ダミー単位ショット領域
9r 実単位ショット領域
10 アライメントマーク
11 アライメントマーク形成領域
12 BOX層およびSOI層を有するテストパターン領域
14 BOX層
15 SOI層
15b バルクデバイス領域のSOI層
15s SOIデバイス領域のSOI層
16 バルクデバイス領域画定用レジスト膜
17 STI領域(STI絶縁膜)
17b バルクデバイス領域のSTI領域(第2のSTI領域)
17s SOIデバイス領域のSTI領域(第1のSTI領域)
18 トレンチ形成用レジスト膜
19 リバース酸化膜エッチ用レジスト膜
20 周辺露光領域
21 パッド酸化シリコン膜
22 窒化シリコン膜
24 ゲート絶縁膜
24b バルクデバイス領域のMISFETのゲート絶縁膜
24s SOIデバイス領域のMISFETのゲート絶縁膜
25 ゲート電極
25b バルクデバイス領域のMISFETのゲート電極
25s SOIデバイス領域のMISFETのゲート電極
26 STI段差部
27 サイドウォールスペーサ
28b バルクデバイス領域のMISFETのN型ソースドレイン領域
28s SOIデバイス領域のMISFETのN型ソースドレイン領域
29 アクティブ領域または半導体基板露出領域
30 キャップ絶縁膜(窒化シリコン膜)
BA バルクデバイス領域のアクティブ領域
Dsb SOI−バルク間SOI底面段差
Htb バルクデバイス領域STI高さ
Qb バルクデバイス領域のMISFETのN型MISFET
Qs SOIデバイス領域のMISFETのN型MISFET
R1 アライメントパターン周辺切り出し領域

Claims (19)

  1. 以下の工程を含む半導体集積回路装置の製造方法:
    (a)SOI型半導体ウエハの第1の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、SOI層およびBOX層を除去する工程;
    (b)前記工程(a)の後、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内のSOIデバイス領域となるべき部分に於いて、前記BOX層を貫通するように第1のSTI領域を形成するとともに、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第2のSTI領域を形成する工程;
    (c)前記工程(b)の後、前記SOIデバイス領域および前記バルクデバイス領域のそれぞれに、MISFETを形成する工程。
  2. 請求項1の半導体集積回路装置の製造方法において、前記第2のSTI領域の下端部は、前記第1のSTI領域の下端部よりも低い。
  3. 請求項2の半導体集積回路装置の製造方法において、前記工程(c)は、以下の下位工程を含む:
    (c1)前記MISFETのゲート電極をパターニングする工程。
  4. 請求項3の半導体集積回路装置の製造方法において、前記工程(a)の後であって、前記工程(b)の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
  5. 請求項4の半導体集積回路装置の製造方法において、前記工程(b)において、更に、前記SOI型半導体ウエハの前記第1の主面側のダイシング領域であって前記SOI層および前記BOX層が除去された領域に、前記工程(c)で使用するアライメントマークを形成する。
  6. 請求項5の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第1のSTI領域および前記第2のSTI領域と同時に形成されたSTI絶縁膜で主に構成されている。
  7. 請求項4の半導体集積回路装置の製造方法において、前記工程(a)において、更に、前記SOI型半導体ウエハの前記第1の主面側のウエハ周辺領域において、前記SOI層および前記BOX層を除去する。
  8. 請求項7の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、周辺露光によって行われる。
  9. 請求項7の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
  10. 請求項8の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
  11. 以下の工程を含む半導体集積回路装置の製造方法:
    (a)SOI型半導体ウエハの第1の主面側の各チップ領域内のバルクデバイス領域となるべき部分に於いて、SOI層およびBOX層を除去する工程;
    (b)前記工程(a)の後、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内のSOIデバイス領域となるべき部分に於いて、第1のSTI領域を形成するとともに、前記SOI型半導体ウエハの前記第1の主面側の各チップ領域内の前記バルクデバイス領域に於いて、第2のSTI領域を形成する工程;
    (c)前記工程(b)の後、前記SOIデバイス領域および前記バルクデバイス領域のそれぞれに、MISFETを形成する工程、
    ここで、前記工程(a)の後であって、前記工程(b)の前に、少なくとも前記バルクデバイス領域上に、エピタキシャル半導体層を形成する工程を有さない。
  12. 請求項11の半導体集積回路装置の製造方法において、前記第2のSTI領域の下端部は、前記第1のSTI領域の下端部よりも低い。
  13. 請求項12の半導体集積回路装置の製造方法において、前記工程(c)は、以下の下位工程を含む:
    (c1)前記MISFETのゲート電極をパターニングする工程。
  14. 請求項13の半導体集積回路装置の製造方法において、前記工程(b)において、更に、前記SOI型半導体ウエハの前記第1の主面側のダイシング領域であって前記SOI層および前記BOX層が除去された領域に、前記工程(c)で使用するアライメントマークを形成する。
  15. 請求項14の半導体集積回路装置の製造方法において、前記アライメントマークは、前記第1のSTI領域および前記第2のSTI領域と同時に形成されたSTI絶縁膜で主に構成されている。
  16. 請求項13の半導体集積回路装置の製造方法において、前記工程(a)において、更に、前記SOI型半導体ウエハの前記第1の主面側のウエハ周辺領域において、前記SOI層および前記BOX層を除去する。
  17. 請求項16の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、周辺露光によって行われる。
  18. 請求項16の半導体集積回路装置の製造方法において、前記ウエハ周辺領域において、前記SOI層および前記BOX層を除去する部分の画定は、マスクパターンを用いた露光によって行われる。
  19. 請求項17の半導体集積回路装置の製造方法において、前記周辺露光は、各チップ領域内の前記バルクデバイス領域を画定するための主露光よりも前に実行される。
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