KR100827514B1 - 반도체 소자 및 반도체 소자의 형성 방법 - Google Patents

반도체 소자 및 반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 주변 회로 영역에 형성되는 게이트들의 채널 길이가 각각 상이하여 게이트의 크기도 각각 상이하게 형성되어 반도체 소자의 고집적화를 저해하는 원인이되고 그 형성 공정도 복잡한 문제를 해결하기 위하여, 리세스 게이트 영역의 깊이를 상이하게 형성함으로써, 게이트 각각의 특성에 맞게 게이트 채널 길이를 상이하게 구비할 수 있고, 게이트의 크기도 균일하게 구비할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자 및 반도체 소자의 형성 방법{SEMICONDUCTOR DEVICE AND METHOD FOR FORMING THE SAME}
도 1은 종래 기술에 따른 반도체 소자의 단면도.
도 2는 본 발명에 따른 반도체 소자를 개략적으로 도시한 단면도.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자 및 반도체 소자의 형성 방법에 관한 것으로, 반도체 소자의 주변 회로 영역에 형성되는 게이트들의 채널 길이가 각각 상이하여 게이트의 크기도 각각 상이하게 형성되어 반도체 소자의 고집적화를 저해하는 원인이되고 그 형성 공정도 복잡한 문제를 해결하기 위하여, 리세스 게이트 영역의 깊이를 상이하게 형성함으로써, 게이트 각각의 특성에 맞게 게이트 채널 길이를 상이하게 구비할 수 있고, 게이트의 크기도 균일하게 구비할 수 있도록 하는 발명에 관한 것이다.
일반적으로 집적회로를 구성하는 트랜지스터와 같은 소자의 속도를 증가시키 기 위해, 집적회로 제조자들은 소자 크기를 감소시켰다.
여기서, 디램(DRAM)의 경우 셀 영역은 동일한 채널 길이를 갖는 소자들로 구성이 되어 집적도를 향상시키는데 문제가 없다. 그러나 주변회로 영역에는 다향한 크기의 채널 길이를 갖는 반도체 소자들이 형성되므로 셀 영역에 반하여 집적도를 향상시키 공정이 매우 어렵다.
도 1은 종래 기술에 따른 반도체 소자의 단면도로, 반도체 소자의 주변회로 영역을 도시한 것이다.
도 1을 참조하면, 반도체 기판(10)에 활성영역(20)을 정의하는 소자분리막(30)이 구비된다.
다음에는, 반도체 기판(10) 상에 게이트 산화막(40), 게이트 폴리실리콘층(45), 게이트 금속층(50), 게이트 하드마스크층(55)으로 구비된 제 1 및 제 2 게이트(60a, 60b)가 구비된다.
다음에는 활성영역(20)의 게이트 주변에 소스/드레인 불순물 이온 주입 영역(미도시)이 형성되고, 소스/드레인 불순물 이온 주입 영역 사이에 구비되는 게이트 및 활성영역의 계면에 게이트 채널이 구비된다.
여기서는, 상대적으로 채널 길이가 길게 구비되는 제 1 게이트(60a)와 이보다 짧은 채널 길이를 갖는 제 2 게이트(60b)를 개략적으로 도시하였다.
이상에서 설명한 바와 같이, 게이트 채널 길이는 게이트와 활성영역이 중첩된 영역에 따라서 결정되므로 각각의 특성에 따라서 게이트 채널 길이를 상이하게 형성하려면 반도체 기판의 면적도 넓게 확보하여야 하고 그 형성 공정도 복잡해 지 는 문제가 있다. 따라서, 반도체 소자의 고집적화를 저해하고 반도체 소자의 형성 수율을 감소시키는 문제가 발생한다.
본 발명은 서로 다른 깊이를 갖고 형성되어 이종 채널 길이를 제공하는 리세스 게이트 영역을 포함하는 게이트를 제공하되, 한 번의 식각 공정을 이용하여 이종 깊이를 갖는 리세스 게이트 영역을 형성하기 위하여 각 영역에 따라서 두께가 상이하게 형성되는 제 1 하드마스크층을 더 형성하는 반도체 소자의 형성 방법을 제공함으로써, 반도체 소자의 고집적화를 용이하게 실현할 수 있고, 반도체 소자의 형성 공정 마진을 증가시키고, 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 소자 및 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
반도체 기판 상에 이종 채널 길이를 갖는 반도체 소자를 형성하는 방법에 있어서,
반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계와,
상기 반도체 기판 전면에 제 1 하드마스크층을 형성하되, 상기 반도체 소자의 채널이 형성되는 영역 상부에 형성되는 제 1 하드마스크층 두께를 예정된 채널 길이와 반비례하게 형성하는 단계와,
상기 제 1 하드마스크층 상부에 상기 반도체 소자의 채널이 형성되는 영역을 노출시키는 제 2 하드마스크 패턴을 형성하는 단계와,
상기 제 2 하드마스크 패턴을 마스크로 상기 제 1 하드마스크층 및 상기 반 도체 기판을 식각하여 이종 깊이를 갖는 리세스 게이트 영역을 형성하는 단계와,
상기 제 1 하드마스크층 및 제 2 하드마스크 패턴을 제거하는 단계 및
상기 리세스 게이트 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 제 1 하드마스크층의 두께는 10 ~ 1000Å의 범위에서 토폴러지(Topology)를 갖게 형성되는 것을 특징으로 하고, 상기 제 1 하드마스크층은 산화막 또는 질화막 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하고, 상기 이종 깊이를 갖는 리세스 게이트 영역 형성 공정은 건식 식각(Dry Etching) 공정을 이용하여 수행하는 것을 특징으로 한다.
아울러, 본 발명에 따른 반도체 소자는 상기한 반도체 소자의 형성 방법을 이용하여 형성한 것을 특징으로 한다.
이하에서는 본 발명의 실시 예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 2는 본 발명에 따른 반도체 소자를 개략적으로 도시한 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)이 구비된다. 이때, 활성영역(120)은 주변회로 영역을 나타낸 것이며, 활성영역(120)의 소정 부분이 식각되어 서로 다른 채널 길이를 형성하는 제 1 리세스 게이트 영역(125a) 및 제 2 리세스 게이트 영역(125b)이 구비된다.
다음에는, 제 1 및 제 2 리세스 게이트 영역(125a, 125b) 상부에 제 1 및 제 2 게이트(160a, 160b)가 각각 구비된다. 이때,제 1 및 제 2 게이트(160a, 160b)는 게이트 산화막(140), 게이트 폴리실리콘층(145), 게이트 금속층(150) 및 게이트 하드마스크층(155)으로 구비되며, 제 1 및 제 2 리세스 게이트 영역(125a, 125b)에 의해서 늘어나는 채널 길이에 의해서 보상되는 영역만큼 게이트 선폭을 감소시킬 수 있다.
따라서, 종래 기술을 설명한 도 1에 반하여 'D' 영역만큼 활성영역(120)의 크기를 감소시킬 수 있고 반도체 소자의 고집적화를 더 용이하게 구현할 수 있다.
도 3a 내지 도 3i는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 3a를 참조하면, 반도체 기판(200)에 활성영역(220)을 정의하는 소자분리막(230)을 형성한다. 이때, 활성영역(220)은 주변회로 영역에 형성되는 게이트 위치 및 게이트의 크기에 따라서 정의되는 것이 바람직하다. 게이트는 각각 서로 다른 채널 길이를 갖고 형성되고 있으며 본 도면에서는 하나의 활성영역(220)에 이종 채널 길이를 갖는 게이트가 형성되는 것을 도시하는 것으로 한다.
소자분리막(230) 형성 후 반도체 기판(200) 표면을 평탄화하고, 반도체 기판(200) 전체 표면에 제 1 하드마스크층(240)을 형성한다. 이때, 제 1 하드마스크층(240)은 산화막 또는 질화막 중 선택된 어느 하나를 이용하여 형성하는 것이 바람직하다.
그 다음에는, 예정된 채널 길이에 따라서 채널 길이에 반비례하는 두께를 갖는 제 1 하드마스크층(240)을 형성하기 위하여, 채널 길이가 상대적으로 짧게 형성되는 영역의 제 1 하드마스크층(240) 상부에 제 1 감광막 패턴(245)을 형성한다.
도 3b를 참조하면, 제 1 감광막 패턴(245)을 마스크로 제 1 하드마스크층(240)을 식각하여 제 1 하드마스크 패턴(240a)을 형성한다. 이때, 제 1 하드마스크 패턴(240a)은 10 ~ 1000Å 의 두께 범위에서 형성되며, 짧은 채널 길이를 갖는 게이트 예정 영역의 제 1 하드마스크 패턴(240a)은 두껍고 상대적으로 긴 채널 길이를 갖는 게이트 예정 영역의 제 1 하드마스크 패턴(240a)은 얇게 형성되거나 제거되어 제 1 하드마스크 패턴(240a)의 표면은 토폴러지(Topology)를 갖게 된다.
도 3c를 참조하면, 제 1 감광막 패턴(245)을 제거한다. 이때, 제 1 감광막 패턴(245)은 습식식각 공정을 이용하여 제거하는 것이 바람직하다.
도 3d를 참조하면, 제 1 하드마스크 패턴(240a) 상부에 제 2 하드마스크층(250)을 형성한다. 이때, 제 2 하드마스크층(250)은 제 1 하드마스크 패턴(240a)과 식각 선택비가 높은 물질을 사용하는 것이 바람직하며, 질화막을 이용하여 형성한다.
다음에는, 제 2 하드마스크층(250) 상부에 리세스 게이트 영역(255)을 노출시키는 제 2 감광막 패턴(255)을 형성한다. 이때, 리세스 게이트 영역(255)은 형성하고자 하는 채널 길이에 따라서 각각 다른 크기로 형성될 수 있으나 공정의 편의상 동일한 크기의 영역이 노출되도록 형성하는 제 2 감광막 패턴(255)을 형성하는 것이 바람직하다.
도 3e를 참조하면, 제 2 감광막 패턴(255)을 마스크로 제 2 하드마스크층(250)을 식각하여 리세스 게이트 영역을 정의하는 제 2 하드마스크 패턴(250a)을 형성한다.
도 3f를 참조하면, 제 2 감광막 패턴(255)을 제거한다.
도 3g를 참조하면, 제 2 하드마스크 패턴(250a)을 마스크로 제 1 하드마스크 패턴(240a) 및 활성영역(220)을 식각하여 제 1 리세스 게이트 영역(225a) 및 제 2 리세스 게이트 영역(225b)을 형성한다. 이때, 활성영역(220) 상부에 잔류하는 제 1 하드마스크 패턴(240a)의 두께에 따라서 리세스 게이트 영역의 깊이가 상이하게 형성된다.
여기서, 식각 공정은 활성영역(220)의 구성 성분인 실리콘을 선택적으로 식각하는 공정으로 수행한다. 실리콘 식각시 제 1 하드마스크 패턴(240a)인 산화막도 실리콘보다는 작은 식각비 이지만 식각이 진행되므로 각각 다른 깊이를 가지는 리세스 게이트 영역이 형성되는 것이다.
도 3h를 참조하면, 제 2 하드마스크 패턴(250a) 및 제 1 하드마스크 패턴(240a)을 제거한다.
도 3i를 참조하면, 반도체 기판(200) 전체 표면에 게이트 산화막(260)을 형성한 후 제 1 및 제 2 리세스 게이트 영역(225a, 225b)을 매립하는 게이트 폴리실리콘층(265)을 형성한다.
다음에는, 게이트 폴리실리콘층(265) 상부를 평탄화시키고 게이트 폴리실리콘층(265) 상부에 게이트 금속층(270) 및 게이트 하드마스크층(275)을 순차적으로 형성한다.
그 다음에는, 게이트를 정의하는 마스크를 이용한 식각 공정으로 게이트 하드마스크층(275), 게이트 금속층(270), 게이트 폴리실리콘층(265) 및 게이트 산화 막(260)을 식각하여 게이트를 형성한다. 이때, 상대적으로 깊게 형성된 제 1 리세스 게이트 영역(225a)을 포함하는 제 1 게이트(280a)와 낮은 깊이로 형성된 제 2 리세스 게이트 영역(225b)을 포함하는 제 2 게이트(280b)로 구분된다.
상술한 바와 같이, 본 발명에 따른 반도체 소자 및 반도체 소자의 형성 방법은 주변 회로 영역에 형성되는 게이트들의 채널 길이가 각각 상이하여 게이트의 크기도 각각 상이하게 형성하여야 하는 문제를 해결하기 위하여 리세스 게이트 영역의 깊이를 상이하게 형성함으로써 게이트의 크기를 균일하게 형성하면서 반도체 소자의 전체 크기를 감소시킬 수 있는 반도체 소자의 구조를 제공한다. 여기서, 서로 다른 깊이의 리세스 게이트 영역을 용이하게 형성하기 위하여 반도체 기판 상에 리세스 게이트 영역의 깊이와 반비례하는 두께를 갖는 제 1 하드마스크층을 형성한 후에 리세스 게이트 영역을 식각하는 공정을 수행한다. 따라서 한 번의 식각 공정으로 이종 깊이를 갖는 리세스 게이트 영역을 형성할 수 있다.
이와 같은 반도체 소자 및 반도체 소자의 형성 방법은 반도체 인버터(CMOS INVERTER), 디램(DRAM), 에스디램(SDRAM), 고속 저 전압 회로, 주문자형 반도체 소자(ASIC), 엠엠엘(Merged Memory Logic : MML)과 같은 다양한 반도체 제조 공정에 활용할 수 있다.
본 발명에 따른 반도체 소자 및 반도체 소자의 형성 방법은 서로 다른 깊이를 갖고 형성되어 이종 채널 길이를 제공하는 리세스 게이트 영역을 포함하는 게이트를 형성하되, 한 번의 식각 공정을 이용하여 이종 깊이를 갖는 리세스 게이트 영 역을 형성하기 위하여 각 영역에 따라서 두께가 상이하게 형성되는 제 1 하드마스크층을 더 형성하는 반도체 소자의 형성 방법을 제공함으로써, 반도체 소자의 고집적화를 용이하게 실현할 수 있고, 반도체 소자의 형성 공정 마진을 증가시키고, 반도체 소자의 신뢰성을 향상시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시 예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (5)

  1. 반도체 기판 상에 이종 채널 길이를 갖는 반도체 소자를 형성하는 방법에 있어서,
    반도체 기판에 활성영역을 정의하는 소자분리막을 형성하는 단계;
    상기 반도체 기판 전면에 제 1 하드마스크층을 형성하되, 상기 반도체 소자의 채널이 형성되는 영역 상부에 형성되는 제 1 하드마스크층 두께를 예정된 채널 길이와 반비례하게 형성하는 단계;
    상기 제 1 하드마스크층 상부에 상기 반도체 소자의 채널이 형성되는 영역을 노출시키는 제 2 하드마스크 패턴을 형성하는 단계;
    상기 제 2 하드마스크 패턴을 마스크로 상기 제 1 하드마스크층 및 상기 반도체 기판을 식각하여 이종 깊이를 갖는 리세스 게이트 영역을 형성하는 단계;
    상기 제 1 하드마스크층 및 제 2 하드마스크 패턴을 제거하는 단계; 및
    상기 리세스 게이트 영역 상부에 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 제 1 하드마스크층의 두께는 10 ~ 1000Å의 범위에서 토폴러지(Topology)를 갖게 형성되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 1 항에 있어서,
    상기 제 1 하드마스크층은 산화막 또는 질화막 중 선택된 어느 하나를 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 이종 깊이를 갖는 리세스 게이트 영역 형성 공정은 건식 식각(Dry Etching) 공정을 이용하여 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 상기 청구항 제 1 항에 따른 반도체 소자의 형성 방법을 이용하여 형성한 것을 특징으로 하는 반도체 소자.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104091763A (zh) * 2014-07-07 2014-10-08 电子科技大学 一种非均匀超结结构的制作方法
US10008417B1 (en) 2017-06-12 2018-06-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100513306B1 (ko) 2003-10-29 2005-09-07 삼성전자주식회사 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법
KR20080000921A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100513306B1 (ko) 2003-10-29 2005-09-07 삼성전자주식회사 티자형 리세스드 게이트를 갖는 반도체 장치 및 그 제조방법
KR20080000921A (ko) * 2006-06-28 2008-01-03 삼성전자주식회사 리세스-핀 트랜지스터를 갖는 반도체 소자 및 그 제조방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104091763A (zh) * 2014-07-07 2014-10-08 电子科技大学 一种非均匀超结结构的制作方法
US10008417B1 (en) 2017-06-12 2018-06-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths
US10242919B2 (en) 2017-06-12 2019-03-26 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths
US10325815B2 (en) 2017-06-12 2019-06-18 International Business Machines Corporation Vertical transport fin field effect transistors having different channel lengths

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