KR20080000833A - 반도체 소자의 제조 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 홀(Hole) 타입의 마스크를 사용하여 리세스 영역을 형성하고, 바(Bar) 타입의 마스크를 사용하여 소자 분리막을 일부 제거한 후 리세스 게이트를 형성하여, 활성 영역과 소자 분리막 경계부의 채널 길이를 증가시켜 트랜지스터의 숏 채널 마진을 향상시키고, 셀 트랜지스터의 콘택 영역을 확보할 수 있으며, 패싱 게이트 효과(Passing Gate Effect)를 방지하는 기술을 개시한다.
Description
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도.
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 홀(Hole) 타입의 마스크를 사용하여 리세스 영역을 형성하고, 바(Bar) 타입의 마스크를 사용하여 소자 분리막을 일부 제거한 후 리세스 게이트를 형성하여, 활성 영역과 소자 분리막 경계부의 채널 길이를 증가시켜 트랜지스터의 숏 채널 마진을 향상시키고, 셀 트랜지스터의 콘택 영역을 확보할 수 있으며, 패싱 게이트 효과(Passing Gate Effect)를 방지하는 기술을 개시한다.
최근 반도체 소자의 숏 채널 마진(Short Channel Margin)을 개선하기 위한 방법으로 트리플 게이트(Triple Gate)를 사용하고 있다.
종래 기술에 따른 트리플 게이트 형성 방법은 활성 영역을 정의하는 소자분리막 형성 후 패싱 게이트 이펙트(Passing Gate Effect)를 감소시키기 위해 로컬 다마신 공정을 사용한다.
그러나, 상기 로컬 다마신 공정은 그 구조가 복잡하며, 새들 형태의 트리플 게이트 형성하는데 적합하지 않다.
상기 로컬 다마신 공정외에 더블 핀형 게이트 마스크를 이용한 공정으로 트리플 게이트를 형성하는 방법이 있다.
그러나, 상기 공정은 6F2 셀의 경우 활성 영역이 경사지게 형성되어 있으므로, 새들 형태의 트리플 게이트 형성시 상기 활성 영역 단축 에지부의 채널 길이가 상대적으로 감소되는 문제가 있다.
상술한 종래 기술에 따른 반도체 소자의 제조 방법에서, 트리플 게이트를 형성하기 위해 사용되는 로컬 다마신 공정은 그 공정이 복잡하며, 더블 핀 게이트용 마스크를 사용한 경우는 활성 영역이 경사져 있으므로 새들 타입 트리플 게이트 형성시 활성 영역 단축 에지부의 채널 길이가 감소되어 트랜지스터의 특성이 저하되는 문제점이 있다.
상기 문제점을 해결하기 위하여, 홀(Hole) 타입의 마스크를 사용하여 리세스 영역을 형성하고, 바(Bar) 타입의 마스크를 사용하여 소자 분리막을 일부 제거한 후 리세스 게이트를 형성하여, 활성 영역과 소자 분리막 경계부의 채널 길이를 증가시켜 트랜지스터의 숏 채널 마진을 향상시키고, 셀 트랜지스터의 콘택 영역을 확보할 수 있으며, 패싱 게이트 효과(Passing Gate Effect)를 방지하는 반도체 소자의 제조 방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자의 제조 방법은 패드 절연막이 구비된 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 리세스 영역을 노출시키는 홀(Hole) 타입의 제 1 하드마스크층 패턴을 형성하는 단계; 상기 제 1 하드마스크층 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하는 단계; 상기 구조물 상에 바(Bar) 타입의 제 2 하드마스크층 패턴을 형성하는 단계; 상기 제 2 하드마스크층 패턴을 마스크로 상기 소자 분리막을 소정 깊이 식각하는 단계; 전체 상부에 게이트 폴리실리콘층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하에서는 본 발명의 실시예를 첨부한 도면을 참조하여 상세히 설명하기로 한다.
도 1a 내지 도 1d는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다.
도 1a의 (ⅰ)은 활성 영역(113)을 정의하는 소자 분리막(120)이 형성된 반도체 기판을 도시한 평면도이며, 상기 도 1b의 (ⅱ)는 상기 도 1a의 (ⅰ)의 A - A'에 따른 절단면을 도시한 단면도이다.
도 1a을 참조하면, 반도체 기판(100) 상부에 패드 절연막(105) 및 하드마스크층 패턴을 형성하고, 상기 하드마스크층 패턴을 마스크로 패드 질화막(115)을 식각하여 활성 영역을 정의하는 트렌치(미도시)를 형성한 후 상기 하드마스크층 패턴을 제거한다.
여기서, 패드 절연막(105)는 패드 산화막 및 패드 질화막의 적층구조로 형성 하며, 상기 하드마스크층 패턴은 질화막, 산화막, 비정질 탄소층(amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
이후 상기 트렌치(미도시) 측벽에 라이너 산화막(110)을 형성하고, 전체 표면에 라이너 질화막(115)을 형성한다.
그 다음으로, 상기 트렌치(미도시)를 매립하는 소자 분리용 산화막을 형성하고, 상기 소자 분리용 산화막을 평탄화 식각하여 소자 분리막(120)을 형성한다.
이때, 소자 분리막(120)은 2500 내지 5000Å의 두께로 형성하는 것이 바람직하다.
도 1b의 (ⅰ)은 홀 타입(Hole Type)의 마스크를 사용하여 리세스 영역을 형성한 것을 도시한 평면도이며, 도 1b의 (ⅱ)는 상기 도 1b의 (ⅰ)의 A - A'에 따른 절단면을 도시한 것이며, 도 1b의 ⅲ)은 상기 도 1b의 (ⅰ)의 B - B'에 따른 절단면을 도시한 것이다.
상기 도 1b를 참조하면, 상기 구조물 상에 홀 타입의 제 1 하드마스크층 패턴을 형성한 후 상기 제 1 하드마스크층 패턴을 마스크로 상기 반도체 기판(100)을 소정 깊이 식각하여 리세스 영역(135)을 형성한다.
여기서, 상기 제 1 하드마스크층 패턴은 비트 라인 콘택 영역 및 저장 전극 콘택 영역을 정의하며, 질화막, 산화막, 비정질 탄소층(amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것이 바람직하다.
또한, 리세스 영역(135)은 홀 타입(Hole Type)으로 형성되고, 그 깊이가 1000 내지 3000Å이며, 비트 라인 콘택 영역부터 그의 양측에 인접한 저장 전극 콘택 영역까지 연장된 것이 바람직하다.
이때, 상기 도 1b의 (ⅲ)을 참조하면, 활성 영역 상부는 제거되고, 소자 분리막(120)만 남겨진 것을 알 수 있다.
도 1c의 (ⅰ)은 바 타입(Bar Type) 마스크를 사용하여 소자 분리막의 일부가 노출되는 것을 도시한 평면도이며, 도 1c의 (ⅱ)는 상기 도 1c의 (ⅰ)의 B - B'에 따른 절단면을 도시한 단면도이다.
도 1c를 참조하면, 전체 표면 상부에 바 타입의 제 2 하드마스크층 패턴을 형성하고, 상기 제 2 하드마스크층 패턴을 마스크로 소자 분리막(120)을 소정 깊이 식각한다.
여기서, 제 2 하드마스크층 패턴은 질화막, 산화막, 비정질 탄소층(amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나로 형성하고, 저장 전극 콘택 영역 사이부터 두 개의 활성 영역 단축 방향을 지나도록 연장되어 형성되며, 고립 영역(140)과 스페이스 영역(143)이 교번으로 형성된다.
이때, 제 2 하드마스크층 패턴에 의해 노출된 부분의 소자 분리막(120)이 식각되는데, 'C' 에서와 같이 소자 분리막의 면적이 넓은 부분은 중앙부를 제외한 양측이 일부 식각되도록 하는 것이 바람직하다.
상기 소자 분리막(120) 식각 공정은 습식 또는 건식 식각 방법으로 수행되는 것이 바람직하다.
도 1d를 참조하면, 상기 도 1c의 구조물 전면에 게이트 폴리실리콘층을 형성한다.
다음에, 게이트 금속층 및 게이트 하드마스크층을 형성한 후 패터닝 하여 게이트 패턴을 형성한다.
본 발명에 따른 반도체 소자의 제조 방법은 홀(Hole) 타입의 마스크를 사용하여 리세스 영역을 형성하고, 바(Bar) 타입의 마스크를 사용하여 소자 분리막을 일부 제거한 후 리세스 게이트를 형성하여, 활성 영역과 소자 분리막 경계부의 채널 길이를 증가시켜 트랜지스터의 숏 채널 마진을 향상시키고, 셀 트랜지스터의 콘택 영역을 확보할 수 있으며, 패싱 게이트 효과(Passing Gate Effect)를 방지하는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
Claims (8)
- 패드 절연막이 구비된 반도체 기판에 활성 영역을 정의하는 소자분리막을 형성하는 단계;리세스 영역을 노출시키는 홀(Hole) 타입의 제 1 하드마스크층 패턴을 형성하는 단계;상기 제 1 하드마스크층 패턴을 마스크로 상기 반도체 기판을 소정 깊이 식각하여 리세스 영역을 형성하는 단계;상기 구조물 상에 바(Bar) 타입의 제 2 하드마스크층 패턴을 형성하는 단계;상기 제 2 하드마스크층 패턴을 마스크로 상기 소자 분리막을 소정 깊이 식각하는 단계; 및전체 상부에 게이트 폴리실리콘층을 형성하는 단계;를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 패드 절연막은 패드 질화막과 패드 산화막의 적층구조로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 소자 분리막의 두께는 2500 내지 5000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스 영역은 비트 라인 콘택 영역부터 그의 양측에 인접한 저장 전극 콘택 영역까지 연장된 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 1 하드마스크층 패턴은 상기 활성 영역 상에 비트 라인 콘택 영역 및 저장 전극 콘택 영역이 정의되도록 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 하드마스크층 패턴은 질화막, 산화막, 비정질 탄소층(amorphous Carbon), 실리콘 산화질화막(SiON) 및 이들의 조합 중 선택된 어느 하나로 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 리세스 영역의 깊이는 1000 내지 3000Å인 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 2 하드마스크층 패턴은 저장 전극 콘택 영역 사이부터 두 개의 활성영역 단축방향을 지나도록 연장되어 형성되되, 고립 영역 및 스페이스 영역이 교번으로 구비된 것을 특징으로 하는 반도체 소자의 제조 방법.
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Cited By (3)
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