KR20060040288A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

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Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)로 구비되는 게이트에 있어서 게이트의 상부 모양이 경사지게 형성되는 문제를 방지하기 위하여, 게이트 패터닝 공정을 진행하기 전에 먼저 하드마스크 질화막을 CMP 공정으로 평탄화시킴으로써, 반도체 소자를 고집적화하면서 수율을 향상시킬 수 있는 기술에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
< 도면의 주요 부분에 대한 부호의 설명 >
10, 100 : 반도체 기판 20, 120 : 소자분리막
30, 130 : 활성영역 40, 140 : 버퍼 산화막
50, 150 : 게이트 산화막 60, 160 : 폴리실리콘층
70, 170 : 도전층 80, 180 : 하드마스크 질화막
본 발명은 반도체 소자의 형성 방법에 관한 것으로, 특히 게이트의 채널 길이 증가를 위해 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)로 형성되어진 게이트의 상부 모양이 경사지게 형성되는 문제를 방지하기 위하여, 게이트 패터닝 공정을 진행하기 전에 먼저 하드마스크 질화막을 CMP 공정으로 평탄화시키는 반도체 소자의 형성 방법에 관한 것이다.
반도체소자가 고집적화됨에 따라 일반적인 적층 구조의 게이트는 숏채널 효과(Short Channel Effect)와 같은 문제점을 유발시키게 되었다.
이를 극복하기 위하여 STAR-셀 구조를 갖는 게이트를 도입하였다. STAR-셀 구조 게이트 구조는 채널 영역에 단차를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있다.
도 1a 내지 도 1f는 종래 기술에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a를 참조하면, 반도체 기판(10)에 트렌치형 소자분리막(20)을 형성한다. 이때, 트렌치형 소자분리막(20)은 반도체 기판(10) 상에 패드 절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 상기 패드 절연막 및 소정 두께의 반도체 기판을 식각한 다음, 이를 매립하는 산화막을 형성하고 상기 패드 절연막을 제거하여 형성한 것이다.
도 1b를 참조하면, 반도체 기판(10)에 형성된 소자분리막(20)에 의하여 정의된 활성영역(30) 상부에 버퍼 산화막(40)을 형성한다.
도 1c를 참조하면, 활성영역(30)에 형성되는 게이트의 채널 형성부가 계단형으로 형성되도록 할 수 있는 별도의 노광 마스크를 이용하여 소정 부분의 반도체 기판(10) 및 소자분리막(20)을 식각한다.
도 1d를 참조하면, 반도체 기판(10) 상의 활성영역(30) 상부에 잔류하는 버퍼 산화막(40)을 제거한다.
도 1e를 참조하면, 전체 표면 상부에 게이트 산화막(50), 게이트 폴리실리콘층(60), 도전층(70) 및 하드마스크 질화막(80)을 순차적으로 적층한다.
도 1f를 참조하면, 게이트 마스크(미도시)를 이용한 사진식각공정으로 하드마스크 질화막(80), 도전층(70) 및 폴리실리콘층(60)을 식각하여 게이트 패턴을 형성한다.
상술한 바와 같이, STAR-셀 구조를 갖는 트랜지스터는 게이트 채널 영역에 단차를 형성하여 채널 길이를 증가시킴으로써 숏채널효과를 극복할 수 있도록 하였다. 그러나, 도 1e 및 도 1f에 도시된 바와 같이 상기 게이트의 채널 영역에 형성된 단차에 의해서 폴리실리콘층, 도전층 및 하드마스크 질화막이 평평하게 적층되지 못하고 굴곡이 형성된 것을 볼 수 있다. 이로 인해 게이트 형성 공정의 마진을 감소시키고 반도체 소자의 고집적화를 저해시키는 문제가 발생하였다. 또한, 게이트 사이의 공간 확보가 어렵게 되어, 콘택 영역이 감소하여 스토리지 노드 콘택 형성시 갭필이 이루어지지 않아 보이드가 발생할 수 있고, 랜딩 플러그 콘택이 열리지 않게 되는 문제가 발생할 수 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 게이트 패터닝 공정을 진행하기 전에 먼저 하드마스크 질화막을 CMP 공정으로 평탄화시킴으로써, STAR-셀 구조로 형성되어진 게이트의 상부 모양이 경사지게 형성되는 문제를 방지할 수 있고 게이트 패터닝 마진을 높일 수 있는 고집적 반도체 소자의 형성 방법을 제공하는데 그 목적이 있다.
이상의 목적을 달성하기 위해 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판 상부에 버퍼 산화막을 형성하는 단계와,
비트라인 콘택 예정 영역을 중심으로 양측 게이트 예정 영역 및 저장전극 콘택 예정 영역의 버퍼 산화막 및 반도체 기판을 식각하는 단계와,
상기 버퍼 산화막을 제거하는 단계와,
상기 반도체 기판 상부에 게이트 산화막, 폴리실리콘층, 도전층 및 하드마스크 질화막을 순차적으로 적층하는 단계와,
CMP 공정을 수행하여 상기 하드마스크 질화막 상부를 평탄화 하는 단계 및
상기 하드마스크 질화막, 도전층 및 폴리실리콘층을 식각하여 상기 게이트 예정 영역에 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 첨부된 도면을 참고로 하여 본 발명을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 2a를 참조하면, 반도체 기판(100) 상에 활성영역(130)을 정의하는 소자분리막(120)을 형성한다. 이때, 반도체 기판(100) 상에 패드절연막(미도시)을 형성하고 소자분리 마스크를 이용한 사진식각공정으로 패드절연막을 식각한 다음, 패드절연막을 식각마스크로 반도체 기판(100)에 트렌치를 형성한 후 이를 매립하는 산화막을 형성하고 패드절연막을 제거하여 활성영역(130)을 정의하는 트렌치형 소자분리막(120)을 형성하는 것이 바람직하다.
도 2b를 참조하면, 반도체 기판(100)의 활성영역(130) 상부에 버퍼 산화막(140)을 형성한다.
도 2c를 참조하면, 활성영역(130)의 비트라인 콘택 예정 영역을 중심으로 양측 게이트 예정 영역 및 저장전극 콘택 예정 영역의 버퍼 산화막(140) 및 반도체 기판(100)을 식각한다. 이때, 소자분리막(120)도 같이 식각되며 비트라인 콘택 예정 영역이 볼록하게 되는 계단형 단차가 형성된다. 후속의 공정에서 상기 계단형 단차의 측벽을 중심부로 하는 게이트가 형성되는데, 이때의 게이트 하부 모양을 STAR-셀 구조(STep gated Asymmetry Recess Cell Scheme)라고 하는 것이 바람직하다.
도 2d를 참조하면, 버퍼 산화막(140)을 제거한다.
도 2e를 참조하면, 활성영역 상부(100)에 게이트 산화막(150), 폴리실리콘층(160), 도전층(170) 및 하드마스크 질화막(180)을 순차적으로 적층한다. 이때, 도전층(170)은 텅스턴실리사이드(WSi)를 사용하는 것이 바람직하다.
도 2f를 참조하면, CMP 공정을 수행하여 하드마스크 질화막(180) 상부를 평탄화한다. 이때의 CMP 공정은 하드마스크 질화막(180)만을 적용하며, 본 발명에 따른 또 다른 실시예로서 도전층까지 적용할 수 있다.
도 2g를 참조하면, 반도체 기판(100) 상에 게이트 마스크를 이용한 사진식각공정을 수행하여 하드마스크 질화막(180), 도전층(170) 및 폴리실리콘층(160)을 식각하고 게이트 패턴을 형성한다. 이때, 하드마스크 질화막(180)층이 평평하게 형성되어 있으므로 게이트 마스크를 이용한 사진식각공정이 용이하고 마진도 높아질 수 있다.
이상에서 설명한 바와 같이 본 발명에 따른 반도체 소자의 형성 방법은, 게이트 패터닝 공정을 진행하기 전에 먼저 하드마스크 질화막을 CMP 공정으로 평탄화시킴으로써, STAR-셀 구조로 형성되어진 게이트의 상부 모양이 경사지게 형성되는 문제를 방지하며, 평탄화된 하드마스크 질화막에서 게이트 식각 공정을 진행하므로게이트 마스크를 이용한 사진식각공정이 용이하고 마진도 높일 수 있다. 따라서, 반도체 소자를 고집적화하면서 수율을 향상시킬 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (1)

  1. 반도체 기판 상부에 버퍼 산화막을 형성하는 단계;
    비트라인 콘택 예정 영역을 중심으로 양측 게이트 예정 영역 및 저장전극 콘택 예정 영역의 버퍼 산화막 및 반도체 기판을 식각하는 단계;
    상기 버퍼 산화막을 제거하는 단계;
    상기 반도체 기판 상부에 게이트 산화막, 폴리실리콘층, 도전층 및 하드마스크 질화막을 순차적으로 적층하는 단계;
    CMP 공정을 수행하여 상기 하드마스크 질화막 상부를 평탄화 하는 단계; 및
    상기 하드마스크 질화막, 도전층 및 폴리실리콘층을 식각하여 상기 게이트 예정 영역에 게이트 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100727439B1 (ko) * 2005-03-22 2007-06-13 주식회사 하이닉스반도체 금속 배선 형성 방법
KR100843239B1 (ko) * 2007-03-08 2008-07-03 삼성전자주식회사 더블 패터닝 공정을 이용하는 반도체 소자의 미세 패턴형성 방법
CN102169828A (zh) * 2011-03-10 2011-08-31 上海宏力半导体制造有限公司 栅极结构的形成方法
US10663863B2 (en) 2015-10-23 2020-05-26 Samsung Sdi Co., Ltd. Method of producing layer structure, and method of forming patterns

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