KR101139463B1 - 반도체 소자의 제조 방법 - Google Patents

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Abstract

본 발명은 셀 영역 및 페리 영역의 층간 절연막을 형성한 후, 층간 절연막 상에 하드마스크층을 형성하고 셀 영역을 노출하는 마스크를 식각마스크로 셀 영역의 하드마스크층 및 층간 절연막을 제거함으로써 페리 영역의 금속 배선 또는 금속 콘택을 보호할 수 있는 반도체 소자의 제조 방법을 제공한다.

Description

반도체 소자의 제조 방법{Method for Manufacturing Semiconductor Device}
본 발명은 고집적 반도체 소자의 제조 방법에 관한 것으로, 특히 셀(Cell) 영역의 절연막(Oxide)을 제거할 수 있는 반도체 소자의 제조 방법에 관한 것이다.
반도체 소자의 집적도가 증가함에 따라 평면적으로 각 단위 셀이 차지하는 면적이 감소하게 되었다. 이와 같은 단위 셀 면적의 감소에 대응하여 트랜지스터, 비트라인, 워드 라인, 캐패시터의 스토리지 노드 콘택을 위한 매몰 콘택을 한정된 면적 위에 형성하기 위한 다양한 방법이 연구되고 있다.
그 중 하나의 방법으로서, DRAM과 같은 반도체 소자의 경우 소스 영역 및 드레인 영역을 활성 영역 내에 상하로 배치시켜서 반도체 기판 내에서 수직형 채널을 갖는 트랜지스터(이하, 수직형 트랜지스터) 구조를 적용한 반도체 소자가 제안되었다.
여기서, 수직형 트랜지스터 구조는 반도체 기판에 형성된 필라형 액티브 패턴의 하단부 측벽에 형성된 게이트와 게이트를 중심으로 하여 필라형 액티브 패턴 상하에 각각 형성된 소스 영역 및 드레인 영역을 포함한다. 그러므로 트랜지스터의 면적을 감소시키더라도 채널 길이에 구애받지 않는다.
이하에서는, 종래 기술에 따른 반도체 소자의 제조 방법에 대해 간략하게 설명하도록 한다.
반도체 기판의 셀 지역을 소정 깊이만큼 식각하여 반도체 기판의 셀 영역에 필라형 액티브 패턴을 형성한다. 필라형 액티브 패턴은 상단부의 폭이 하단부의 폭보다 넓도록 형성한다. 그리고 나서, 필라형 액티브 패턴의 하단부에 게이트 절연막과 게이트 도전막으로 이루어지며 필라형 액티브 패턴의 하단부 측벽을 감싸는 환형 게이트를 형성하고, 환형 게이트에 인접한 소정 영역에 이온주입을 수행하여 드레인 영역을 형성한다.
필라형 액티브 패턴 사이의 반도체 기판 내에 일 방향으로 연장하는 라인 형상의 매몰 비트 라인을 형성한 다음, 비트 라인의 중앙 부분에 소자분리용 절연막을 형성한다. 소자분리용 절연막 상부에 환형 게이트와 콘택하는 워드 라인을 형성한다.
워드 라인 상에 절연막을 형성하고, 절연막의 표면을 필라형 액티브 패턴이 노출되도록 평탄화한다. 그리고, 노출된 필라형 액티브 패턴의 상단부에 게이트와 콘택하는 소스 영역을 형성한다. 그 결과, 환형 게이트 및 그 상부와 하부에 각각 콘택하도록 형성된 소스 영역 및 드레인 영역으로 구성된 수직형 채널을 갖는 트랜지스터가 형성된다.
계속해서, 반도체 기판의 페리 영역에 플래너(Planar)형 게이트를 형성한 후, 셀 영역 및 페리 영역에 층간 절연막을 형성한다. 층간 절연막을 식각하여 셀 영역의 소스 영역을 노출시키는 콘택홀을 형성한 다음, 콘택홀을 매립하도록 도전막을 증착하고 층간 절연막이 노출되도록 도전막을 CMP해서 콘택홀 내에 콘택 플러그를 형성한다. 이후, 공지된 후속 공정들을 차례로 수행하여 종래 기술에 따른 수직형 채널을 갖는 트랜지스터를 적용한 반도체 소자를 완성한다.
그러나, 전술한 종래 기술의 경우에는 셀 영역과 페리 영역이 단차로 인해 후속 공정 시 콘택이 오픈되지 않는 문제가 발생하거나 페리 영역의 플래너형 게이트, 금속 콘택 및 금속 배선을 형성한 다음에 층간 절연막을 증착하고 제거하는 과정에서 보이드(void)가 발생하고 보이드에 금속 물질 등이 레지듀(residue)로 남아서 하부 전극 또는 금속 콘택과 쇼트(short) 불량이 발생하는 문제점이 있다.
전술한 종래의 문제점을 해결하기 위하여, 본 발명은 셀 영역 및 페리 영역의 층간 절연막을 형성한 후, 층간 절연막 상에 하드마스크층을 형성하고 셀 영역을 노출하는 마스크를 식각 마스크로 셀 영역의 하드마스크층 및 층간 절연막을 제거함으로써 페리 영역의 금속 배선 또는 금속 콘택을 보호할 수 있는 반도체 소자의 제조 방법을 제공한다.
본 발명은 셀 영역과 페리 영역이 구비된 반도체 기판상에 층간 절연막을 형성하는 단계, 상기 페리 영역의 상기 층간 절연막 상에 금속 배선을 형성하는 단계, 상기 층간 절연막 및 상기 금속 배선 상에 하드마스크층을 형성하는 단계, 상기 셀 영역을 노출시키는 마스크를 식각마스크로 콘택 플러그가 노출될 때까지 상기 하드마스크층 및 상기 층간 절연막을 식각하는 단계 및 상기 콘택 플러그, 상기 층간 절연막 및 상기 하드마스크층 상에 식각 정지막을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법을 제공한다.
바람직하게는, 상기 층간 절연막을 형성하는 단계 전에, 상기 셀 영역의 상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계, 상기 활성 영역 및 상기 소자분리막을 식각한 후, 도전물질 및 절연막을 순차적으로 매립하여 매립 게이트를 형성하는 단계 및 상기 활성 영역과 연결된 비트라인 패턴 및 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 층간 절연막을 형성하는 단계 전에, 상기 페리 영역의 상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계 및 상기 활성 영역 상에 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
바람직하게는, 상기 게이트 패턴은 플래너(Plannar) 게이트 패턴인 것을 특징으로 한다.
바람직하게는, 상기 하드마스크층은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 층간 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 한다.
바람직하게는, 상기 금속 배선은 상기 페리 영역의 게이트 패턴과 연결되는 것을 특징으로 한다.
본 발명은 셀 영역 및 페리 영역의 층간 절연막을 형성한 후, 층간 절연막 상에 하드마스크층을 형성하고 셀 영역을 노출하는 마스크를 식각 마스크로 셀 영역의 하드마스크층 및 층간 절연막을 제거함으로써 페리 영역의 금속 배선 또는 금속 콘택을 보호할 수 있는 장점이 있다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 1a 내지 도 1f는 본 발명에 따른 반도체 소자의 제조 방법을 도시한 단면도들로서, (ⅰ)은 셀(Cell) 영역을 도시한 것이고, (ⅱ)은 페리(Peri) 영역을 도시한 것이다.
도 1a의 (ⅰ)을 참조하면, 반도체 기판(100)에 활성 영역(110)을 정의하는 소자분리영역(120)을 형성한다. 여기서, 소자분리영역(120)은 STI(Shallow Trench Isolation) 공법으로 형성할 수 있다. 먼저, 반도체 기판(100) 상에 패드 산화막 및 패드 질화막으로 구성된 패드 절연막(미도시)을 증착한다. 이후, 감광막(미도시)을 증착하고 활성 영역(110)을 정의하는 마스크를 이용하여 노광 공정을 수행한다. 이후, 노출된 패드 절연막과 반도체 기판(100)을 식각하여 형성된 트렌치(미도시)에 SOD(Spin On Dielectric) 물질을 매립하고 패드 절연막이 노출될 때까지 화학적 기계적 연마(Chemical Mechanical Polishing)와 같은 방법으로 평탄화 식각하여 소자분리영역(120)을 완성한다.
그리고, 소자분리영역(120)의 형성 후 노출된 활성 영역(110) 상에 N형 불순물을 이온 주입한다. 이후, 활성 영역(110)을 포함한 전체 표면 상부에 층간 절연막(미도시)을 증착한다.
다음으로, 층간 절연막 상에 감광막(미도시)을 형성한 후, 매립 게이트를 정의하는 마스크를 이용하여 노광 공정을 수행하여 층간 절연막을 패터닝 한다. 이후, 패터닝된 층간 절연막을 식각 마스크로 하여 활성 영역(110) 및 소자분리영역(120)을 식각하여 게이트 영역(미도시)을 형성한다. 이때, 게이트 영역을 형성하기 위한 식각 공정은 비등방 식각 공정을 이용하는 것이 바람직하다. 이후, 게이트 영역에는 게이트 산화막(미도시)을 증착한다.
그리고, 게이트 산화막이 형성된 게이트 영역을 포함한 전면에 도전 물질(130)을 증착한 후, 에치백(etchback)하여 도전 물질(130)을 게이트 영역 하부에 남기고, 게이트 영역 내에 절연 물질(140)을 증착하여 매립 게이트(150, buried gate)를 형성한다. 이때, 도전 물질(130)은 폴리실리콘(polysilicon), 알루미늄(Al), 텅스텐(W), 텅스텐질화막(WN), 티타늄(Ti), 티타늄질화막(TiN) 또는 티타늄질화막(TiN)과 텅스텐(W)이 적층된 구조를 포함하는 것이 바람직하다. 또한, 절연 물질(140)은 SOD(Spin On Dielectric)막, SOC(Spin On Carbon) 또는 SiO2를 포함하는 것이 바람직하다.
다음으로, 활성 영역(110) 상에 비트라인 패턴(190)을 형성한다. 이때, 비트라인 패턴(190)은 비트라인 전극층(170) 및 비트라인 하드마스크층(180)으로 적층된 구조가 바람직하다. 다음에는, 활성 영역(110), 소자분리막(120) 및 매립 게이트(150)의 상부에 희생 절연막(미도시)을 형성한다. 이후, 희생 절연막 상에 감광막을 형성한 후, 콘택 플러그 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(미도시)을 형성한다. 감광막 패턴을 식각 마스크로 활성 영역(110)이 노출될 때까지 희생 절연막을 식각하여 콘택홀(미도시)을 형성한다.
그리고, 콘택홀에 도전 물질을 매립하여 콘택 플러그(160)를 형성한다. 콘택 플러그(160)를 포함한 전면에 층간 절연막(200)을 형성한다. 이때, 층간 절연막(200)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
도 1a의 (ⅱ)를 참조하면, 도 1a의 (ⅰ)과 같은 방법으로 반도체 기판(100) 상에 활성 영역(110)을 정의하는 소자분리막(120)을 형성한다. 다음에는, 활성 영역(110) 상에 게이트 패턴(155)을 형성한다. 이후, 게이트 패턴(155)을 포함한 전면에 층간 절연막(200)을 형성한다. 이때, 층간 절연막(200)은 산화막(Oxide)으로 형성하는 것이 바람직하다.
도 1b의 (ⅰ)을 참조하면, 도 1a의 (ⅰ)과 동일하다.
도 1b의 (ⅱ)를 참조하면, 게이트 패턴(155)과 접속되는 금속 콘택(210)을 형성하며, 금속 콘택(210)과 연결된 금속 배선(220)을 형성한다.
도 1c의 (ⅰ)을 참조하면, 층간 절연막(200) 상에 하드마스크층(230)을 증착한다. 이때, 하드마스크층(230)은 질화막(Nitride)으로 형성하는 것이 바람직하며, 500Å ~ 600Å 두께로 형성하는 것이 바람직하다.
도 1c의 (ⅱ)를 참조하면, 층간 절연막(200) 및 금속 배선(220) 상에 하드마스크층(230)을 증착한다. 이때, 하드마스크층(230)은 질화막(Nitride)으로 형성하는 것이 바람직하며, 500Å ~ 600Å 두께로 형성하는 것이 바람직하다. 여기서, 하드마스크층(230)은 금속 배선(220)을 보호하는 보호막의 역할을 하고 후속 공정 중 하부 전극 형성할 때에도 하부 전극의 도전물질과 쇼트 불량을 방지할 수 있는 역할이 바람직하다.
도 1d의 (ⅰ)을 참조하면, 도 1c의 (ⅰ)과 동일하다.
도 1d의 (ⅱ)를 참조하면, 하드마스크층(230) 상에 감광막을 형성한 후, 셀(Cell) 영역을 노출시키는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(240)을 형성한다. 여기서, 셀 (Cell) 영역을 노출시키는 마스크를 이용한 노광 및 현상 공정으로 감광막 패턴(240)을 형성하는 이유는 셀(Cell) 영역의 하드마스크층(230) 및 층간 절연막(200)을 식각하고 페리(Peri) 영역의 하드마스크층(230)은 식각되지 않도록하여 하드마스크층(230)이 금속 배선(220) 혹은 금속 콘택(210)을 보호하기 위한 것이다.
도 1e의 (ⅰ)을 참조하면, 감광막 패턴(240)을 식각 마스크로 콘택 플러그(160)와 비트라인 패턴(190)이 노출될 때까지 하드마스크층(230) 및 층간 절연막(200)을 식각한다.
도 1e의 (ⅱ)를 참조하면, 감광막 패턴(240)을 제거한 후, 하드마스크층(230)을 노출한다.
도 1f의 (ⅰ)을 참조하면, 노출된 콘택 플러그(160), 비트라인 패턴(190) 및 층간 절연막(200) 상에 식각 정지막(250)을 증착한다. 이때, 식각 정지막(250)은 질화막(Nitride)을 포함하는 것이 바람직하다. 이후, 콘택 플러그(160)과 연결된 하부 전극(미도시)을 형성한다.
도 1f의 (ⅱ)를 참조하면, 하드마스크층(230) 상에 식각 정지막(250)을 증착한다. 이때, 식각 정지막(250)은 질화막(Nitride)을 포함하는 것이 바람직하다.
전술한 바와 같이, 본 발명은 셀 영역 및 페리 영역의 층간 절연막을 형성한 후, 층간 절연막 상에 하드마스크층을 형성하고 셀 영역을 노출하는 마스크를 식각마스크로 셀 영역의 하드마스크층 및 층간 절연막을 제거함으로써 페리 영역의 금속 배선 또는 금속 콘택을 보호할 수 있는 장점이 있다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (7)

  1. 셀 영역의 반도체 기판상에 콘택 플러그 및 페리 영역의 반도체 기판상에 게이트 패턴을 형성하는 단계;
    상기 콘택 플러그, 상기 게이트 패턴 및 상기 반도체 기판상에 층간 절연막을 형성하는 단계;
    상기 페리 영역의 상기 층간 절연막 상에 금속 배선을 형성하는 단계;
    상기 층간 절연막 및 상기 금속 배선 상에 하드마스크층을 형성하는 단계;
    상기 셀 영역을 노출시키는 마스크를 이용하여 상기 콘택 플러그가 노출될 때까지 상기 하드마스크층 및 상기 층간 절연막을 식각하는 단계; 및
    상기 콘택 플러그, 상기 층간 절연막 및 상기 하드마스크층 상에 식각 정지막을 형성하는 단계
    를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 청구항 2은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 층간 절연막을 형성하는 단계 전에,
    상기 셀 영역의 상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계;
    상기 활성 영역 및 상기 소자분리막을 식각한 후, 도전물질 및 절연막을 순차적으로 매립하여 매립 게이트를 형성하는 단계; 및
    상기 활성 영역과 연결된 비트라인 패턴 및 콘택 플러그를 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 청구항 3은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 층간 절연막을 형성하는 단계 전에,
    상기 페리 영역의 상기 반도체 기판상에 활성 영역을 정의하는 소자분리막을 형성하는 단계; 및
    상기 활성 영역 상에 게이트 패턴을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 청구항 4은(는) 설정등록료 납부시 포기되었습니다.
    제 3 항에 있어서,
    상기 게이트 패턴은 플래너(Planar) 게이트 패턴인 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 청구항 5은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 하드마스크층은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 청구항 6은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 식각 정지막은 질화막(Nitride)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 청구항 7은(는) 설정등록료 납부시 포기되었습니다.
    제 1 항에 있어서,
    상기 층간 절연막은 산화막(Oxide)을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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* Cited by examiner, † Cited by third party
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KR20040083252A (ko) * 2003-03-21 2004-10-01 주식회사 하이닉스반도체 반도체 소자의 제조 방법
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