JP2005019988A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP2005019988A JP2005019988A JP2004179969A JP2004179969A JP2005019988A JP 2005019988 A JP2005019988 A JP 2005019988A JP 2004179969 A JP2004179969 A JP 2004179969A JP 2004179969 A JP2004179969 A JP 2004179969A JP 2005019988 A JP2005019988 A JP 2005019988A
- Authority
- JP
- Japan
- Prior art keywords
- contact
- bit line
- pattern
- conductive
- pad
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
- H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
- H10B12/0335—Making a connection between the transistor and the capacitor, e.g. plug
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/31—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor
- H10B12/315—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells having a storage electrode stacked over the transistor with the capacitor higher than a bit line
Abstract
【解決手段】 前記半導体装置は、半導体基板の非セル領域に形成されたビットラインランディングパッドである導電性パッド、前記導電性パッドの上面の周辺部上に形成され、前記導電性パッドを部分的に露出させる開口を含む導電性パターン、そして前記開口を埋め立て、前記導電性パッドを上部配線と連結する導電性コンタクトを含む。半導体装置のデザインレイアウトやチップサイズを変化させずに、ビットラインランディングパッドに対して金属コンタクトがオーバーラップされるマージンを最大化させることができるので、工程マージンの不足のために金属コンタクトがビットラインランディングパッドに連結されない問題点を解決することができる。これにより、金属コンタクトの連結不良のために発生する半導体装置の不良を防止することができる。
【選択図】 図20
Description
又、金属コンタクトの形成時に追加的なフォトリソグラフィ工程を要求せず、上部配線とビットラインを連結する金属コンタクトを形成することができるので、既に完成された半導体装置を構成する各部品の損傷を防止することができるのみならず、金属コンタクトを形成する工程を単純化させることができる。従って、半導体装置の製造原価を低減することができると共に、半導体装置の歩留まりを向上させることができる。
図7乃至図20は、本発明の一実施例によるDRAM装置の製造方法を説明するための断面図である。図7、図8、図10、図11、図13、図14、図16、及び図17は、半導体装置のセル領域(cell area)の断面図であり、図9、図12、図15、図18、図19、及び図20は、前記半導体装置の非セル領域(non−cell area)であるペリ/コア領域の断面図である。図7乃至図20において、同じ部材に対しては同じ参照符号を付与する。
205 素子分離膜
210 ゲート酸化膜パターン
215 ゲート導電膜パターン
220 ゲートマスクパターン
225 ゲート構造物
230 ゲートスペーサ
235 第1層間絶縁膜
240 ワードライン
245 第1ストレージノードコンタクトパッド
250 ビットラインコンタクトパッド
255 第2層間絶縁膜
260 ビットライン導電膜
265 ビットラインマスクパターン
270 ビットライン
275 第3層間絶縁膜
280 ストレージノードコンタクトプラグ
285 ストレージノードコンタクトパターン
286 金属コンタクトパターン
290 第2ストレージノードコンタクトパッド
295 金属コンタクト
300 第4層間絶縁膜
Claims (34)
- 半導体基板の非セル領域に形成された導電性パッドと、
前記導電性パッドの上面の周辺部上に形成され、前記導電性パッドを部分的に露出させる開口を含む導電性パターンと、
前記開口に延長され、前記導電性パッドと電気的に連結される導電性コンタクトと、を含むことを特徴とする半導体装置。 - 前記導電性パターンの上部に位置する上部配線を更に含み、前記導電性コンタクトは前記上部配線に接触されることを特徴とする請求項1記載の半導体装置。
- 前記導電性パッドは、前記半導体基板のペリ/コア領域に形成されたビットラインランディングパッドであることを特徴とする請求項1記載の半導体装置。
- 前記ビットラインランディングパッドは、前記半導体基板上に形成されたビットライン導電性パターン及び前記ビットライン導電性パターン上に形成されたビットラインマスクパターンを更に含むことを特徴とする請求項3記載の半導体装置。
- 前記ビットライン導電性パターンは、金属を含む第1層、及び金属化合物を含む第2層を具備することを特徴とする請求項4記載の半導体装置。
- 前記第1層は、チタニウム/窒化チタニウムを含み、前記第2層はタングステンを含むことを特徴とする請求項5記載の半導体装置。
- 前記ビットラインマスクパターンは、窒化物を含むことを特徴とする請求項4記載の半導体装置。
- 前記導電性コンタクトは、前記ビットラインマスクパターンを貫通して前記ビットライン導電性パターンに連結されることを特徴とする請求項4記載の半導体装置。
- 前記導電性パッドと前記導電性パターンとの間に形成された絶縁膜を更に含むことを特徴とする請求項1記載の半導体装置。
- 前記導電性コンタクトは、前記絶縁膜を貫通して前記導電性パッドに連結されることを特徴とする請求項9記載の半導体装置。
- 前記導電性パターンは、ポリシリコンを含むことを特徴とする請求項1記載の半導体装置。
- 前記導電性コンタクトは、ドーピングされたポリシリコン又はタングステンを含むことを特徴とする請求項1記載の半導体装置。
- 半導体基板の非セル領域に導電性パッドを形成する段階と、
前記導電性パッド上に前記導電性パッドの上面周辺部に位置する多数のホールを具備する第1パターンを形成する段階と、
前記多数のホールの内部に複数の第2パターンを形成する段階と、
前記複数の第2パターンの間に位置する前記第1パターンの一部を除去して前記導電性パッドを部分的に露出する開口部を形成する段階と、
前記開口部に延長され前記導電性パッドに電気的に連結される導電性コンタクトを形成する段階と、を含むことを特徴とする半導体装置の製造方法。 - 前記導電性パッドを形成する段階は、
前記半導体基板上に第1絶縁膜を形成する段階と、
前記第1絶縁膜上に導電膜を形成する段階と、
前記導電膜上にマスク層を形成する段階と、
前記マスク層及び前記導電膜をエッチングする段階と、を更に含むことを特徴とする請求項13記載の半導体装置の製造方法。 - 前記導電性コンタクトを形成する段階は、
前記第1パターン及び第2パターン上に第2絶縁膜を形成する段階と、
前記第2絶縁膜、前記第1パターン及び前記マスクパターンをエッチングして前記導電性パターンを露出させるコンタクトホールを形成する段階と、
前記コンタクトホール内に前記導電性コンタクトを形成する段階と、を更に含むことを特徴とする請求項14記載の半導体装置の製造方法。 - 前記第2パターンは、前記第1パターンに対してエッチング選択比を有する物質を用いて形成することを特徴とする請求項13記載の半導体装置の製造方法。
- 前記第1パターンは、酸化物を用いて形成することを特徴とする請求項16記載の半導体装置の製造方法。
- 前記第2パターンは、導電性物質を用いて形成されることを特徴とする請求項17記載の半導体装置の製造方法。
- 前記第2パターンは、ポリシリコンを含むことを特徴とする請求項18記載の半導体装置の製造方法。
- 半導体基板のセル領域及び非セル領域上に形成された複数のゲート構造物と、
前記セル領域の前記複数のゲート構造物の間に形成された第1コンタクト領域及び第2コンタクト領域と、
前記第1コンタクト領域及び第2コンタクト領域上に位置する第1絶縁膜と、
前記第1絶縁膜を通じて前記第1コンタクト領域及び第2コンタクト領域にそれぞれ接触される第1パッド及び第2パッドと、
前記セル領域の第1絶縁膜、第1パッド、第2パッド、及び前記非セル領域の第1絶縁膜上に形成された第2絶縁膜と、
前記セル領域の前記第2絶縁膜上に形成され、前記第2パッドに接触されるビットライン構造物と、
前記非セル領域の前記第2絶縁膜上に形成されたビットラインランディングパッドと、
前記複数のビットライン及びビットラインランディングパッド上に形成された第3絶縁膜と、
前記セル領域の第3絶縁膜上に形成され、前記第1コンタクトを露出させる第1コンタクトパターンと、
前記非セル領域の前記第3絶縁膜上に形成され、前記ビットラインランディングパッドの上面周辺部に位置する多数のホールを具備する第2コンタクトパターンと、
前記セル領域の第3絶縁膜及び第2絶縁膜を通じて前記第1パッドの接触されるコンタクトプラグと、
前記セル領域の露出されたコンタクトプラグ上に形成された第3パッドと、
前記ビットラインランディングパッドの上面周辺部上に位置する前記ホールの内部に形成され、前記ビットラインランディングパッドの中央部を露出する開口部を具備する導電性パターンと、
前記第1コンタクトパターン、第3パッド、第2コンタクトパターン、及び前記導電性パターン上に形成された第4絶縁膜と、
前記第4絶縁膜及び導電性パターンを通じて前記ビットラインランディングパッドに接触され、前記開口部を通じて延長される金属コンタクトと、を含む半導体装置。 - 前記ビットライン及び前記ビットラインランディングパッドは、それぞれビットライン導電性パターン及び前記ビットライン導電性パターン上に形成されたビットラインマスクパターンを更に含むことを特徴とする請求項20記載の半導体装置。
- 前記ビットライン導電性パターンは、金属を含む第1層、及び金属化合物を含む第2層を具備することを特徴とする請求項21記載の半導体装置。
- 前記第1層はチタニウム/窒化チタニウムを含み、前記第2層は タングステンを含むことを特徴とする請求項22記載の半導体装置。
- 前記ビットラインマスクパターンは、窒化物を含むことを特徴とする請求項23記載の半導体装置。
- 前記金属コンタクトは、前記ビットラインマスクパターンを貫通して前記ビットライン導電性パターンに連結されることを特徴とする請求項21記載の半導体装置。
- 前記第1コンタクトパターン及び前記第2コンタクトパターンは、同一物質を含むことを特徴とする請求項20記載の半導体装置。
- 前記導電性パターンは、前記第2コンタクトパターンに対してエッチング選択比を有することを特徴とする請求項26記載の半導体装置。
- 前記第2コンタクトパターンは酸化物を含み、前記導電性パターンはポリシリコンを含むことを特徴とする請求項27記載の半導体装置。
- 半導体基板のセル領域及び非セル領域上にゲート構造物を形成する段階と、
前記セル領域の前記ゲート構造物の間に第1コンタクト領域及び第2コンタクト領域を形成する段階と、
前記半導体基板上に第1絶縁膜を形成する段階と、
前記第1絶縁膜を部分的にエッチングして前記第1領域及び第2領域を露出させる複数の第1コンタクトホールを形成する段階と、
前記複数の第1コンタクトホール内に前記第1コンタクト領域及び第2コンタクト領域にそれぞれ接触される第1パッド及び第2パッドを形成する段階と、
前記セル領域の前記第1絶縁膜、前記第1パッド、前記第2パッド、及び前記非セル領域の前記第1絶縁膜上に第2絶縁膜を形成する段階と、
前記セル領域の前記第2絶縁膜を部分的にエッチングして前記第2パッドを露出させる第2コンタクトホールを形成する段階と、
前記第2コンタクトホール内に前記第2パッドに接触される第1コンタクトを形成する段階と、
前記セル領域の前記第1コンタクト及び前記第2絶縁膜上に複数のビットラインを形成し、前記非セル領域の前記第2絶縁膜上にビットラインランディングパッドを形成する段階と、
前記複数のビットライン及び前記ビットラインランディングパッド上に第3絶縁膜を形成する段階と、
前記セル領域の前記第3絶縁膜及び前記第2絶縁膜を部分的にエッチングして前記第1パッドを露出させる第3コンタクトホールを形成する段階と、
前記第3コンタクトホール内に前記第1パッドに接触される第2コンタクトを形成する段階と、
前記セル領域の前記第3絶縁膜上に前記第2コンタクトを露出させる第1コンタクトパターンを形成し、前記非セル領域の前記第3絶縁膜上に前記ビットラインランディングパッドの上面周辺部を露出させる第2コンタクトパターンを形成する段階と、
前記露出された第2コンタクト上に第3パッドを形成し、前記ビットラインランディングパッドの周辺部に前記ビットラインランディングパッドの中央部を露出する開口部を具備する導電性パターンを形成する段階と、
前記ビットラインランディングパッドに接触され、前記開口部を通じて延長される金属コンタクトを形成する段階と、を含む半導体装置の製造方法。 - 前記第2絶縁膜及び前記第3絶縁膜は、それぞれBPSG、USG、HDP酸化物及びCVD酸化物で構成されるグループから選択されたいずれか一つを用いて形成されることを特徴とする請求項29記載の半導体装置の製造方法。
- 化学機械的研磨工程、エッチバック工程、又は化学機械的研磨とエッチバックを組合した工程で、前記第2絶縁膜及び前記第3絶縁膜の上部をそれぞれ平坦化する段階を更に含むことを特徴とする請求項29記載の半導体装置の製造方法。
- 前記複数のビットライン及び前記ビットラインコンタクトパッドを形成する段階は、
前記セル領域の前記第1コンタクト、前記第2絶縁膜、及び前記非セル領域の前記第2絶縁膜上に第1導電膜を形成する段階と、
前記第1導電膜上にマスク層を形成する段階と、
前記第1導電膜及び前記マスク層をエッチングして、前記セル領域及び前記ペリ/コア領域にそれぞれビットライン導電膜パターン及びビットラインマスクパターンを含む前記複数のビットライン及び前記ビットラインコンタクトパッドを形成する段階と、を更に含むことを特徴とする請求項29記載の半導体装置の製造方法。 - 前記複数のビットライン及び前記ビットラインコンタクトパッドを形成する段階は、
前記セル領域の前記第1コンタクト、前記第2絶縁膜、及び前記非セル領域の前記第2絶縁膜上に第1層を形成する段階と、
前記第1層上に第2層を形成する段階と、
前記第2層上にマスク層を形成する段階と、
前記第1層、前記第2層、及び前記マスク層をエッチングして、それぞれビットライン導電膜パターン、及びビットラインマスクパターンを含む前記ビットライン及び前記ビットラインコンタクトパッドを形成する段階と、を更に含むことを特徴とする請求項29記載の半導体装置の製造方法。 - 前記金属コンタクトを形成する段階は、
前記第1コンタクトパターン、ビットラインランディングパッド、前記第2コンタクトパターン、及び前記導電性パターン上に第4絶縁膜を形成する段階と、
前記第4絶縁膜及び前記第2コンタクトパターンをエッチングして前記ビットラインランディングパッドを露出させる第4コンタクトホールを形成する段階と、を更に含むことを特徴とする請求項29記載の半導体装置の製造方法。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020030041333A KR100545865B1 (ko) | 2003-06-25 | 2003-06-25 | 반도체 장치 및 그 제조 방법 |
KR2003-041333 | 2003-06-25 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2005019988A true JP2005019988A (ja) | 2005-01-20 |
JP4964407B2 JP4964407B2 (ja) | 2012-06-27 |
Family
ID=33536235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2004179969A Active JP4964407B2 (ja) | 2003-06-25 | 2004-06-17 | 半導体装置及びその製造方法 |
Country Status (6)
Country | Link |
---|---|
US (2) | US7518245B2 (ja) |
JP (1) | JP4964407B2 (ja) |
KR (1) | KR100545865B1 (ja) |
CN (1) | CN100405589C (ja) |
DE (1) | DE102004030806B4 (ja) |
TW (1) | TW200503111A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100604943B1 (ko) | 2005-06-20 | 2006-07-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Families Citing this family (20)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100520227B1 (ko) * | 2003-12-26 | 2005-10-11 | 삼성전자주식회사 | 반도체 메모리장치의 제조방법 및 그에 따른 구조 |
US20060255384A1 (en) * | 2005-05-13 | 2006-11-16 | Peter Baars | Memory device and method of manufacturing the same |
US7615490B2 (en) * | 2007-04-13 | 2009-11-10 | Hynix Semiconductor Inc. | Method for fabricating landing plug of semiconductor device |
KR100875656B1 (ko) * | 2007-08-14 | 2008-12-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
US7851356B2 (en) * | 2007-09-28 | 2010-12-14 | Qimonda Ag | Integrated circuit and methods of manufacturing the same |
KR101037476B1 (ko) * | 2008-12-11 | 2011-05-26 | 주식회사 하이닉스반도체 | 반도체 소자 및 그 제조 방법 |
KR101758312B1 (ko) * | 2010-10-18 | 2017-07-17 | 삼성전자주식회사 | 매립형 채널 어레이 트랜지스터를 포함하는 반도체 소자 |
JP2012216643A (ja) * | 2011-03-31 | 2012-11-08 | Toshiba Corp | 半導体記憶装置及びその製造方法 |
KR101851727B1 (ko) * | 2011-12-16 | 2018-06-12 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
US20150097259A1 (en) * | 2013-04-01 | 2015-04-09 | Industrial Technology Research Institute | Conductive via structure, package structure, and package of photosensitive device |
CN104766847A (zh) * | 2014-01-07 | 2015-07-08 | 财团法人工业技术研究院 | 导通孔结构、封装结构以及光感测元件封装 |
US9436787B2 (en) * | 2014-04-14 | 2016-09-06 | Taiwan Semiconductor Manufacturing Company, Ltd. | Method of fabricating an integrated circuit with optimized pattern density uniformity |
US20170069649A1 (en) * | 2015-09-04 | 2017-03-09 | Kabushiki Kaisha Toshiba | Semiconductor memory device and method for manufacturing the same |
KR102343847B1 (ko) * | 2017-04-25 | 2021-12-28 | 삼성전자주식회사 | 3차원 반도체 메모리 장치 |
CN109411405A (zh) * | 2017-08-17 | 2019-03-01 | 联华电子股份有限公司 | 半导体结构及其制作方法 |
CN108538780A (zh) * | 2018-04-18 | 2018-09-14 | 睿力集成电路有限公司 | 位线/存储节点接触栓塞和多晶硅接触薄膜的制造方法 |
TWI685086B (zh) * | 2019-01-03 | 2020-02-11 | 華邦電子股份有限公司 | 著陸墊結構及其製造方法 |
TWI717062B (zh) * | 2019-10-16 | 2021-01-21 | 華邦電子股份有限公司 | 圖案化的方法 |
US11289493B2 (en) | 2019-10-31 | 2022-03-29 | Winbond Electronics Corp. | Patterning method |
CN116133364A (zh) * | 2021-08-09 | 2023-05-16 | 长鑫存储技术有限公司 | 一种接触孔制备方法、半导体结构及电子设备 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0799245A (ja) * | 1993-06-01 | 1995-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH09199684A (ja) * | 1996-01-23 | 1997-07-31 | Nec Corp | 半導体記憶装置およびその製造方法 |
JPH1032249A (ja) * | 1995-12-30 | 1998-02-03 | Hyundai Electron Ind Co Ltd | 半導体素子の配線形成方法 |
JPH10223854A (ja) * | 1997-02-05 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP2002313952A (ja) * | 2001-04-13 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Family Cites Families (16)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH06125013A (ja) * | 1992-03-14 | 1994-05-06 | Toshiba Corp | 半導体装置及びその製造方法 |
KR0136684B1 (en) * | 1993-06-01 | 1998-04-29 | Matsushita Electric Ind Co Ltd | Semiconductor device and manufacture thereof |
KR0140657B1 (ko) | 1994-12-31 | 1998-06-01 | 김주용 | 반도체 소자의 제조방법 |
KR100200697B1 (ko) | 1996-01-22 | 1999-06-15 | 윤종용 | 가드링을 구비하는 반도체장치 및 이를 이용한 콘택트 형성방법 |
JPH10321724A (ja) * | 1997-03-19 | 1998-12-04 | Fujitsu Ltd | 半導体装置およびその製造方法 |
KR100248144B1 (ko) * | 1997-06-30 | 2000-03-15 | 김영환 | 반도체 소자의 콘택 제조방법 |
KR100270210B1 (ko) * | 1998-04-25 | 2000-10-16 | 윤종용 | 디램 셀 커패시터 및 그의 제조 방법 |
TW377492B (en) | 1998-06-08 | 1999-12-21 | United Microelectronics Corp | Method of manufacturing dual damascene |
KR100285700B1 (ko) * | 1998-07-10 | 2001-04-02 | 윤종용 | 반도체장치의콘택형성방법및그구조 |
US6010933A (en) * | 1998-07-17 | 2000-01-04 | Vanguard International Semiconductor | Method for making a planarized capacitor-over-bit-line structure for dynamic random access memory (DRAM) devices |
US6291335B1 (en) * | 1999-10-04 | 2001-09-18 | Infineon Technologies Ag | Locally folded split level bitline wiring |
JP2001185552A (ja) * | 1999-12-27 | 2001-07-06 | Hitachi Ltd | 半導体集積回路装置およびその製造方法 |
KR20020065795A (ko) | 2001-02-07 | 2002-08-14 | 삼성전자 주식회사 | 디램 장치 및 그 형성 방법 |
KR100389925B1 (ko) * | 2001-03-05 | 2003-07-04 | 삼성전자주식회사 | 반도체 메모리 소자 및 그의 제조 방법 |
KR100378200B1 (ko) * | 2001-05-22 | 2003-03-29 | 삼성전자주식회사 | 반도체 소자의 콘택 플러그 형성방법 |
JP2003100659A (ja) * | 2001-09-27 | 2003-04-04 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-06-25 KR KR1020030041333A patent/KR100545865B1/ko active IP Right Grant
-
2004
- 2004-06-17 JP JP2004179969A patent/JP4964407B2/ja active Active
- 2004-06-22 US US10/875,008 patent/US7518245B2/en active Active
- 2004-06-23 TW TW093118051A patent/TW200503111A/zh unknown
- 2004-06-25 DE DE102004030806A patent/DE102004030806B4/de not_active Expired - Fee Related
- 2004-06-25 CN CNB2004100598543A patent/CN100405589C/zh active Active
-
2009
- 2009-03-03 US US12/397,190 patent/US7807569B2/en active Active
Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0799245A (ja) * | 1993-06-01 | 1995-04-11 | Matsushita Electric Ind Co Ltd | 半導体装置及びその製造方法 |
JPH1032249A (ja) * | 1995-12-30 | 1998-02-03 | Hyundai Electron Ind Co Ltd | 半導体素子の配線形成方法 |
JPH09199684A (ja) * | 1996-01-23 | 1997-07-31 | Nec Corp | 半導体記憶装置およびその製造方法 |
JPH10223854A (ja) * | 1997-02-05 | 1998-08-21 | Hitachi Ltd | 半導体集積回路装置の製造方法 |
JP2002313952A (ja) * | 2001-04-13 | 2002-10-25 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100604943B1 (ko) | 2005-06-20 | 2006-07-31 | 삼성전자주식회사 | 반도체 소자 및 그 제조방법 |
Also Published As
Publication number | Publication date |
---|---|
US20090176357A1 (en) | 2009-07-09 |
US7518245B2 (en) | 2009-04-14 |
KR20050000798A (ko) | 2005-01-06 |
CN1577823A (zh) | 2005-02-09 |
KR100545865B1 (ko) | 2006-01-24 |
US7807569B2 (en) | 2010-10-05 |
JP4964407B2 (ja) | 2012-06-27 |
CN100405589C (zh) | 2008-07-23 |
DE102004030806B4 (de) | 2010-08-12 |
DE102004030806A1 (de) | 2005-01-27 |
TW200503111A (en) | 2005-01-16 |
US20040262769A1 (en) | 2004-12-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
KR100476690B1 (ko) | 반도체 장치 및 그 제조방법 | |
US7807569B2 (en) | Method of manufacturing a contact structure for a semiconductor device | |
US7307305B2 (en) | Semiconductor device | |
KR100545866B1 (ko) | 커패시터 및 그 제조 방법 | |
US7410892B2 (en) | Methods of fabricating integrated circuit devices having self-aligned contact structures | |
KR100533959B1 (ko) | 반도체 장치 제조 방법 | |
JP5073157B2 (ja) | 半導体装置 | |
US6458692B1 (en) | Method of forming contact plug of semiconductor device | |
US6207574B1 (en) | Method for fabricating a DRAM cell storage node | |
JP2000340772A (ja) | Cmp阻止膜を使用する集積回路素子のキャパシタ製造方法 | |
US20110121377A1 (en) | Reservoir capacitor of semiconductor device and method for fabricating the same | |
CN110061001B (zh) | 半导体元件及其制作方法 | |
KR100650632B1 (ko) | 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조방법 | |
US6589837B1 (en) | Buried contact structure in semiconductor device and method of making the same | |
US6680511B2 (en) | Integrated circuit devices providing improved short prevention | |
US6281073B1 (en) | Method for fabricating dynamic random access memory cell | |
US6200849B1 (en) | Methods of fabricating conductive contacts for integrated circuit memory devices using first and second dielectric layers and first and second conductive layers | |
US7074725B2 (en) | Method for forming a storage node of a capacitor | |
KR20060107130A (ko) | 스토리지 노드 전극을 갖는 반도체소자 및 그 제조방법 | |
KR100955263B1 (ko) | 반도체 소자의 제조방법 | |
KR20050119498A (ko) | 커패시터 제조 방법 | |
KR20010083349A (ko) | 광범위하게 평탄화된 반도체 소자의 제조방법 | |
KR20090038119A (ko) | 반도체 소자의 제조 방법 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20070515 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20110325 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20110419 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20110715 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20111011 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20111226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120228 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120328 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 4964407 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150406 Year of fee payment: 3 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |