KR101851727B1 - 반도체 소자 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 저장전극 콘택플러그 상부의 면적을 증가시킴으로써, 후속으로 형성되는 저장전극과 저장전극 콘택플러그 간의 오버랩 면적이 증가되고, 이로 인해 저장전극 콘택플러그의 저항이 감소되어 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 기술을 나타낸다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 구비되는 비트라인과, 비트라인 사이에 구비되며, 상기 반도체 기판 상부와 연결되는 제 1 저장전극 콘택플러그와, 제 1 저장전극 콘택플러그 상부에 구비되며 하부의 선폭보다 상부의 선폭이 큰 제 2 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 구비되는 비트라인과, 비트라인 사이에 구비되며, 상기 반도체 기판 상부와 연결되는 제 1 저장전극 콘택플러그와, 제 1 저장전극 콘택플러그 상부에 구비되며 하부의 선폭보다 상부의 선폭이 큰 제 2 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자 및 그 제조 방법에 관한 것이다. 보다 상세하게는 매립형 게이트를 포함하며 저장전극과 비트라인을 포함하는 반도체 소자 및 그 제조방법에 관한 것이다.
반도체 기억 장치 중 디램(DRAM)은 캐패시터 및 트랜지스터로 구성된 단위 셀(unit cell)을 다수 포함하고 있다. 이 중 캐패시터는 데이터를 임시 저장하기 위해 사용되고, 트랜지스터는 환경에 따라 전기 전도도가 변화하는 반도체의 성질을 이용하여 제어 신호(워드 라인)에 대응하여 비트라인과 캐패시터 간 데이터를 전달하기 위해 사용된다. 트랜지스터는 게이트(gate), 소스(source) 및 드레인(drain)의 세 영역으로 구성되어 있다. 게이트로 입력되는 제어 신호에 따라 소스와 드레인 간 전하의 이동이 일어난다. 소스와 드레인 간 전하의 이동은 채널(channel) 영역을 통해 이루어지는데 바로 이 채널이 반도체의 성질을 이용한 것이다.
반도체 기판에 통상적인 트랜지스터를 만드는 경우 반도체 기판에 게이트를 형성하고 게이트의 양 옆에 불순물을 도핑하여 소스와 드레인을 형성해 왔다. 이 경우 게이트 아래 소스와 드레인 사이가 트랜지스터의 채널 영역이 된다. 이러한 수평 채널 영역을 가지는 트랜지스터는 일정 면적의 반도체 기판을 차지하고 있다. 복잡한 반도체 기억 장치의 경우 내부에 포함된 다수의 트랜지스터로 인하여 전체 면적을 줄이는 데 어려움이 발생한다.
반도체 기억 장치의 전체 면적을 줄이면 하나의 웨이퍼 당 생산 가능한 반도체 기억 장치의 수를 증가시킬 수 있어 생산성이 향상된다. 반도체 기억 장치의 전체 면적을 줄이기 위해 여러 가지 방법들이 제안되고 있다. 이 중 하나가 수평 채널 영역을 가지던 종래의 플래너 게이트(Planar Gate)를 대신하여, 기판에 리세스가 형성되고 그 리세스에 게이트를 형성함으로써 리세스의 곡면을 따라 채널 영역이 형성되는 리세스 게이트를 사용하는 것이며, 이 리세스 게이트에서 나아가 리세스 내에 게이트 전체를 매립하여 형성하는 매립형 게이트(Buried Gate)가 연구되고 있다.
이러한 매립형 게이트 구조에서는 비트라인 콘택(bit line contact)과 저장전극 콘택(starage node contact)을 라인 타입(line type)으로 형성하기 위하여 아이솔레이션 게이트(isolation gate)를 사용하였다. 그러나 이 경우 칩 면적 중에서 셀 면적이 아이솔레이션 게이트 구조보다 커지게 되고, 기존 트렌치 타입 소자분리막보다 누설전류가 증가하는 단점이 있다.
그리고 트렌치 타입 소자분리막을 사용하는 매립형 게이트 구조에서는, 비트라인 콘택을 패터닝할 때 홀 타입(hole type)으로 콘택홀을 패터닝하고 건식식각을 사용해야 한다는 단점이 있다. 콘택홀 패턴은 선폭(CD; Critical Dimension)이 작아질 경우 마스크 상에서 정의가 되지 않는(not define) 문제가 발생할 수 있고, 후속되는 식각 공정에서 활성영역에 콘택홀을 식각할 때 활성영역이 오픈되지 않는 문제가 발생할 수 있다. 이를 방지하기 위해 콘택홀 선폭을 증가시키면 저장전극 노드와의 쇼트(short) 문제가 발생할 수 있다.
게다가 저장전극 콘택을 형성하는 공정은 비트라인 형성 후 자기정렬 콘택(SAC; Self Aligned Contact)으로 형성하여야 하고, 활성영역과 콘택 사이의 접촉면적이 작아지면서 콘택 저항이 증가하는 문제가 있다.
이러한 문제점들의 해결을 위해 스토리지노드콘택(SNC)을 먼저 형성하고 후속으로 비트라인을 형성하는 다마신 비트라인(Damascene bitline) 공정이 제안되었다.
다마신 비트라인 공정은, 먼저 인접한 두개의 스토리지노드콘택을 한꺼번에 형성하고 후속으로 다마신 공정을 통해 스토리지노드콘택을 각각 분리한다. 이후, 다마신 패턴 내부를 매립하는 비트라인을 형성한다. 이와 같이 진행하므로써 개별적으로 스토리지노드콘택을 형성할 때 대비 용이하게 패터닝할 수 있다. 또한, 스토리지노드콘택을 나중에 형성하는 공정에 대비하여 자기정렬콘택페일 측면에서 유리하다는 장점이 있다.
그러나, 자기정렬콘택페일을 방지하기 위해서는 다마신 비트라인의 하부 선폭을 감소시켜야 하는데, 다마신 비트라인의 하부 선폭을 감소시키는데는 한계가 있다. 또한, 다마신 비트라인의 하부 선폭 감소 시 다마신 비트라인의 상부 선폭은 하부 선폭 대비 더 증가하게 되는데, 이렇게 되면 저장전극 콘택플러그의 상부 면적은 감소하게 되고 저장전극과의 오버랩(Overlap) 면적이 감소하여 콘택 저항이 증가하게 되는 문제점이 발생한다.
본 발명은 상기한 바와 같은 종래의 문제점을 해결하기 위한 것으로, 저장전극 콘택플러그 상부의 면적을 증가시킴으로써, 후속으로 형성되는 저장전극과 저장전극 콘택플러그 간의 오버랩 면적이 증가되고, 이로 인해 저장전극 콘택플러그의 저항이 감소되어 소자의 특성을 향상시킬 수 있는 반도체 소자 및 그 제조방법을 제공하는 것을 목적으로 한다.
본 발명에 따른 반도체 소자는 반도체 기판 상에 구비되는 비트라인과, 비트라인 사이에 구비되며, 상기 반도체 기판 상부와 연결되는 제 1 저장전극 콘택플러그와, 제 1 저장전극 콘택플러그 상부에 구비되며 하부의 선폭보다 상부의 선폭이 큰 제 2 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
나아가, 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 한다.
한편, 본 발명의 다른 실시예에 따른 반도체 소자는 반도체 기판 상에 구비되는 비트라인과, 비트라인 사이에 구비되며, 상기 반도체 기판 상부와 연결되는 제 1 저장전극 콘택플러그와, 제 1 저장전극 콘택플러그 상부 측면에 구비된 제 2 저장전극 콘택플러그를 포함하는 것을 특징으로 한다.
나아가, 제 2 저장전극 콘택플러그는 스페이서 형태로 형성되는 것을 특징으로 하며, 제 2 저장전극 콘택플러그는 비트라인 하드마스크 상부에 형성되는 것을 특징으로 한다.
나아가, 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하며, 제 2 저장전극 콘택플러그 사이의 비트라인 상부에 절연물질이 매립된 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 라인 타입의 제 1 저장전극 콘택플러그를 형성하는 단계와, 제 1 저장전극 콘택플러그를 식각하여 상기 반도체 기판과 연결되는 비트라인을 형성하는 단계와, 제 1 저장전극 콘택플러그 상부를 식각하여 상기 비트라인 상부를 돌출시키는 단계와, 돌출된 비트라인 상부 측벽을 식각하여 상부 선폭이 하부 선폭보다 큰 콘택홀을 형성하는 단계와, 콘택홀 내에 도전물질을 매립하여 상기 제 1 저장전극 콘택플러그와 연결되는 제 2 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 비트라인을 형성하는 단계는 비트라인 콘택 영역을 노출하며, 상기 제 1 저장전극 콘택플러그를 분리하는 비트라인 홈을 형성하는 단계와, 비트라인 홈에 비트라인 도전물질 및 비트라인 하드마스크를 매립하는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 돌출된 비트라인 상부 측벽을 식각하는 단계는 돌출된 비트라인 표면에 불순물 이온을 주입하는 단계와, 에치백 또는 클리닝 공정을 진행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 불순물 이온을 주입하는 단계는 아르곤(Ar) 이온을 사용하여 진행하는 것을 특징으로 하며, 불순물 이온을 주입하는 단계는 경사 이온주입인 1차 이온주입 및 2차 이온주입으로 진행하며, 1차 이온주입과 2차 이온주입은 서로 반대 방향의 경사를 갖는 것을 특징으로 한다.
나아가, 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 한다.
한편, 본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부에 라인 타입의 제 1 저장전극 콘택플러그를 형성하는 단계와, 제 1 저장전극 콘택플러그를 식각하여 상기 반도체 기판과 연결되는 비트라인을 형성하는 단계와, 비트라인 상부를 식각하여 상기 제 1 저장전극 콘택플러그 상부가 돌출시키는 단계와, 돌출된 제 1 저장전극 콘택플러그 측벽에 제 2 저장전극 콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
나아가, 비트라인을 형성하는 단계는 비트라인 콘택 영역을 노출하며, 제 1 저장전극 콘택플러그를 분리하는 비트라인 홈을 형성하는 단계와, 비트라인 홈에 비트라인 도전물질 및 비트라인 하드마스크를 매립하는 단계를 더 포함하는 것을 특징으로 한다. 여기서, 비트라인 도전물질은 텅스텐을 포함하며, 비트라인 하드마스크는 질화막을 포함하는 것을 특징으로 한다.
또한, 비트라인 상부를 식각하는 단계는 비트라인 하드마스크 상부를 식각하는 단계를 포함하되, 비트라인 도전물질 상부에 소정 두께의 비트라인 하드마스크가 남겨지도록 진행하는 것을 특징으로 하며, 제 2 저장전극 콘택플러그를 형성하는 단계는 돌출된 제 1 저장전극 콘택플러그를 포함하는 반도체 기판 표면을 따라 도전물질을 증착하는 단계와, 에치백 공정을 진행하여 제 1 저장전극 콘택플러그 측벽에만 상기 도전물질을 남기는 단계를 더 포함하는 것을 특징으로 한다.
나아가, 제 2 저장전극 콘택플러그를 형성하는 단계 이후 제 2 저장전극 콘택플러그 사이의 상기 비트라인 상부에 절연물질을 매립하는 단계를 더 포함하는 것을 특징으로 하며, 절연물질은 질화막을 포함하는 것을 특징으로 한다.
또한, 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 한다.
본 발명은 반도체 소자 및 그 제조 방법에 관한 것으로, 저장전극 콘택플러그 상부의 면적을 증가시킴으로써, 후속으로 형성되는 저장전극과 저장전극 콘택플러그 간의 오버랩 면적이 증가되고, 이로 인해 저장전극 콘택플러그의 저항이 감소되어 소자의 특성을 향상시킬 수 있는 효과를 제공한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도이다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도이다.
이하 첨부된 도면을 참조하여 본 발명에 따른 반도체 소자의 제조 방법의 실시예에 대해 상세히 설명하기로 한다.
도 1a 내지 도 1e는 본 발명에 따른 반도체 소자 및 그 제조 방법을 도시한 평면도 및 단면도이다. 여기서, 도 1a (ⅱ) 및 도 1b (ⅱ)는 각각 도 1a (ⅰ) 및 도 1b (ⅰ)의 X - X'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 1a를 참조하면 반도체 기판의 상부에 소자분리막 영역을 오픈시키는 마스크 패턴(미도시)을 형성한다. 이 마스크 패턴(미도시)을 식각 마스크로 반도체 기판을 식각하여 트렌치를 형성한 후, 트렌치에 산화막을 매립하여 활성영역(10)을 정의하는 소자분리막(20)을 형성한다. 그 다음, 활성영역(10)과 소자분리막(20)을 포함하는 반도체 기판에 소정 깊이의 트렌치를 형성한다. 그리고 트렌치 표면을 산화시켜 게이트 산화막(미도시)을 형성하고, 게이트 산화막(미도시)이 형성된 트렌치에 게이트 전극 물질을 매립하여 매립형 게이트를 형성한다.
다음으로, 매립형 게이트가 형성된 반도체 기판 상부에 층간 절연막(30)을 형성하고, 층간절연막(30)의 일부를 식각하여 저장전극 콘택 플러그가 형성될 제 1 저장전극 콘택홀을 형성한다. 이 때 도 1a의 (ⅱ)의 X축 방향 평면도에 도시된 바와 같이, 인접한 세 활성영역(10)의 저장전극 콘택 영역 및 비트라인 콘택 영역을 포함하는 라인 형태의 제 1 저장전극 콘택홀을 형성한다. 이후, 이 제 1 저장전극 콘택홀 내에 도전물질을 매립하여 제 1 저장전극 콘택플러그(35)를 형성한다. 이때, 제 1 저장전극 콘택홀 내에 매립되는 도전물질은 폴리실리콘인 것이 바람직하다. 즉 제 1 저장전극 콘택홀을 포함하는 반도체 기판의 전면에 폴리실리콘 층을 증착한 뒤, 층간절연막(30) 표면 상부의 폴리실리콘 층은 CMP 또는 에치백 방법으로 제거할 수 있다. 종래에는 비트라인 콘택 플러그를 먼저 형성한 후 저장전극 콘택 플러그를 형성하였으나, 본 발명에서는 저장전극 콘택 플러그를 먼저 형성함으로써, 비트라인 형성 공정을 마치 매립형 게이트 형성공정과 유사한 방법으로 진행할 수 있다는 장점을 제공한다.
그 다음, 도 1b를 참조하면 제 1 저장전극 콘택플러그(35)가 형성된 층간절연막(30) 상부에 비트라인 영역을 정의하는 하드마스크 패턴(미도시)을 형성하며, 이 때 하드마스크 패턴(미도시)은 질화막인 것이 바람직하다. 그리고 하드마스크 패턴(미도시)을 마스크로 비트라인을 형성하기 위한 비트라인 홈(36)을 형성한다.
이 때 비트라인을 형성하기 위한 비트라인 홈(36)을 형성하는 것은, 비트라인을 다마신(Damascene) 공정으로 형성하기 위한 목적도 있다. 그러나 더 중요한 것은 비트라인 홈(36)을 형성함으로써 앞서 두 인접한 활성영역(10)에 걸쳐 형성된 저장전극 콘택 플러그(35)를 각 활성영역(10)에 별도로 연결되도록 분리시키는 작용을 한다. 이 결과 비트라인 콘택홀 및 제 1 저장전극 콘택홀 형성시 자기정렬 콘택(SAC; Self Aligned Contact) 공정이 필요 없게 된다. 즉, 도 1b (ⅰ)과 같이 저장전극 콘택 플러그(35)가 다수의 활성영역(10)마다 형성된 것처럼, 비트라인 또한 다수의 활성영역(10)과 교차하면서 형성되기 때문에, 비트라인을 형성하기 위한 비트라인 홈(36)을 형성함으로써 동시에 두 활성영역(10)에 걸쳐 형성된 저장전극 콘택 플러그(35)가 분리된다.
이어서, 비트라인 홈(36)을 절연시키기 위한 스페이서(spacer) 절연막(37)을 비트라인 홈(36)의 바닥면과 측면을 포함하는 표면에 형성한다. 이 스페이서 절연막(37)은 유전율이 낮은 물질로서 질화막 또는 산화막으로 형성되는 것이 바람직하다. 이후 비트라인 콘택(bit-line contact)이 형성될 비트라인 콘택 노드(bit-line contact node) 부분(도 1b (ⅰ)에서 활성영역(10) 중앙부)의 비트라인 홈(36)만을 비트라인 콘택 마스크(미도시)로 오픈하여 비트라인 홈(36) 바닥면의 스페이서 절연막(37)을 제거하여, 활성영역(10)를 노출시킨다. 이때, 스페이서 절연막(37) 제거 공정 시 활성영역(10) 상측이 일부 식각될 수도 있다.
그 다음, 비트라인 홈(36) 내에 비트라인 도전층(40)을 형성하며, 비트라인 도전층(40)은 텅스텐(W)인 것이 바람직하다. 이후 비트라인 도전층(40)의 상부에 질화막 재질의 비트라인 하드마스크(45)를 형성한다. 이 비트라인 하드마스크(45)를 형성하는 공정은 질화막을 전면에 증착한 뒤 제 1 저장전극 콘택플러그(35)가 노출될때까지 CMP 또는 에치백 방법을 진행하여 비트라인 홈(36) 내부에만 비트라인 하드마스크(45)를 잔류시키는 것이 바람직하다.
도 1c를 참조하면, 비트라인 하드마스크(45) 사이의 제 1 저장전극 콘택플러그(35) 상측을 일부 식각하여 비트라인 하드마스크(45)가 돌출된 형태가 되도록 한다. 이때, 제 1 저장전극 콘택플러그(35)는 폴리실리콘이며, 비트라인 하드마스크(45)는 폴리실리콘과 식각 선택비 차이를 갖는 질화막이므로 에치백 밥법을 진행하면 제 1 저장전극 콘택플러그(35) 상측만 식각할 수 있다.
이어서, 돌출된 비트라인 하드마스크(45) 표면에 이온을 주입한다. 이때, 이온 주입은 돌출된 비트라인 하드마스크(45) 표면에 고르게 주입되도록 경사이온주입으로 진행하며, 이온주입된 부분이 비결정상태를 갖도록 불순물이온으로는 비활성이온 예컨대, 아르곤(Ar)이온을 사용할 수 있다. 경사이온주입은 반도체 기판 표면과 일정 각도를 갖는 1차 이온주입을 진행하고, 1차 이온주입과 반대 방향으로 기울어진 각도를 갖는 2차 이온주입을 진행할 수 있다. 이때, 이온주입각은 반도체 기판 표면에 대해 30 ~ 60°로 조절 할 수 있다.
도 1d를 참조하면, 돌출된 비트라인 하드마스크(45)의 일부를 식각하여 측벽이 경사진 형태의 프로파일을 갖는 제 2 저장전극 콘택홀(47)을 형성한다. 이때, 비트라인 하드마스크(45)의 일부를 식각하는 공정은 건식 에치백 방법을 진행할 수도 있으며, 클리닝(Cleaning) 공정을 진행할 수도 있다. 비결정상태를 갖는 영역이 그렇지 않은 영역에 비하여 식각속도가 빠르기 때문에 돌출된 비트라인 하드마스크(45)의 모서리 부분이 다른 영역에 비해 빠르게 식각되어 경사진 형태의 프로파일의 형성이 가능하다. 클리닝 공정을 진행하는 경우는, 아르곤 이온 등을 식각하고자 하는 부분에 주입(implant)하면 클리닝 선택비를 높일 수 있다. 즉 이온이 주입된 부분이 이후 클리닝에 의해 더 많이 식각되게 된다. 이 때 이온 주입을 경사지게 (Tilt Implant) 하면 돌출된 부분의 클리닝 선택비를 효과적으로 높일 수 있다. 이와 같이, 비트라인 하드마스크(45) 상측 모서리 부분이 식각됨에 따라 제 2 저장전극 콘택홀(47)은 하부의 선폭(W2)보다 상부의 선폭(W3)이 큰 역사다리꼴 형태가 된다.
도 1e를 참조하면, 제 2 저장전극 콘택홀 내에 도전물질을 매립하여 제 1 저장전극 콘택플러그(35)와 연결되는 제 2 저장전극 콘택플러그(50)를 형성한다. 이때, 제 2 저장전극 콘택홀 내에 매립되는 도전물질은 폴리실리콘인 것이 바람직하다. 즉 제 2 저장전극 콘택홀을 포함하는 반도체 기판의 전면에 폴리실리콘을 증착한 뒤, 비트라인 하드마스크(45) 표면 상부의 폴리실리콘 층은 CMP(Chemical Mecahnical Polishing) 또는 에치백(Etch-Back) 방법으로 제거할 수 있다. 이렇게 형성된 제 2 저장전극 콘택플러그(50)는 도 1b에서 형성된 제 1 저장전극 콘택플러그(35) 또는 종래의 저장전극 콘택플러그에 비해 상부 면적이 증가되고, 후속으로 형성되는 저장전극과의 오버랩(Overlap) 면적이 증가하게 되어 콘택 저항이 감소되는 장점이 있다.
도 2a 내지 도 2f는 본 발명의 다른 실시예에 따른 반도체 소자의 제조 방법을 도시한 평면도 및 단면도이다. 여기서, 도 2a (ⅱ) 및 도 2b (ⅱ)는 각각 도 2a (ⅰ) 및 도 2b (ⅰ)의 X - X'의 절단면에 따른 단면도를 도시한 것이다.
먼저, 도 2a 및 도 2b의 공정은 상술한 도 1a 및 도 1b의 공정과 동일하므로 그 설명을 생략하도록 한다.
그 다음, 도 2c를 참조하면, 비트라인 하드마스크(145)를 일부 제거하여 비트라인 하드마스크(145)들 사이의 제 1 저장전극 콘택플러그(135) 상측이 돌출된다. 비트라인 하드마스크(145) 제거 시 비트라인 하드마스크(145)와 동일한 물질로 형성된 스페이서(137)도 같이 제거된다. 이때, 비트라인 하드마스크(145)를 일부 제거하는 공정은 인산용액을 이용하여 진행하며, 비트라인 도전물질(140)과 제 1 저장전극 콘택플러그(135) 간의 전기적 분리를 위해 비트라인 도전물질(140) 상부에 비트라인 하드마스크(145)가 일정 두께 남겨지도록 하는 것이 바람직하다.
도 2d를 참조하면, 비트라인 하드마스크(145) 및 돌출된 제 1 저장전극 콘택플러그(135) 표면을 따라 일정 두께의 도전물질(150)을 증착한다. 이때, 도전물질(150)은 제 1 저장전극 콘택플러그(135)와 동일한 물질로 형성하는 것이 바람직하며, 예컨대 폴리실리콘으로 형성할 수 있다.
도 2e를 참조하면, 건식 에치백 방법으로 도전물질(150)을 식각하여 돌출된 제 1 저장전극 콘택플러그(135) 측벽에만 도전물질(150)이 남겨지도록 한다. 이렇게 남겨진 도전물질(150)을 제 2 저장전극 콘택플러그(150a)라고 정의한다. 제 1 저장전극 콘택플러그(135)의 선폭(W3)에 제 2 저장전극 콘택플러그(150a)가 추가됨에 따라 제 2 저장전극 콘택플러그(150a)의 선폭만큼 증가된 선폭(W4)를 갖는 저장전극 콘택플러그(160)를 형성할 수 있다.
도 2f를 참조하면, 제 1 저장전극 콘택플러그(135) 및 제 2 저장전극 콘택플러그(150a)를 포함하는 전체 상부에 절연물질(165)을 형성한다. 절연물질(165)은 비트라인 하드마스크(145)와 동일한 물질로 형성하는 것이 바람직하며, 예컨대 질화막으로 형성할 수 있다. 이후, 제 1 저장전극 콘택플러그(135) 및 제 2 저장전극 콘택플러그(147a)가 노출될때까지 CMP 또는 에치백 공정을 진행한다. 이와 같이, 제 1 저장전극 콘택플러그(135) 측벽에 추가적으로 스페이서 형태의 제 2 저장전극 콘택플러그(147a)를 형성함에 따라 도 2b에서 형성된 제 1 저장전극 콘택플러그(135) 또는 종래의 저장전극 콘택플러그에 비해 상부 면적이 증가되고, 후속으로 형성되는 저장전극과의 오버랩(Overlap) 면적이 증가하게 되어 콘택 저항이 감소되는 장점이 있다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
10, 100 : 활성영역 20, 110 : 소자분리막
30, 130 : 워드라인 35, 135 : 제 1 저장전극 콘택플러그
37, 137 : 스페이서 40, 140 : 비트라인 도전물질
45, 145 : 비트라인 하드마스크 47 : 제 2 저장전극 콘택홀
50, 150a : 제 2 저장전극 콘택플러그
60, 160 : 저장전극 콘택플러그 150 : 도전물질
30, 130 : 워드라인 35, 135 : 제 1 저장전극 콘택플러그
37, 137 : 스페이서 40, 140 : 비트라인 도전물질
45, 145 : 비트라인 하드마스크 47 : 제 2 저장전극 콘택홀
50, 150a : 제 2 저장전극 콘택플러그
60, 160 : 저장전극 콘택플러그 150 : 도전물질
Claims (19)
- 반도체 기판 상에 구비되는 비트라인;
상기 비트라인 사이에 구비되며, 상기 반도체 기판 상부와 연결되는 제 1 저장전극 콘택플러그; 및
상기 제 1 저장전극 콘택플러그 상부에 구비되며 하부의 선폭보다 상부의 선폭이 큰 제 2 저장전극 콘택플러그를 포함하되,
상기 제 1 저장전극 콘택 플러그는 상부의 선폭보다 하부의 선폭이 큰 것을 특징으로 하는 반도체 소자. - [청구항 2은(는) 설정등록료 납부시 포기되었습니다.]청구항 1에 있어서,
상기 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자. - 반도체 기판 상에 구비되는 비트라인;
상기 비트라인 사이에 구비되며, 상기 반도체 기판 상부와 연결되는 제 1 저장전극 콘택플러그;
상기 제 1 저장전극 콘택플러그 상부 측면에 구비된 제 2 저장전극 콘택플러그를 포함하되,
상기 제 1 저장전극 콘택플러그는 상부의 선폭이 하부의 선폭보다 작으며,
상기 제 1 저장전극 콘택플러그와 상기 제 2 저장전극 콘택플러그는 서로 다른 구성인 것을 특징으로 하는 반도체 소자. - [청구항 4은(는) 설정등록료 납부시 포기되었습니다.]청구항 3에 있어서,
상기 비트라인은 비트라인 도전물질 및 비트라인 하드마스크를 포함하는 것을 특징으로 하는 반도체 소자. - [청구항 5은(는) 설정등록료 납부시 포기되었습니다.]청구항 4에 있어서,
상기 제 2 저장전극 콘택플러그는 상기 비트라인 하드마스크 상부에 스페이서 형태로 형성되는 것을 특징으로 하는 반도체 소자. - [청구항 6은(는) 설정등록료 납부시 포기되었습니다.]청구항 3에 있어서,
상기 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자. - [청구항 7은(는) 설정등록료 납부시 포기되었습니다.]청구항 3에 있어서,
상기 제 2 저장전극 콘택플러그 사이의 상기 비트라인 상부에 절연물질이 매립된 것을 특징으로 하는 반도체 소자. - 반도체 기판 상부에 라인 타입의 제 1 저장전극 콘택플러그를 형성하는 단계;
상기 제 1 저장전극 콘택플러그를 식각하여 상기 반도체 기판과 연결되는 비트라인을 형성하는 단계;
상기 제 1 저장전극 콘택플러그 상부를 식각하여 상기 비트라인 상부를 돌출시키는 단계;
상기 돌출된 비트라인 상부 측벽을 식각하여 상부 선폭이 하부 선폭보다 큰 콘택홀을 형성하는 단계; 및
상기 콘택홀 내에 도전물질을 매립하여 상기 제 1 저장전극 콘택플러그와 연결되는 제 2 저장전극 콘택플러그를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 9은(는) 설정등록료 납부시 포기되었습니다.]청구항 8에 있어서,
상기 비트라인을 형성하는 단계는
비트라인 콘택 영역을 노출하며, 상기 제 1 저장전극 콘택플러그를 분리하는 비트라인 홈을 형성하는 단계; 및
상기 비트라인 홈에 비트라인 도전물질 및 비트라인 하드마스크를 매립하는단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 10은(는) 설정등록료 납부시 포기되었습니다.]청구항 8에 있어서,
상기 돌출된 비트라인 상부 측벽을 식각하는 단계는
상기 돌출된 비트라인 표면에 불순물 이온을 주입하는 단계; 및
에치백 또는 클리닝 공정을 진행하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 11은(는) 설정등록료 납부시 포기되었습니다.]청구항 10에 있어서,
상기 불순물 이온을 주입하는 단계는
아르곤(Ar) 이온을 사용하여 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 12은(는) 설정등록료 납부시 포기되었습니다.]청구항 10에 있어서,
상기 불순물 이온을 주입하는 단계는
경사 이온주입인 1차 이온주입 및 2차 이온주입으로 진행하며, 상기 1차 이온주입과 상기 2차 이온주입은 서로 반대 방향의 경사를 갖는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 13은(는) 설정등록료 납부시 포기되었습니다.]청구항 8에 있어서,
상기 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - 반도체 기판 상부에 라인 타입의 제 1 저장전극 콘택플러그를 형성하는 단계;
상기 제 1 저장전극 콘택플러그를 식각하여 상기 반도체 기판과 연결되는 비트라인을 형성하는 단계;
상기 비트라인 상부를 식각하여 상기 제 1 저장전극 콘택플러그 상부를 돌출시키는 단계; 및
상기 돌출된 제 1 저장전극 콘택플러그 측벽에 제 2 저장전극 콘택플러그를 형성하는 단계
를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 15은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서,
상기 비트라인을 형성하는 단계는
비트라인 콘택 영역을 노출하며, 상기 제 1 저장전극 콘택플러그를 분리하는 비트라인 홈을 형성하는 단계; 및
상기 비트라인 홈에 비트라인 도전물질 및 비트라인 하드마스크를 매립하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 16은(는) 설정등록료 납부시 포기되었습니다.]청구항 15에 있어서,
상기 비트라인 상부를 식각하는 단계는
상기 비트라인 하드마스크 상부를 식각하는 단계를 포함하되, 상기 비트라인 도전물질 상부에 소정 두께의 비트라인 하드마스크가 남겨지도록 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 17은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서,
상기 제 2 저장전극 콘택플러그를 형성하는 단계는
상기 돌출된 제 1 저장전극 콘택플러그를 포함하는 반도체 기판 표면을 따라 도전물질을 증착하는 단계; 및
에치백 공정을 진행하여 상기 제 1 저장전극 콘택플러그 측벽에만 상기 도전물질을 남기는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 18은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서,
상기 제 2 저장전극 콘택플러그를 형성하는 단계 이후
상기 제 2 저장전극 콘택플러그 사이의 상기 비트라인 상부에 절연물질을 매립하는 단계
를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법. - [청구항 19은(는) 설정등록료 납부시 포기되었습니다.]청구항 14에 있어서,
상기 제 1 저장전극 콘택플러그 및 제 2 저장전극 콘택플러그는 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
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