KR100290835B1 - 반도체소자의제조방법 - Google Patents

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Abstract

본 발명은 콘택홀 상에 형성되는 소자패턴의 제조방법을 변경함으로서 얼라인마진 및 커패시터의 정전용량을 증대시킬 수 있는 반도체소자의 제조방법 및 그에 따라 형성된 반도체소자의 커패시터에 관한 것이다.
본 발명은 하부구조가 형성되어 있는 반도체기판 상에 콘택홀을 형성하는 단계, 상기 콘택홀을 매몰시키며 상기 하부구조 위로 스토리지전극을 형성시킬 수 있는 소정두께의 폴리실리콘막을 형성하는 단계, 상기 콘택홀 상에 형성되며, 서로 분리되는 폴리실리콘막 패턴을 형성시킬 수 있는 포토레지스트 패턴을 상기 폴리실리콘막 상에 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 폴리실리콘막의 소정두께를 수직식각하는 단계, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 폴리실리콘막의 수직식각 후, 상기 폴리실리콘막 패턴의 하부의 선폭이 상기 수직식각 부분의 선폭보다 크도록 상기 폴리실리콘막의 잔여부분을 경사식각하여 스토리지전극을 형성하는 단계를 구비하여 이루어진다.
따라서, 공정에서 소망하는 크기를 갖는 패턴을 형성할 수 있고, 충분한 얼라인마진 및 커패시터의 정전용량을 증가시킬 수 있는 효과가 있다.

Description

반도체소자의 제조방법 및 그에 따라 형성된 반도체소자의 커패시터
본 발명은 반도체소자의 제조방법 및 그에 따라 형성된 반도체소자의 커패시터에 관한 것으로서, 보다 상세하게는 콘택홀 상에 형성되는 소자패턴의 제조방법을 변경함으로서 얼라인마진(Align Margin) 및 커패시터(Capacitor)의 정전용량을 증대시킬 수 있는 반도체소자의 제조방법 및 그에 따라 형성된 반도체소자의 커패시터에 관한 것이다.
반도체소자의 극미세화 및 고집적화가 진행됨에 따라 소자의 기억용량 및 소자특성을 좌우하는 커패시터의 정전용량 증가의 요구에 따라 커패시터의 형상도 복잡해지고있다.
현재 DRAM(Dynamic Random Access Memory)소자는 기억용량의 증가에 비례하여 칩(Chip)면적은 증가되지만 메모리셀(Cell) 면적은 감소되고있다. 그러나 상기 메모리셀 면적의 감소에 따라 커패시터의 점유면적이 감소되더라도 전하의 축적에 필요한 커패시터의 정전용량이 확보되지 않으면 안된다. 상기 커패시터가 차지할 수 있는 면적의 감소는 스토리지전극의 넓이의 감소를 초래하여 상기 스토리지전극과 상기 스토리지전극 하부의 콘택홀과의 얼라인마진도 한계에 다다르게 되었다. 상기 얼라인마진의 문제를 해결하기 위해서는 상기 스토리지전극의 패턴크기보다 작도록 상기 콘택홀의 크기를 감소시켜야하나 현재의 사진공정의 공정한계로 인하여 상기 콘택홀 크기의 감소기술은 어려운것으로 평가되고있다.
현재 DRAM 소자의 대표적인 구조는 COB(Capacitor Over Bit line)구조로서, 비트라인(Bit line) 위에 커패시터를 형성하여 상기 커패시터의 스토리지전극의 두께를 높이고, 상기 스토리지전극 상에 울퉁불퉁한 표면적을 갖는 HSG(Hemi Spherical Grain)막을 형성하여 커패시터의 정전용량을 증가시키고있다.
상기 COB 구조의 제조방법은 다음과 같다. 트렌지스터의 드레인 영역과 접속되도록 비트라인을 형성한 후, 반도체기판 전면에 절연물질을 도포하여 상기 비트라인을 절연시킨다. 계속하여 상기 절연물질을 부분적으로 제거하여 트렌지스터의 소오스영역의 일부를 노출시킨다. 스토리지전극은 상기 절연물질 상에 형성되며, 상기 소오스영역의 노출된 부분을 통하여 상기 트렌지스터의 소오스영역과 접속한다.
도1 및 도2는 종래의 반도체소자 제조방법에 의한 커패시터 제조방법의 문제점을 설명하기 위한 공정단면도들로서, 도1은 질화막(6), 산화막(8), 비트라인(5) 및 콘택홀(10)을 포함하는 하부구조(4)를 갖는 반도체 기판(2) 상에 스토리지전극 형성을 위한 폴리실리콘막(12)를 형성한 후, 후속공정에서 스토리지전극 형성을 위하여 일반적인 사진공정을 수행하여 포토레지스트 패턴(14)이 형성된 것을 나타내는 단면도이다. 먼저 질화막(6), 산화막(8) 및 비트라인(5)을 포함하는 하부구조(4)를 갖는 반도체 기판(2) 상에 사진식각공정을 통하여 콘택홀(10)을 형성시킨 후, 상기 콘택홀(10)을 매몰시키며 스토리지전극을 형성하기 위한 상기 폴리실리콘막(12)을 저압화학기상증착법으로 증착한다. 계속하여 상기 폴리실리콘막(12) 상에 소정의 포토레지스트를 도포하여 사진공정을 수행하여 포토레지스트 패턴(14)을 형성한다.
상술한 바와 같이, 현재 DRAM소자의 미세화, 고집적화에 따라 커패시터의 스토리지전극 형성을 위한 상기 포토레지스트 패턴(14)의 선폭이 점점작아져 상기 콘택홀(10)과의 얼라인마진 또한 작아지고 있다. 상기 커패시터의 제조공정에서 상기 콘택홀(10)과 스토리지전극을 형성하기 위한 상기 포토레지스트 패턴(14)의 얼라인은 중요하다. 그러므로 상기 포토레지스트 패턴(14)의 형성 후, 얼라인측정장치를 이용하여 상기 콘택홀(10)과의 얼라인정도를 측정한다. 상기 얼라인정도에 따라 재작업을 하기도하고 다음 공정으로 플로우되기도한다.
도1에서 보는 바와 같이, 상기 포토레지스트 패턴(14)과 상기 콘택홀(10)과의 미스얼라인(M1)은 상기 폴리실리콘막(12)의 식각공정시 그대로 반영되어 상기 폴리실리콘막(12)의 식각에 의해 형성되는 스토리지전극과 상기 콘택홀(10)의 상기 미스얼라인(M1)을 동일하게 발생시킨다.
도2는 상기 포토레지스트 패턴(14)을 식각마스크로 하여 상기 폴리실리콘막(12)의 식각공정을 수행하여 형성된 스토리지전극(12a, 12b, 12c)을 나타내는 단면도이다. 상기 포토레지스트 패턴(14)이 기형성된 웨이퍼를 건식식각 챔버로 이동시켜 특정의 식각가스를 공급하여 상기 포토레지스트 패턴(14)을 식각마스크로 하여 원하는 스토리지전극(12a, 12b, 12c)을 형성한다. 도2에서 보는 바와 같이, 도1에서 미스얼라인(M1)이 발생된 상황에서 식각을 하면, 도3에서 보는 바와 같이, 상기 콘택홀(10)과 상기 스토리지전극(12c)의 미스얼라인(M1)만큼 상기 콘택홀(10)의 일부분이 식각가스에 노출되어 상기 콘택홀(10) 내부의 폴리실리콘막(12)도 동시에 식각되어 동공(18)이 형성되거나, 상기 동공(18)에 의해 상기 스토리지전극(12b)이 쓰러지는 문제가 발생한다. 상기 스토리지전극(12a, 12b, 12c)은 상기 콘택홀(10)을 통하여 트렌지스터의 소오스영역과 접촉하여 상기 소오스영역으로부터 전달된 전하에 따라 정보를 저장하는 부분이며, 상기 반도체 기판(2) 상에 형성된 하부구조(4)에 포함되는 산화막(8)을 층간 절연막으로 한다. 상기 스토리지전극(12a, 12b, 12c)의 형태와 구조는 다양하게 만들 수 있음은 당업자에게는 자명한 사실이다.
따라서, 상기 스토리지전극(12a, 12b, 12c)을 형성하기 위한 상기 포토레지스트 패턴(14)과 상기 콘택홀(10)의 미스얼라인(M1)은 상기 폴리실리콘막(12)의 식각시 상기 콘택홀(10) 내부의 상기 폴리실리콘막(12)도 식각시켜상기 콘택홀(10) 내부에 상기 동공(18)이 형성되어 컨택저항을 증가시켜 리플레시(Reflesh) 특성을 저하시키며, 스토리지전극이 쓰러지는 문제점이 있었다.
본 발명의 목적은, 콘택홀 상의 소자패턴형성시 상기 콘택홀 위로부터 소정 높이까지는 대칭적으로 경사지게 형성하고, 상기 경사부분부터 상부까지는 수직형태로 하므로써, 상기 콘택홀과 상기 소자패턴의 얼라인마진을 향상시키는 반도체소자의 제조방법을 제공하는 데 있다.
또 다른 목적은 상기 반도체소자의 제조방법을 커패시터 제조방법에 적용시켜 스토리지전극 제조방법을 변경하여 상기 스토리지전극 하부의 콘택홀과의 얼라인마진을 향상시키고, 정전용량을 증가시킬 수 있는 반도체소자의 커패시터를 제공하는 데 있다.
도1 및 도2는 종래의 반도체소자의 제조방법에 의한 커패시터 제조방법의 문제점을 나타내는 공정단면도들이다.
도3은 도2의 II - II' 선의 단면도이다.
도4는 본 발명에 의한 반도체소자의 제조방법의 일 실시예를 나타내는 공정순서도이다.
도5 내지 도8은 도4의 공정순서도를 설명하기 위한 공정단면도들이다.
도9는 본 발명에 의한 반도체소자의 제조방법에 따라 커패시터를 제조하는 공정순서도이다.
도10 내지 도17은 도9의 공정순서도를 설명하기 위한 공정단면도들이다.
※도면의 주요부분에 대한 부호의 설명
2, 22, 30 ; 반도체기판 4, 32 ; 하부구조
5, 33 ; 비트라인 6, 34 ; 질화막
8, 36 ; 산화막 10, 24, 38 ; 콘택홀
12, 26, 40 ; 폴리실리콘막 12a, 12b, 12c, 41; 스토리지전극
14, 28, 42 ; 포토레지스트패턴 23 ; 제1박막
26a ; 수직패턴 26b ; 경사패턴
27 ; 폴리실리콘패턴 40a ; 수직스토리지전극
40b ; 경사스토리지전극 42a ; 제2포토레지스트패턴
44 ; HSG막 46 ; 유전체막
48 ; 플레이트전극 M1, M2, M3 ; 미스얼라인
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 제조방법은, 소정의 제1박막이 형성되고, 상기 제1박막에 소정깊이를 갖는 다수의 콘택홀이 기형성된 반도체기판 상에 상기 콘택홀을 매몰시키며, 상기 제1박막 위로 소정두께의 제2박막을 형성하는 단계, 상기 콘택홀 상에 형성되며, 서로 분리되는 상기 제2박막 패턴을 형성시킬 수 있는 포토레지스트 패턴을 상기 제2박막 상에 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2박막의 소정두께를 수직식각하는 단계 및 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2박막의 수직식각 후, 상기 제2박막의 패턴의 하부의 선폭이 상기 수직식각 부분의 선폭보다 크도록 상기 제2박막의 잔여부분을 경사식각하는 단계를 구비하여 이루어진다.
상기 제2박막은 폴리실리콘막일 수 있으며, 상기 제2박막의 수직식각의 두께는 본래의 제2박막 두께의 20 내지 70 ％일 수 있으며, 바람직하게는 40 내지 50 ％일 수 있다.
상기 제2박막을 수직식각시 식각가스는 Cl2, SF6및 N2가스의 혼합가스이며, 상기 수직식각시 식각가스의 플로우량은 Cl210 내지 30 sccm, SF63 내지 7 sccm 및 N23 내지 7 sccm일 수 있으며, 바람직하게는 Cl220 sccm, SF65 sccm 및 N25 sccm일 수 있다.
상기 제2박막의 잔여부분을 경사식각시 식각가스는 Cl2와 N2가스의 혼합가스이며, 상기 경사식각시 식각가스의 플로우량은 Cl2150 내지 250 sccm 및 N23 내지 7 sccm일 수 있으며, 바람직하게는 Cl2200 sccm 및 N25 sccm일 수 있다.
상기 제2박막의 잔여부분의 식각시는 이피디(EPD : End Point Detector)와 오버식각(Over Etch)을 수행할 수 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 커패시터를 제조하기 위한 반도체소자의 제조방법은 하부구조가 형성되어 있는 반도체기판 상에 콘택홀을 형성하는 단계, 상기 콘택홀을 매몰시키며 상기 하부구조 위로 스토리지전극을 형성시킬 수 있는 소정두께의 폴리실리콘막을 형성하는 단계, 상기 콘택홀 상에 형성되며, 서로 분리되는 폴리실리콘막 패턴을 형성시킬 수 있는 포토레지스트 패턴을 형성하는 단계, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 폴리실리콘막의 소정두께를 수직식각하는 단계, 상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 폴리실리콘막의 수직식각 후, 상기 폴리실리콘막 패턴의 하부의 선폭이 상기 수직식각 부분의 선폭보다 크도록 상기 폴리실리콘막의 잔여부분을 경사식각하여 스토리지전극을 형성하는 단계, 상기 스토리지전극 상에 유전체막을 형성하는 단계 및 상기 유전체막 상에 플레이트전극을 형성하는 단계를 구비하여 이루어진다.
상기 스토리지전극을 형성하는 폴리실리콘은 인(P)을 불순물로 포함하는 것일 수 있다.
상기 스토리지전극의 형성은 실리콘(Si)을 함유하고 있는 가스와 인(P)을 함유하고 있는 가스의 혼합가스를 공정가스로 사용하여 저압화학기상증착법으로 형성할 수 있다.
상기 실리콘(Si)을 함유하고 있는 가스는 사일렌(SiH4) 또는 디사일렌(Si2H6)가스일 수 있으며, 상기 폴리실리콘막의 두께는 8000 내지 10000 Å일 수 있다.
상기 폴리실리콘막의 수직식각의 두께는 1600 내지 7000Å일 수 있으며, 바람직하게는 3200 내지 5000Å일 수 있다.
상기 폴리실리콘막을 수직식각시 식각가스는 Cl2, SF6및 N2가스의 혼합가스이며, 상기 식각가스의 플로우량은 Cl210 내지 30 sccm, SF63 내지 7 sccm 및 N23 내지 7 sccm일 수 있으며, 바람직하게는 Cl220 sccm, SF65 sccm 및 N25 sccm일 수 있다.
상기 식각가스에 의한 수직식각의 공정시간은 50 내지 100초가 바람직하다.
상기 폴리실리콘막의 잔여부분을 경사식각시 식각가스는 Cl2와 N2가스의 혼합가스이며, 상기 경사식각시 식각가스의 플로우량은 Cl2150 내지 250 sccm 및 N23 내지 7 sccm일 수 있으며, 바람직하게는 Cl2200 sccm 및 N25 sccm일 수 있다.
상기 폴리실리콘막의 잔여부분의 경사식각시는 이피디(EPD : End Point Detector)와 오버식각(Over Etch)을 수행할 수 있다. 상기 오버에치의 공정시간은 80 내지 100초일 수 있다. 상기 스토리지전극 상부에는 HSG막을 형성할 수 있다.
본 발명에 의한 반도체소자의 커패시터는 반도체기판 상에 형성된 콘택홀을 포함하는 하부구조, 상기 콘택홀을 매몰시키며, 상기 하부구조 상에 형성되고, 상기 콘택홀 상부부터 소정의 높이까지는 대칭적으로 경사가지며, 상기 경사부분부터 상부까지는 수직형태인 스토리지전극, 상기 스토리지전극에 형성된 유전체막 및 상기 유전체막 상에 형성된 플레이트전극을 구비하여 이루어진다.
상기 콘택홀 하부에는 셀패드(Cell Pad)가 형성될 수 있으며, 상기 셀패드의 재질은 폴리실리콘가 바람직하다. 상기 스토리지전극의 재질은 인(P)을 불순물로 포함하는 폴리실리콘일 수 있다.
상기 스토리지전극 상부에는 HSG막이 형성될 수 있으며, 상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막이 바람직하다.
이하, 본 발명의 구체적인 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 콘택홀 상의 소자패턴형성시 상기 콘택홀 상부로부터 소정 높이까지는 상기 소자패턴을 대칭적으로 경사지게 형성하고, 상부는 수직형태로 하므로써, 상기 콘택홀과 상기 소자패턴의 얼라인마진을 향상시키는 반도체소자의 제조방법을 제공하며, 상기 반도체소자의 제조방법을 커패시터 제조방법에 적용시켜 스토리지전극 제조방법을 변경하여 상기 스토리지전극 하부의 콘택홀과의 얼라인마진을 향상시키고, 정전용량을 증가시킬 수 있는 반도체소자의 커패시터를 제공하는 데 있다.
도4는 본 발명에 의한 반도체소자의 제조방법의 일 실시예를 설명하는 공정순서도이며, 도5 내지 도8은 도4의 공정순서도를 설명하기 위한 공정단면도들이다.
먼저 반도체기판(22) 상에 제2박막을 형성하는 S2단계로서, 도5를 참조하면, 소정의 제1박막(23)이 형성되고, 상기 제1박막(23)에 소정의 깊이를 갖는 다수의 콘택홀(24)이 기형성된 반도체기판(22) 상에 상기 콘택홀(24)을 매몰시키며, 상기 제1박막(23)위로 제2박막으로서 소정두께의 폴리실리콘막(26)을 형성한다. 계속해서 상기 폴리실리콘막(26) 상에 포토레지스트 패턴(28)을 형성하는 S4 단계로서, 도6을 참조하면, 상기 콘택홀(24) 상에 형성되며, 서로 분리되는 상기 제2박막 패턴을 형성시킬 수 있는 포토레지스트 패턴을 상기 폴리실리콘막(26) 상에 형성한다. 즉, 상기 폴리실리콘막(26) 상에 소정의 포토레지스트를 도포하여 원하는 패턴이 형성되어 있는 포토마스크를 정렬시켜 노광과 현상공정을 수행하여 상기 콘택홀(24)상에 형성되며, 서로 분리되는 포토레지스트 패턴(28)을 형성한다. 상기 포토레지스트 패턴(28)은 이상적으로는 상기 콘택홀(24)과 정확히 얼라인이 되어야하나, 최근 반도체소자의 고집적화와 미세화에 따라 소자 패턴간의 얼라인마진이 작아 미스얼라인(M2)이 발생한다. 상기 소자 패턴간의 얼라인은 반도체소자의 생산수율과 직접적으로 관계가 있으므로 반도체소자 제조의 중요한 검사요소이다.
계속해서 상기 폴리실리콘막(26)의 소정의 두께를 수직식각하는 S6 단계로서, 도7을 참조하면, 상기 포토레지스트 패턴(28)을 식각마스크로하여 상기 폴리실리콘막(26)의 소정두께를 수직식각하여 수직패턴(26a)을 형성한다. 상기 폴리실리콘막(26)의 수직패턴(26a)의 두께는 본래의 폴리실리콘막(26) 두께의 20 내지 70 ％가 바람직하며, 바람직하게는 본래의 상기 폴리실리콘막(26) 두께의 40 내지 50 ％일 수 있다. 상기 폴리실리콘막(26)을 수직식각시 식각가스는 Cl2, SF6및 N2가스의 혼합가스이며, 상기 수직식각시 식각가스의 플로우량은 Cl210 내지 30 sccm, SF63 내지 7 sccm 및 N23 내지 7 sccm일 수 있으며, 바람직하게는 Cl220 sccm, SF65 sccm 및 N25 sccm일 수 있다. 상기 수직식각시 공정시간은 상기 폴리실리콘막(26) 잔여부분의 두께에 따라 다르며, 공정조건에 따라 다를 수 있다.
계속해서 상기 폴리실리콘막(26)을 경사식각하는 S8 단계로서, 도8을 참조하면, 상기 포토레지스트 패턴(28)을 식각마스크로 사용하여 상기 폴리실리콘막(26)의 수직식각 후, 상기 폴리실리콘막(26)의 패턴의 하부의 선폭이 상기 수직식각 부분의 선폭보다 크도록 상기 폴리실리콘막(26)의 잔여부분을 경사식각하여 경사패턴(26b)을 형성하여 폴리실리콘막 패턴(27)을 완성한다. 상기 폴리실리콘막(26)의 잔여부분을 경사식각시 식각가스는 Cl2와 N2가스의 혼합가스이며, 상기 경사식각시 식각가스의 플로우량은 Cl2150 내지 250 sccm 및 N23 내지 7 sccm일 수 있으며, 바람직하게는 Cl2200 sccm 및 N25 sccm일 수 있다. 상기 경사식각시 공정시간은 상기 폴리실리콘막(26) 잔여부분의 두께에 따라 다르며, 공정조건에 따라 다를 수 있다.
상기 폴리실리콘막(26) 잔여부분의 경사식각시는 이피디와 오버식각을 수행할 수 있다. 즉, 상기 폴리실리콘막(26)의 하부는 하부막질과 면접하는 부분으로서 정확한 식각량이 중요하다. 그러므로 식각하고자하는 막질만 식각되도록 조정하는 이피디를 사용하고, 면접부의 미량의 상기 폴리실리콘막(26)은 오버식각을 수행한다. 따라서, 상기 콘택홀(24)과 상기 포토레지스트 패턴(28)의 미스얼라인(M2)이 발생하여도 상기 폴리실리콘막(26)의 식각 후, VIII 부분이 보여주는 바와 같이, 상기 콘택홀(24)과 상기 폴리실리콘막(26)은 미스얼라인을 발생시키지 않는다. 즉, 사진공정에서 발생한 미스얼라인을 식각공정에서 극복할 수 있다. 상기 미스얼라인(M2)은 상기 경사식각에 의하여 극복할 수 있는 정도이어야함은 당연하다. 따라서, 상기 본 발명에 의한 반도체소자의 제조방법을 수행하기위해서는 상기 사진식각공정은 충분히 안정화되어 상기 미스얼라인(M2)은 충분히 극복할 수 있는 수준이어야한다. 그러므로 종래에 사진공정의 매번 수행 후, 실시하던 얼라인측정을 생략하여 패턴의 하부를 경사식각하므로서 미스얼라인 발생을 방지하여 생산성을 향상시킬 수 있다. 현재 반도체소자 제조공정은 런단위(웨이퍼 25매기준)으로 공정이 진행되고 있으며, 식각공정은 샘플 웨이퍼를 선택하여 식각한 후, 나머지 웨이퍼를 식각하고 있다. 그러나, 공정이 안정화된 상태이면 소정의 미스얼라인의 발생으로 종래의 콘택홀 내부가 식각되는 피팅(Pitting)현상은 발생되지않는다.
도9는 본 발명에 의한 반도체소자의 제조방법에 따라 커패시터를 제조하는 공정순서도이다. 도10 내지 도17은 도9의 공정순서도를 설명하기 위한 공정단면도들이다.
먼저 하부구조가 형성되어 있는 반도체기판(30) 상에 콘택홀(38)을 형성하는 S10 단계로서, 도10에서 보는 바와 같이, 트랜지스터의 드레인영역(표시안함)과 접하는 비트라인(33)이 형성된 반도체기판(30) 전면에 절연막(34) 및 산화막(36)을 형성한 다음 상기 반도체기판(30)의 일부분을 노출시키기위해 상기 반도체기판(30)에 포토레지스트를 도포한 후, 노광 및 현상공정을 통하여 포토레지스트 패턴을 형성하여 식각공정을 통하여 콘택홀(38)을 형성한다. 현재 반도체소자가 고집적화되어감에 따라 콘택홀(38)의 깊이는 점점 깊어가고있다. 상기 콘택홀(38)의 깊이가 깊을 수록 원하는 패턴 프로파일을 얻기가 힘들다. 따라서, 상기 콘택홀(38) 하부에는 상기 콘택홀(38)의 실지 깊이를 조절하기 위하여 셀패드(표시안함)를 형성시킬 수 있다.
계속하여 상기 콘택홀(38) 상에 폴리실리콘막(40)을 형성하는 S12 단계로 도11에서 보는 바와 같이, 상기 콘택홀(38)을 매몰시키며, 상기 산화막(36) 위로 스토리지전극을 형성시킬 수 있는 폴리실리콘막(40)을 형성한다. 상기 폴리실리콘막(40)의 두께는 8000 내지 10000 Å이다. 상기 폴리실리콘막(40)의 두께는 소자의 특성에 다르며 한정되는 것을 아니다. 상기 폴리실리콘막(40)은 저압화학기상증착법을 사용하여 실리콘(Si)을 함유하고 있는 가스와 인(P)을 함유하고 있는 가스의 혼합가스를 공정가스로하여 열분해시켜 인을 불순물로하는 폴리실리콘막을 상기 콘택홀(38)을 매몰시켜 형성시킨다. 상기 실리콘(Si)을 함유하고 있는 가스는 사일렌(SiH4) 또는 디사일렌(Si2H6)가스가 바람직하다. 즉, 저압화학기상증착법으로 공정온도 500 내지 530℃에서 디사일렌(Si2H6)가스와 인(P)을 함유하고 있는 가스를 공정챔버로 플로우시켜 열분해시켜 증착한다.
계속하여 상기 폴리실리콘막(40) 상에 포토레지스트 패턴울 형성하는 S14 단계로서, 도12에서 보는 바와 같이, 상기 폴리실리콘막(40) 상에 특정의 포토레지스트를 소정두께 도포한 후, 사진공정을 수행하여 상기 콘택홀(38)상에 형성되며, 서로 분리되는 상기 폴리실리콘막(40) 패턴을 형성시킬 수 있는 포토레지스트 패턴(42)을 형성한다. 상기 포토레지스트 패턴(42)은 상기 콘택홀(38)과 미스얼라인(M3)이 발생할 수 있다. 상기 미스얼라인(M3)은 후속공정의 스토리지전극 형성시 그대로 반영되어 상기 스토리지전극과 상기 콘택홀(38)에 동일한 상기 미스얼라인(M3)을 발생시킨다. 상기 미스얼라인(M3)이 발생된 상태에서 폴리실리콘막(40)의 식각공정을 수행하면 상기 콘택홀(38) 내부의 상기 폴리실리콘막(40)도 식각되어 커패시터의 정전용량을 감소시키고, 상기 스토리지전극을 부러뜨리는 불량소스를 제공한다.
계속하여 상기 폴리실리콘막(40)을 소정두께만큼 수직식각하는 S16 단계로 도13에서 보는 바와 같이, 상기 포토레지스트 패턴(42)을 식각마스크로 하여 상기 폴리실리콘막(40)을 소정두께만큼 수직식각하여 수직스토리지전극(40a)을 형성한다. 상기 폴리실리콘막(40)의 수직식각의 두께는 1600 내지 7000 Å이며, 바람직하게는 3200 내지 5000 Å이다. 즉, 상기 수직스토리지전극(40a)의 두께는 상기 폴리실리콘막(40)의 20 내지 70 ％ 이다. 상기 수직식각시 식각가스는 Cl2, SF6및 N2가스의 혼합가스이며, 상기 수직식각시 식각가스의 플로우량은 Cl210 내지 30 sccm, SF63 내지 7 sccm 및 N23 내지 7 sccm이며, 바람직하게는 Cl220 sccm, SF65 sccm 및 N25 sccm일 수 있다. 상기 수직식각시 공정시간은 상기 폴리실리콘막(40)의 두께에 따라 다르며, 공정조건에 따라 다를 수 있다. 본 실시예에서는 50 내지 100 초이다. 이때 상기 포토레지스패턴(42)의 두께는 상기 수직식각에 의해 식각되어 본래의 두께보다 낮아진 제2포토레지스패턴(42a)이 된다.
계속하여 상기 폴리실리콘막(40)을 경사식각하는 S18 단계로 도14에서 보는 바와 같이, 상기 제2포토레지스트 패턴(42a)을 식각마스크로 사용하여 상기 폴리실리콘막(40)의 수직식각 후, 상기 스토리지전극(41)의 하부의 선폭(B)이 상기 수직식각 부분의 선폭(T)보다 크도록 상기 폴리실리콘막(40)의 잔여부분을 경사식각하여 경사스토리지전극(40b)을 형성하여 스토리지전극(41)을 형성한다. 상기 스토리지전극(41)은 상기 콘택홀(38)을 통하여 소오스영역(표시않함)과 접촉하여 상기 소오스영역으로부터 전달된 전하에 따라 정보를 축적하는 부분이다. 상기 경사식가시 식각가스는 Cl2및 N2가스의 혼합가스이며, 상기 경사식각시 식각가스의 플로우량은 Cl2150 내지 250 sccm 및 N23 내지 7 sccm이며, 바람직하게는 Cl2200 sccm 및 N25 sccm일 수 있다. 상기 폴리실리콘막(40)의 잔여부분의 경사식각은 이피디와 오버식각을 수행한다. 상기 오버식각시 공정시간은 상기 폴리실리콘막(40)의 두께에 따라 다르며, 공정조건에 따라 다를 수 있다. 본 실시예에서는 80 내지 100 초이다. 따라서, 상기 스토리지전극(41)의 형성시 하부 부분을 경사지게함으로서 상기 스토리지전극(41)의 표면적을 넓게하여 커패시터의 정전용량을 증가시킬 수 있다. 또한, 수직스토리지전극(40a)의 선폭(T)보다 경사스토리지전극(40b)의 선폭(B)이 넓게 형성됨으로서, 미스얼라인(M3)이 발생하여도 상기 경사스토리지전극(40b)의 선폭(B)이 충분히 상기 콘택홀(38)의 선폭(H)보다 넓어 종래에 발생하였던 상기 콘택홀(38) 내부의 상기 폴리실리콘막(40)이 식각되는 것을 방지할 수 있다.
도15에서 보는 바와 같이, 상기 폴리실리콘막(40)의 전체를 경사식각하면 XV 부분같이 상기 스토리지전극(41)간의 선폭이 너무 작아져 상기 스토리지전극(41)이 서로 연결될 수 있다. 도14의 상기 스토리지전극(41)의 XIV 부분과 비교하면 더욱 명확하다.
계속하여 상기 스토리지전극(41) 상에 유전체막(44)을 형성하는 S20 단계로서, 도16에서 보는 바와 같이, 상기 스토리지전극(41) 상에 울퉁불퉁한 모양을 갖는 HSG막(44)을 형성한 후, 유전체막(46)을 형성한다.
먼저 상기 스토리지전극(41) 상에 울퉁불퉁한 모양을 갖는 HSG막(44)을 형성시킨다. 상기 HSG막(44)은 비정질실리콘(a-Si)에서 폴리실리콘으로 상태천이하는 과정에서 상기 상태천이 온도영역에서 실리콘의 마이그레이션(Migration)에 의해 표면에너지가 가장 안정된 형태인 반구형태로 형성되는 현상을 이용하는 공정이다. 상기 HSG막(44)은 평평한 표면보다 2 내지 3배의 표면적을 갖는다. 상기 HSG막(44)은 낮은 저압화학기상증착법으로 형성한다. 즉, 공정챔버를 550 ℃, 1 Torr로 유지한 후, 표면반응성이 강한 실리콘계가스인 Si2H6, 또는 SiH4가스를 주입하여 상기 스토리지전극(41) 표면상에 핵생성을 유발시킨 후, 열처리를 하여 상기 핵의 열적이동에 의하여 표면이 울퉁불퉁한 반구형태인 HSG막(44)이 형성된다. 상기 HSG막(44)은 상기 커패시터 정전용량을 2배 정도 증가시킬 수 있다.
다음 상기 HSG막(44) 표면에 디사일렌가스와 암모니아가스를 사용하여 질화막을 통상의 방법으로 형성한 다음 상기 질화막 표면을 산화시켜 NO 유전체막(46)을 형성한다. 상기 유전체막(46)은 통상적으로 사용가능한 것으로서 제한은 없다.
계속하여 상기 유전체막 상에 플레이트전극을 형성하는 S22 단계로 도17에서 보는 바와 같이, 상기 유전체막(46) 상에 폴리실리콘막을 증착하여 플레이트전극(48)을 형성하여 반도체소자의 커패시터를 완성한다.
상술한 바와 같이, 본 발명에 의한 반도체소자의 제조방법은 사진공정이 안정화된 상태에서 콘택홀이 기형성된 반도체기판의 상기 콘택홀 상에 스토리지전극을 형성하고자 할 때, 상기 스토리지전극의 하부를 대칭적으로 경사지게 식각함으로서 상기 콘택홀과 상기 스토리지전극의 얼라인마진을 향상시킬 수 있다. 통상, 사진공정이 완료되면 전(前) 패턴과 현재 패턴의 오버레이(Overlay)를 측정하여 상기 전(前) 패턴과 현재 패턴의 얼라인정도가 공정스펙(Spec)이내이면 다음 단계로 진행되고, 공정스펙을 벗어나면 재작업을 수행한다. 따라서, 상기 사진공정의 안정화란 상기 전(前) 패턴과 현재 패턴의 미스얼라인의 정도가 최소화된 상태를 말한다. 상기 본 발명의 반도체소자의 제조방법은 상기와 같이 사진공정이 안정화된 상태에서 적용할 수 있으며, 미스얼라인이 심한 경우는 재작업해야하는 것은 당연하다. 그러므로 고집적화에 따라 선폭이 미세화되어 얼라인마진이 감소된 커패시터의 제조시 얼라인마진을 향상시키고 커패시터의 정전용량을 증대시킬 수 있다.
따라서, 공정에서 소망하는 크기를 갖는 패턴을 형성할 수 있고, 충분한 얼라인마진 및 커패시터의 정전용량을 증가시킬 수 있는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (34)

  1. 소정의 제1박막이 형성되고, 상기 제1박막에 소정깊이를 갖는 다수의 콘택홀이 기형성된 반도체기판 상에 상기 콘택홀을 매몰시키며, 상기 제1박막위로 소정두께의 제2박막을 형성하는 단계;
    상기 콘택홀 상에 형성되며, 서로 분리되는 상기 제2박막 패턴을 형성시킬 수 있는 포토레지스트 패턴을 상기 제2박막 상에 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2박막의 소정두께를 수직식각하는 단계; 및
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 제2박막의 수직식각 후, 상기 제2박막의 패턴의 하부의 선폭이 상기 수직식각 부분의 선폭보다 크도록 상기 제2박막의 잔여부분을 경사식각하는 단계;
    를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2박막은 폴리실리콘막인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    상기 제2박막의 수직식각의 두께는 본래의 제2박막 두께의 20 내지 70 ％인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  4. 제 3 항에 있어서,
    상기 제2박막의 수직식각의 두께는 바람직하게 본래의 제2박막 두께의 40 내지 50 ％인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  5. 제 1 항에 있어서,
    상기 제2박막의 수직식각시 식각가스는 Cl2, SF6및 N2가스의 혼합가스인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 수직식각시 식각가스의 플로우량은 Cl210 내지 30 sccm, SF63 내지 7 sccm 및 N23 내지 7 sccm로 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  7. 제 6 항에 있어서,
    상기 수직식각시 식각가스의 플로우량은 바람직하게 Cl220 sccm, SF65 sccm 및 N25 sccm인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  8. 제 1 항에 있어서,
    상기 제2박막의 잔여부분을 경사식각시 식각가스는 Cl2와 N2가스의 혼합가스인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 경사식각시 식각가스의 플로우량은 Cl2150 내지 250 sccm 및 N23 내지 7 sccm로 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  10. 제 9 항에 있어서,
    상기 경사식각시 식각가스의 플로우량은 바람직하게 Cl2200 sccm 및 N25 sccm인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  11. 제 8 항에 있어서,
    상기 제2박막의 잔여부분의 경사식각시는 이피디(EPD : End Point Detector)와 오버식각(Over Etch)을 수행하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  12. 하부구조가 형성되어 있는 반도체기판 상에 콘택홀을 형성하는 단계;
    상기 콘택홀을 매몰시키며 상기 하부구조 위로 스토리지전극을 형성시킬 수 있는 소정두께의 폴리실리콘막을 형성하는 단계;
    상기 콘택홀 상에 형성되며, 서로 분리되는 폴리실리콘막 패턴을 형성시킬 수 있는 포토레지스트 패턴을 상기 폴리실리콘막 상에 형성하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 폴리실리콘막의 소정두께를 수직식각하는 단계;
    상기 포토레지스트 패턴을 식각마스크로 사용하여 상기 폴리실리콘막의 수직식각 후, 상기 폴리실리콘막 패턴의 하부의 선폭이 상기 수직식각 부분의 선폭보다 크도록 상기 폴리실리콘막의 잔여부분을 경사식각하여 스토리지전극을 형성하는 단계;
    상기 스토리지전극 상에 유전체막을 형성하는 단계; 및
    상기 유전체막 상에 플레이트전극을 형성하는 단계;
    를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 제조방법.
  13. 제 12 항에 있어서,
    상기 스토리지전극을 형성하는 폴리실리콘막은 인(P)을 불순물로 포함하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  14. 제 12 항에 있어서,
    상기 스토리지전극의 형성은 실리콘(Si)을 함유하고 있는 가스와 인(P)을 함유하고 있는 가스의 혼합가스를 공정가스로 사용하여 저압화학기상증착법(Low Pressure Chemical Vapour Deposition)으로 형성하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  15. 제 14 항에 있어서,
    상기 실리콘(Si)을 함유하고 있는 가스는 사일렌(SiH4) 또는 디사일렌(Si2H6)가스인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  16. 제 13 항에 있어서,
    상기 폴리실리콘막의 두께는 8000 내지 10000 Å인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  17. 제 16 항에 있어서,
    상기 폴리실리콘막의 수직식각의 두께는 1600 내지 7000Å인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  18. 제 17 항에 있어서,
    상기 폴리실리콘막의 수직식각의 두께는 바람직하게는 3200 내지 5000Å인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  19. 제 12 항에 있어서,
    상기 폴리실리콘막을 수직식각시 식각가스는 Cl2, SF6및 N2가스의 혼합가스인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  20. 제 19 항에 있어서,
    상기 수직식각시 식각가스의 플로우량은 Cl210 내지 30 sccm, SF63 내지 7 sccm 및 N23 내지 7 sccm로 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  21. 제 20 항에 있어서,
    상기 수직식각시 식각가스의 플로우량은 바람직하게는 Cl220 sccm, SF65 sccm 및 N25 sccm인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  22. 제 21 항에 있어서,
    상기 식각가스에 의한 수직식각의 공정시간은 50 내지 100초인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  23. 제 12 항에 있어서,
    상기 폴리실리콘막의 잔여부분을 경사식각시 식각가스는 Cl2와 N2가스의 혼합가스인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  24. 제 23 항에 있어서,
    상기 경사식각시 식각가스의 플로우량은 Cl2150 내지 250 sccm 및 N23 내지 7 sccm로 이루어지는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  25. 제 24 항에 있어서,
    상기 경사식각시 식각가스의 플로우량은 바람직하게는 Cl2200 sccm 및 N25 sccm인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  26. 제 23 항에 있어서,
    상기 폴리실리콘막의 잔여부분의 경사식각시는 이피디(EPD : End Point Detector)와 오버식각(Over Etch)을 수행하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  27. 제 26 항에 있어서,
    상기 오버에치의 공정시간은 80 내지 100초인 것을 특징으로 하는 상기 반도체소자의 제조방법.
  28. 제 12 항에 있어서,
    상기 스토리지전극 상에 HSG막을 형성하는 것을 특징으로 하는 상기 반도체소자의 제조방법.
  29. 반도체기판 상에 형성된 콘택홀을 포함하는 하부구조;
    상기 콘택홀을 매몰시키며, 상기 하부구조 상에 형성되고, 상기 콘택홀 상부부터 소정의 높이까지는 대칭적으로 경사가지며, 상기 경사부분부터 상부까지는 수직형태인 스토리지전극;
    상기 스토리지전극에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 플레이트전극;
    을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 커패시터.
  30. 제 29 항에 있어서,
    상기 콘택홀 하부에는 셀패드(Cell Pad)가 형성된 것을 특징으로 하는 상기 반도체소자의 커패시터.
  31. 제 29 항에 있어서,
    상기 셀패드의 재질은 폴리실리콘인 것을 특징으로 하는 상기 반도체소자의 커패시터.
  32. 제 29 항에 있어서,
    상기 스토리지전극의 재질은 인(P)을 불순물로 포함하는 폴리실리콘인 것을 특징으로 하는 상기 반도체소자의 커패시터.
  33. 제 29 항에 있어서,
    상기 스토리지전극 상부에는 HSG막이 형성된 것을 특징으로 하는 상기 반도체소자의 커패시터.
  34. 제 29 항에 있어서,
    상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막인 것을 특징으로 하는 상기 반도체소자의 커패시터.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753122B1 (ko) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
TW440992B (en) * 2000-03-06 2001-06-16 United Microelectronics Corp Manufacturing method for wide-bottom box capacitor with semi-spherical silicon grains
JP3805603B2 (ja) * 2000-05-29 2006-08-02 富士通株式会社 半導体装置及びその製造方法
JP4570204B2 (ja) * 2000-05-31 2010-10-27 Ｏｋｉセミコンダクタ株式会社 半導体装置の製造方法
US6436612B1 (en) * 2000-11-16 2002-08-20 Macronix International Co., Ltd. Method for forming a protection device with slope laterals
US6620715B1 (en) 2002-03-29 2003-09-16 Cypress Semiconductor Corp. Method for forming sub-critical dimension structures in an integrated circuit
KR100721579B1 (ko) * 2002-12-30 2007-05-23 주식회사 하이닉스반도체 캐패시터의 제조 방법
US20080151592A1 (en) * 2006-12-21 2008-06-26 Peter Baars Semiconductor device and method of fabricating a semiconductor device
KR101851727B1 (ko) * 2011-12-16 2018-06-12 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970077647A (ko) * 1996-05-11 1997-12-12 김광호 반도체장치의 커패시터 제조방법
JPH10144880A (ja) * 1996-11-12 1998-05-29 Nec Corp 半導体記憶装置の製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2833545B2 (ja) * 1995-03-06 1998-12-09 日本電気株式会社 半導体装置の製造方法
US5726498A (en) * 1995-05-26 1998-03-10 International Business Machines Corporation Wire shape conferring reduced crosstalk and formation methods
US5652170A (en) * 1996-01-22 1997-07-29 Micron Technology, Inc. Method for etching sloped contact openings in polysilicon
US6130124A (en) * 1996-12-04 2000-10-10 Samsung Electronics Co., Ltd. Methods of forming capacitor electrodes having reduced susceptibility to oxidation
US5668039A (en) * 1996-12-05 1997-09-16 Vanguard International Semiconductor Corp. Method for forming crown-shape capacitor node with tapered etching
US6083803A (en) * 1998-02-27 2000-07-04 Micron Technology, Inc. Semiconductor processing methods of forming a conductive projection and methods of increasing alignment tolerances

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970077647A (ko) * 1996-05-11 1997-12-12 김광호 반도체장치의 커패시터 제조방법
JPH10144880A (ja) * 1996-11-12 1998-05-29 Nec Corp 半導体記憶装置の製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100753122B1 (ko) * 2002-06-29 2007-08-29 주식회사 하이닉스반도체 반도체 장치의 캐패시터 제조방법

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