KR100304852B1 - 반도체소자의커패시터및그제조방법 - Google Patents

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Abstract

본 발명은 커패시터의 스토리지전극을 상부로 갈수록 불순물 농도를 다르게 형성시키는 반도체소자의 커패시터 및 그 제조방법에 관한 것이다.
본 발명에 의한 커패시터는 반도체기판 상에 형성된 콘택홀을 포함하는 하부구조의 상기 콘택홀을 매몰시키며, 상기 하부구조 상에 형성되고, 상기 콘택홀 저면부에서 상부로 갈수록 불순물의 농도가 감소되어 있는 스토리지 전극을 갖는 것을 특징으로 한다.
또한, 본 발명에 의한 커패시터의 제조방법에 있어서, 상기 커패시터의 스토리지 전극을 형성하는 단계를 상기 콘택홀을 매몰시키며, 제 1 불순물 농도를 갖는 하부스토리지전극을 형성하는 단계와 상기 하부스토리지전극 상에 제 1 불순물 농도보다 낮은 제 2 불순물 농도를 갖는 상부스토리지전극을 형성하는 단계로 하여 커패시터를 제조하는 것을 특징으로 한다.
따라서, HSG막의 그레인 크기를 크게하여 커패시터 정전용량을 증가시킬 수 있으며, 스토리지전극과 셀패드의 계면저항을 낮게하여 소자의 동작속도를 빠르게 하는 효과가 있다.

Description

반도체소자의 커패시터 및 그 제조방법
본 발명은 반도체소자의 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 커패시터의 스토리지전극을 상부로 갈수록 불순물 농도를 다르게 형성시키는 반도체소자의 커패시터 및 그 제조방법에 관한 것이다.
반도체소자의 극미세화 및 고집적화가 진행됨에 따라 메모리의 기억용량 및 메모리 특성을 좌우하는 커패시터(Capacitor)의 정전용량 증가의 요구에 따라 커패시터의 구조도 복잡해졌다.
DRAM소자는 기억용량의 증가에 비례하여 칩(Chip)면적은 증가되지만 메모리셀 면적은 감소된다. 그러나 커패시터의 점유면적이 감소되더라도 전하의 축적에 필요한 정전용량이 확보해야만 한다. 따라서 점유면적이 감소되더라도 충분한 정전용량을 확보하기 위하여 여러 가지 방법이 시도되고 있다.
트렌치커패시터(Trench Capacitor)의 경우는 보다 깊은 트렌치를 형성함으로서 정전용량을 확보하였으나 스텍커패시터(Stack Capacitor)의 경우 단순적층은 소자구조의 고단차를 초래하기 때문에 채택될 수 없다. 그 결과 상기 커패시터의 형상은 핀(Fin)형태나 실린더(Cylider)형태 등 복잡한 구조로 표면적을 늘림으로써 정전용량을 확보하고있다.
현재 DRAM 소자에서 메모리 기억용량을 담당하는 것은 스토리지(Storage)전극이다. 즉, 소자가 고집적화되면서 메모리 기억용량을 증가시키기 위해 스토리지전극 형성공정 및 상기 스토리지전극 형성공정 이후의 공정을 조합하는 등의 여러 가지 방식이 제안되고있다. 예를 들면 다음과 같다.
1) 스토리지전극을 이루는 폴리실리콘의 식각 후, 티타늄나이트라이드(TiN) 및 탄탈윰옥사이드(TaO) 등과 같은 고유전막질을 증착하는 방법.
2) 상기 스토리지전극을 이루는 폴리실리콘의 식각형태를 변경하므로써 표면적을 증가시키는 방법.
등과 같은 여러 방법이 제안되고있다. 그러나 상기의 1) 및 2)의 방법은 공정의 추가로 공정시간이 길어져 생산성이 낮아지며, 기술적으로 어려운 공정으로 여겨지고있다.
그러므로 상기와 같이, 스토리지전극의 구조개선에 의하지 않고 상기 스토리지전극을 구성하는 물질자체의 특성을 이용하여 증가시키는 방법이 제안되었다. 즉, 울퉁불퉁한 표면을 갖는 폴리실리콘 재질의 헤미스페리컬그레인(Hemi Spherical Grain : 이하 HSG라 한다)을 상기 스토리지전극 상에 형성시켜 표면적을 증가시키는 방법이다. 상기 HSG막이 형성되지 않은 커패시터와 비교하여 커패시터의 정전용량을 2배 내지 3배정도 증가시킬 수 있다.
현재 DRAM 소자의 대표적인 구조는 COB(Capacitor Over Bit line)구조로서, 비트라인(Bit line) 상에 커패시터를 형성하여 커패시터의 스토리지전극의 두께를 높이고, 상기 스토리지전극 상에 상기 HSG막을 형성하여 커패시터의 정전용량을 증가시키고있다.
상기 COB 구조의 제조방법은 다음과 같다. 트랜지스터의 드레인 영역과 접속되도록 비트라인을 형성한 후, 반도체기판 전면에 절연물질을 도포하여 상기 비트라인을 절연시킨다. 계속하여 상기 절연물질을 부분적으로 제거하여 트랜지스터의 소오스영역의 일부를 노출시킨다. 스토리지전극은 상기 절연물질 상에 형성되며, 상기 소오스영역의 노출된 부분을 통하여 트랜지스터의 소오스영역과 접촉한다.
도1 및 도2는 종래의 커패시터 제조공정을 설명하기 위한 개략적인 공정단면도들이다.
도1은 질화막(12), 산화막(14) 및 콘택홀(16)을 포함하는 하부구조를 갖는 반도체 기판(2) 상에 스토리지전극(18)이 형성된 것을 나타내는 단면도이다. 상기 스토리지전극(18)은 콘택홀(16)을 통하여 트레지스터의 소오스영역(4)과 접촉하여 상기 소오스영역(4)으로부터 전달된 전하에 따라 정보를 축적하는 부분이며, 상기 반도체 기판(2) 상에 형성된 하부구조에 포함되는 산화막(14)을 층간절연막으로 한다. 그러므로 먼저 반도체 기판(2) 상에 하부구조를 형성시킨 후, 통상의 사진식각공정을 통하여 커패시터의 스토리지전극(18)이 상기 반도체 기판(2)의 소오스영역(4)과 접촉될 부분에 콘택홀(16)을 형성시킨다. 다음 상기 콘택홀(16)을 포함한 상기 반도체 기판(2) 전면에 상기 스토리지전극(18)을 구성할 폴리실리콘을 화학기상증착법으로 증착시켜 사진식각공정을 통하여 원하는 형태의 상기 스토리지전극(18)을 형성시킨다. 상기 스토리지전극(18)의 형태와 구조는 다양하게 만들 수 있음은 당업자에게는 자명한 사실이다.
상기 스토리지전극(18)을 형성하는 폴리실리콘은 500 내지 530 ℃의 온도범위에서 사일렌(SiH4)가스와 포스핀(PH3)가스를 열분해시켜 증착한다. 상기 폴리실리콘은 균일성, 순도 및 경제성면에서 저압화학기상증착법(Low Pressure Chemical Vapour Deposition)에 의해 증착시키는 것이 바람직하다. 상기 포스핀가스의 인(P)은 상기 폴리실리콘의 불순물로 작용한다.
도2는 스토리지전극(18) 상에 HSG막(20)이 형성된 후, 유전체막과 플레이트전극이 형성된 것을 나타내는 단면도이다.
상기 HSG막(20)은 비정질실리콘(a-Si)에서 폴리실리콘(Poly Silicon)으로 상태천이하는 과정에서 상기 상태천이 온도영역에서 실리콘의 마이그레이션(Migration)에 의해 표면에너지가 가장 안정된 형태인 반구(Hemispherical)형태로 형성되는 현상을 이용하는 공정이다. 상기 HSG막(20)은 평평한 표면보다 2 내지 3배의 표면적을 갖는다.
상기 HSG막(20)은 저압화학기상증착법으로 형성한다. 즉, 공정챔버를 550 ℃, 1 Torr로 유지한후 표면반응성이 강한 실리콘계가스인 디사일렌(Si2H6), 또는 사일렌(SiH4)가스를 주입하여 상기 스토리지전극(18) 표면 상에 핵생성을 유발시킨 후, 열처리를 하면 상기 핵의 열적이동에 의하여 표면이 울퉁불퉁한 반구형태의 HSG막(20)이 형성된다.
일반적 HSG막(20)의 그레인 크기는 스토리지전극을 이루는 폴리실리콘 내의 불순물인 인의 농도에 의하여 달라진다. 즉, 인의 농도가 낮을수록 HSG막(20)의 그레인 크기는 커진다. 그러나 HSG막(20)의 그레인 크기를 증대시키기 위하여 인의 농도를 낮추면, 폴리실리콘의 벌크저항이 높아져 상기 스토리지전극으로서의 기능을 상실하는 문제점이 있었다. 또한, 콘택홀을 통한 상기 폴리실리콘과 셀패드막과 계면저항이 급격히 높아지게되어 소자의 동작속도가 늦어지는 문제점이 있었다.
도3은 불순물 농도에 따른 스토리지전극의 벌크저항과 스토리지전극과 셀패드와의 계면저항을 나타내는 그래프이다.
X축은 스토리지전극의 벌크저항값을 나타내며, Y축은 스토리지전극과 셀패드와의 계면저항을 나타낸다. 그래프의 각점은 샘플웨이퍼들을 나타낸다. 또한 A영역은 벌크저항값이 큰 샘플웨이퍼를 나타내며, B영역은 벌크저항값이 큰 샘플웨이퍼를 나타낸다. 상기 그래프를 참조하면, 스토리지전극의 벌크저항값이 작을수록 스토리지전극과 셀패드와의 계면저항이 작음을 알 수 있었다.
종래에는 상기 스토리지전극 형성시 상기 스토리지전극 전체의 불순물 농도가 일정하도록 하는 방법이 사용되었기 때문에, 상기 HSG막의 그레인 크기는 크며, 상기 계면저항은 낮은 조건을 동시에 만족시키는 스토리지전극 형성방법이 없었다.
본 발명의 목적은, 스토리지전극 제조방법을 변경하여 HSG막의 그레인 크기를 크게하여 커패시터의 정전용량을 증가시키고, 상기 스토리지전극과 상기 스토리지전극의 하부구조와의 계면저항을 작게하여 소자의 동작속도를 빠르게 할 수 있는 반도체소자의 커패시터 및 그 제조방법을 제공하는 데 있다.
도1 및 도2는 종래의 방법에 의한 반도체소자의 커패시터 제조방법을 나타내는 공정단면도들이다.
도3은 불순물 농도에 따른 스토리지전극의 벌크저항과 스토리지전극과 셀패드와의 계면저항을 나타내는 그래프이다.
도4는 본 발명에 의한 반도체소자의 커패시터 제조방법의 순서를 나타내는 공정순서도이다.
도5 내지 도10은 본 발명에 의한 반도체소자의 커패시터 제조방법의 일 실시예를 나타내는 공정단면도들이다.
※도면의 주요부분에 대한 부호의 설명
2 ; 반도체기판 4 ; 소오스영역
6 ; 드레인영역 8 ; 셀패드
10 ; 비트라인 12 ; 질화막
14 ; 산화막 16 ; 콘택홀
18 ; 스토리지전극 18a ; 하부스토리지전극
18b ; 상부스토리지전극 20 ; HSG막
22 ; 유전체막 24 ; 플레이트전극
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 커패시터는 반도체기판 상에 형성된 콘택홀을 포함하는 하부구조; 상기 콘택홀을 매몰시키며, 상기 하부구조 상에 형성되고, 상기 콘택홀 저면부에서 상부로 갈수록 불순물의 농도가 감소되어 있는 스토리지 전극; 상기 스토리지전극 상에 형성된 HSG막; 상기 HSG막 상에 형성된 유전체막; 및 상기 유전체막 상에 형성된 플레이트전극;을 구비하여 이루어진다.상기 커패시터의 스토리지전극의 구조는 핀(Fin)형태와 실린더(Cylinder)형태를 포함하는 스텍(Stack)구조일 수 있다.
상기 콘택홀 하부에는 셀패드(Cell Pad)가 형성될 수 있으며, 상기 셀패드의 재질은 폴리실리콘인 것이 바람직하다.
상기 스토리지전극의 재질은 인(P)을 불순물로 포함하는 폴리실리콘일 수 있다.
상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막일 수 있다.
또한, 본 발명에 따른 반도체소자의 커패시터 제조방법은, 1) 하부구조가 형성되어 있는 반도체기판 상에 콘택홀을 형성하는 단계; 2) 상기 콘택홀에 제 1 불순물 농도를 갖는 하부스토리지전극을 형성하는 단계; 3) 상기 하부스토리지전극 상에 제 1 불순물 농도보다 낮은 제 2 불순물 농도를 갖는 상부스토리지전극을 형성하는 단계; 4) 상기 상부스토리지전극 표면 상에 HSG막을 형성하는 단계; 5) 상기 HSG막 상에 유전체막을 형성하는 단계; 및 6) 상기 유전체막 상에 플레이트전극을 형성하는 단계;를 구비하여 이루어진다.
상기 콘택홀 하부에는 셀패드(Cell Pad)가 형성될 수 있다.
상기 하부스토리지전극 및 상부스토리지전극의 형성은 실리콘(Si)을 함유하고 있는 가스와 인(P)을 함유하고 있는 가스의 혼합가스를 공정가스로 사용하여 저압화학기상증착법(Low Pressure Chemical Vapour Deposition)으로 형성하는 것이 바람직하며, 상기 실리콘(Si)을 함유하고 있는 가스는 사일렌(SiH4) 또는 디사일렌(Si2H6)가스일 수 있으며, 상기 인(P)을 함유하고 있는 가스는 포스핀(PH3)가스일 수 있다.
상기 포스핀(PH3)가스의 농도는 0.1％ 이고, 캐리어(Carrier) 가스는 질소인 것이 바람직하다.
상기 하부스토리지전극 형성시에는 상기 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 200 내지 300 sccm를 플로우시키는 것이 바람직하며, 상기 상부스토리지전극 형성시에는 상기 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 100 내지 150 sccm를 플로우시키는 것이 바람직하다.
상기 하부스토리지전극 및 상기 상부스토리지전극 형성시 공정온도는 500 내지 530℃ 일 수 있다.
상기 하부스토리지전극의 형성은 상기 콘택홀을 채우는 것 일 수 있다.
상기 하부스토리지전극 형성 후, 상부스토리지전극 형성전 포스핀가스 대신에 질소가스를 플로우시켜 공정을 안정화 시킬 수 있다.
상기 유전체막은 질화막일 수 있으며, 상기 질화막은 실리콘을 함유하고 있는 가스와 암모니아(NH3)가스를 사용하여 형성하는 것이 바람직하다.
상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막일 수 있다.
이하, 본 발명의 구체적인 일 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
본 발명은 반도체소자의 커패시터의 스토리지전극을 상부 및 하부로 나누어 불순물농도를 다르게 하여 형성시키는 반도체소자의 커패시터 제조방법에 관한 것이다.
즉, 상부보다 하부의 불순물농도를 낮게하여 벌크 저항과 계면 저항이 높아지는 것을 방지하며, 상기 스토리지전극 상에 형성되는 HSG막의 그레인 크기를 종래보다 크게하여 커패시터의 정전용량을 증가시킬 수 있다.
도10은 본 발명에 의한 반도체소자의 커패시터의 일 실시예를 나타내는 단면도이다.
도10을 참조하면, 반도체소자의 커패시터는 반도체기판(2) 상에 형성된 콘택홀(16)을 포함하는 하부구조, 상기 콘택홀(16)을 매몰시키며 상기 하부구조 상에 형성되고, 상기 콘택홀(16) 저면부에서 상부로 갈수록 불순물의 농도가 감소되어 있는 스토리지전극(18), 상기 스토리지전극(18) 상에 형성된 HSG막(20), 상기 HSG막(20) 상에 형성된 유전체막(22) 및 상기 유전체막(22) 상에 형성된 플레이트전극(24)을 구비하여 이루어진다. 상기 커패시터의 스토리지전극(18)의 구조는 핀형태와 실린더형태를 포함하는 스텍구조일 수 있다. 상기 콘택홀(16) 하부에는 셀패드(8)가 형성될 수 있으며, 상기 셀패드(8)의 재질은 폴리실리콘인 것이 바람직하다. 상기 셀패드(8)는 반도체소자의 고집적화에 따라 깊이가 점점 깊어지는 상기 콘택홀의 깊이를 조절하여 사진식각공정을 보다 더 정확하게 수행할 수 있도록 한다. 즉, 상기 콘택홀(16)의 직경이 작고, 깊이가 깊으면 깊을 수록 사진식각공정에서 정확한 패턴형성이 어려워 고집적화된 반도체 소자를 제조하기가 어렵다. 따라서, 상기 콘택홀(16)의 하부에 소정의 뚜께를 갖는 셀패드(8)를 형성시켜 실지 상기 콘택홀(16)의 깊이를 보상해주므로서 사진식각공정을 쉽게한다.
상기 스토리지전극(18)의 재질은 인(P)을 불순물로하는 폴리실리콘일 수 있다. 상기 스토리지전극(18)에 포함되는 불순물 농도에 있어서 상기 스토리지전극(18)의 저면부의 불순물 농도는 상기 셀패드(8)와의 계면저항과 관계가 있으며, 상기 스토리지전극(18)의 상부의 불순물 농도는 상기 HSG막의 그레인 크기와 관계가 있다. 따라서, 스토리지전극(18)의 저면부의 인(P)농도를 높게하여 상기 스토리지전극(18a)과 셀패드(8)와의 계면저항을 낮추고, 상기 스토리지전극(18)의 상부의 인(P)농도를 낮게하여 상기 스토리지전극(18) 상에 형성되는 HSG막(20)의 그레인 크기를 크게하므로서 커패시터의 정전용량을 증가시킬 수 있다. 그러므로, 종래의 HSG막(20)의 그레인 크기를 증대시키기 위하여 인의 농도를 낮추면, 폴리실리콘의 벌크저항이 높아져 상기 스토리지전극(18)으로서의 기능을 상실하는 문제점과 콘택홀(16)을 통한 상기 스토리지전극(18)과 실리콘 기판(2) 또는 셀패드(8)와의 계면저항이 급격히 높아지게되어 소자의 동작속도가 늦어지는 문제점을 해결할 수 있다.
상기 유전체막(22)은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막일 수 있다.
도4는 본 발명에 의한 반도체소자의 커패시터 제조방법의 순서를 나타내는 공정순서도이다.
도4에서 보는 바와 같이, 하부구조가 형성되어 있는 반도체기판 상에 콘택홀을 형성하는 S2 단계로서, 트랜지스터의 소오스영역과 접하는 셀패드와 드레인영역과 접하는 비트라인이 형성된 반도체기판 전면에 절연막을 형성한 후, 상기 셀패드의 일부분을 노출시키기위해 사진식각공정에 의해 콘택홀을 형성한다. 현재 고집적화되어 가는 반도체소자는 콘택홀의 높이가 높아 상기 콘택홀의 패턴 프로파일의 향상은 필수불가결하다. 따라서, 상기 콘택홀 하부에 형성되어 상기 콘택홀의 실지 높이를 조절하기 위하여 셀패드를 형성시킨다.
계속하여 상기 반도체기판 상에 반도체 커패시터의 스토리지전극을 형성하는 단계로서, 상기 반도체기판 위에 폴리실리콘막을 증착하고, 사진공정 및 식각공정을 수행하여 스토리지전극을 형성한다. 상기 스토리지전극의 형성은 상기 폴리실리콘막에 포함되는 불순물의 농도에 따라 하부스토리지전극을 형성하는 S4 단계와 상부스토리지전극을 형성하는 S6 단계로 이원화시켜 형성한다. 즉, 상기 S4 단계는 상기 콘택홀에 제 1 불순물 농도를 갖는 하부스토리지전극을 형성하는 단계이며, 상기 S6 단계는 상기 하부스토리지전극 상에 상기 제 1 불순물 농도보다 낮은 제 2 불순물 농도를 갖는 상부스토리지전극을 형성하는 단계이다.
따라서, 상기 상부스토리지전극 상에 형성되는 HSG막의 그레인 크기를 동일한 불순물 농도를 갖도록 형성되는 종래의 스토리지전극보다 크게 형성할 수 있다.
상기 하부스토리지전극은 셀패드와의 계면저항을 낮추는 효과를 얻기위해 콘택홀을 완전히 채울 수 있는 정도이면 바람직하다.
상기 하부스토리지전극 형성 후, 계속하여 상기 상부스토리지전극 형성공정으로 변환시 공정챔버의 동일한 압력하에서 공정가스의 플로우량의 감소에 따른 공정불안을 안정화시키기 위해 상기 상부스토리지전극 형성전 불활성가스인 질소가스를 플로우시켜 압력을 안정화시킨 후, 상기 상부스토리지전극을 형성하는 것이 바람직하다.
계속하여 상기 상부스토리지전극 상에 HSG막을 형성하는 S8 단계로서, 울퉁불퉁한 표면을 갖는 상기 HSG막을 상기 상부스토리지전극 상에 형성시켜 커패시터의 정전용량을 증가시킨다.
계속하여 상기 HSG막 상에 유전체막을 형성하는 S10 단계로서, 상기 유전체막은 통상적으로 사용가능한 것으로서 제한은 없다. 예를들면 NO 막을 증착할 수 있다.
계속하여 상기 유전체막 상에 플레이트전극을 형성하는 S12 단계로서, 상기 유전체막 상에 폴리실리콘을 증착하여 상기 플레이트전극을 형성하여 커패시터를 완성한다.
도5 및 도10은 본 발명에 의한 도3의 커패시터 제조공정을 설명하기 위한 공정단면도들이다.
도5는 하부구조가 형성되어 있는 반도체기판(2) 상에 콘택홀(10)이 형성된 것을 나타내는 단면도로서, 트랜지스터의 소오스영역(4)과 드레인영역(6)에 접하는 셀패드(8)와 상기 드레인영역(6)과 접하는 비트라인(10)이 형성된 반도체기판(2) 전면에 절연막(12) 및 산화막(14)을 형성한 후, 상기 셀패드(8)의 일부분을 노출시키기위해 상기 반도체기판(2)에 포토레지스트를 도포한 후, 노광 및 현상을 통하여 포토레지스트 패턴을 형성하여 식각공정으로 콘택홀(16)을 형성한다.
현재 반도체소자가 고집적화되어감에 따라 콘택홀(16)의 깊이는 점점 깊어가고있다. 상기 콘택홀(16)의 깊이가 깊을 수록 원하는 패턴 프로파일을 얻기가 힘들다. 따라서, 상기 콘택홀(16) 하부에 형성되어 상기 콘택홀(16)의 실지 깊이를 조절하기 위하여 셀패드(8)를 형성시킨다.
도6은 상기 콘택홀(16) 상에 하부스토리지전극(18a)이 형성된 것을 나타내는 단면도이다. 상기 하부스토리지전극(18a)은 후속공정에서 이루어지는 상부 스토리지전극(18)과 더불어 상기 콘택홀(16)을 통하여 소오스영역(4)과 접촉하여 상기 소오스영역(4)으로부터 전달된 전하에 따라 정보를 축적하는 부분이다. 상기 하부스토리지전극(18a)은 저압화학기상증착법을 사용하여 실리콘(Si)을 함유하고 있는 가스와 인(P)을 함유하고 있는 가스의 혼합가스를 공정가스로하여 열분해시켜 인을 불순물로하는 폴리실리콘을 상기 콘택홀(16)을 메몰시켜 형성시킨다. 상기 실리콘(Si)을 함유하고 있는 가스는 사일렌(SiH4) 또는 디사일렌(Si2H6)가스가 바람직하며, 상기 인(P)을 함유하고 있는 가스는 포스핀(PH3)가스가 바람직하다. 상기 포스핀(PH3)가스의 농도는 0.1％ 이고, 캐리어(Carrier) 가스는 질소인 것이 바람직하다. 즉, 저압화학기상증착법으로 공정온도 500 내지 530℃에서 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 200 내지 300 sccm을 공정챔버로 플로우시켜 열분해시켜 증착한다. 상기 불순물의 농도는 상기 포스핀가스의 플로우량에 따라 조정할 수 있다. 상기 하부스토리지전극(18a)은 상기 셀패드(8)와의 계면저항을 낮추는 효과를 얻기위해 상기 콘택홀(16)을 완전히 채울 수 있는 정도이면 바람직하다.
그러므로, 반도체소자 구조의 상기 콘택홀(16)의 직경 및 깊이에 따라 상기 콘택홀(16)에 형성되는 상기 하부스토리지전극(18a) 두께는 다를 수 있다.
도7은 상기 하부스토리지전극(18a) 상에 상부스토리지전극(18b)을 증착하여 사진식각공정을 통하여 형성된 스토리지전극(18)을 나타내는 단면도이다.
상기 상부스토리지전극(18b)의 형성은 상기 하부스토리지전극(18a) 형성과 마찬가지로 저압화학기상증착법으로 공정온도 500 내지 530℃에서 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 100 내지 150 sccm을 공정챔버로 플로우시켜 열분해시켜 증착한다.
이때 주의할 사항은 상기 하부스토리지전극(18a) 증착 후, 동일 압력에서 상기 상부스토리지전극(18b)을 증착시 공급되는 PH3가스의 플로우량 차이 때문에 공정챔버에 압력차이가 발생하여 공정불량을 일으키는 원인이 되므로 상기 상부스토리지전극(18b) 증착전에 상기 상부스토리지전극(18b) 형성시 공급되는 포스핀가스의 플로우량과 동일한 질소가스를 플로우시켜 챔버를 안정화시킨 후, 상기 상부스토리지전극(18b)을 증착한다.
상기 하부스토리지전극(18a)과 상기 상부스토리지전극(18b)의 인(P)의 농도는 상기 하부스토리지전극(18a)이 더 높기 때문에 공급되는 포스핀가스의 플로우량이 상기 상부스토리지전극(18b)을 증착할 때보다 많다.
따라서, 상기 하부스토리지전극(18a)의 인농도를 높게하고, 상기 상부스토리지전극(18b)의 인농도를 낮게하므로서, 종래의 문제점인 계면저항 및 벌크저항이 높은 것에 대한 문제점을 제거할 수 있다. 또한, 상기 상부스토리지전극(18b)의 인농도를 낮게하므로서 후속공정에서 형성된는 HSG막의 그레인 크기를 종래보다 크게할 수 있다.
도8은 상기 스토리지전극(18b) 상에 HSG막(20)이 형성된 것을 나타내는 단면도이다.
상기 HSG막(20)은 비정질실리콘(a-Si)에서 폴리실리콘(Poly Silicon)으로 상태천이하는 과정에서 상기 상태천이 온도영역에서 실리콘의 마이그레이션(Migration)에 의해 표면에너지가 가장 안정된 형태인 반구형태로 형성되는 현상을 이용하는 공정이다. 상기 HSG막(20)은 평평한 표면보다 2 내지 3배의 표면적을 갖는다.
상기 HSG막(20)은 낮은 저압화학기상증착법으로 형성한다. 즉, 공정챔버를 550 ℃, 1 Torr로 유지한 후, 표면반응성이 강한 실리콘계가스인 Si2H6, 또는 SiH4가스를 주입하여 상기 스토리지전극(18) 표면상에 핵생성을 유발시킨 후, 열처리를 하여 상기 핵의 열적이동에 의하여 표면이 울퉁불퉁한 반구형태인 HSG막(20)이 형성된다.
도9는 상기 HSG막(20) 상에 유전체막(22)을 증착시킨 상태를 나타내는 단면도이다.
상기 HSG막(20) 표면에 디사일렌가스와 암모니아가스를 사용하여 질화막을 통상의 방법으로 형성한 다음 상기 질화막 표면을 산화시켜 NO 유전체막(22)을 형성한다. 상기 유전체막(22)은 통상적으로 사용가능한 것으로서 제한은 없다.
도10은 상기 유전체막(22) 상에 플레이트전극(24)을 증착한 것을 나타내는 단면도이다.
상기 유전체막(22) 상에 폴리실리콘막을 증착하여 플레이트전극(24)을 형성하여 상기 커패시터를 완성한다.
상기 상술하는 바와 같이, 스토리지전극(18) 형성공정을 불순물 농도에 따라 2단계로 이원화시키므로서, 하부스토리지전극(18a)의 인(P)농도를 높게하여 상기 하부스토리지전극(18a)과 셀패드(8)와의 계면저항을 낮추고, 상기 상부스토리지전극(18b)의 인(P)농도를 낮게하여 상기 상부스토리지전극(18b) 상에 형성되는 HSG막(20)의 그레인 크기를 크게하므로서 커패시터의 정전용량을 증가시킬 수 있다.
따라서, 종래의 HSG막(20)의 그레인 크기를 증대시키기 위하여 인의 농도를 낮추면, 폴리실리콘의 벌크저항이 높아져 상기 스토리지전극(18)으로서의 기능을 상실하는 문제점과 콘택홀(16)을 통한 상기 스토리지전극(18)과 실리콘 기판(2) 또는 셀패드(8)와의 계면저항이 급격히 높아지게되어 소자의 동작속도가 늦어지는 문제점을 해결할 수 있었다.
따라서, HSG막의 그레인 크기를 크게하여 커패시터 정전용량을 증가시킬 수 있으며, 스토리지전극과 계면저항을 낮게하여 소자의 동작속도를 빠르게 하는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.

Claims (20)

  1. 반도체기판 상에 형성된 콘택홀을 포함하는 하부구조;
    상기 콘택홀을 매몰시키며 상기 하부구조 상에 형성되고, 상기 콘택홀 저면부에서 상부로 갈수록 불순물의 농도가 감소되어 있는 스토리지 전극;
    상기 스토리지전극 상에 형성된 HSG(Hemi Spherical Grain)막;
    상기 HSG막 상에 형성된 유전체막; 및
    상기 유전체막 상에 형성된 플레이트전극;
    을 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 커패시터.
  2. 제 1 항에 있어서,
    상기 커패시터의 스토리지전극의 구조는 핀(Fin)형태와 실린더(Cylinder)형태를 포함하는 스텍(Stack)구조인 것을 특징으로 하는 상기 반도체소자의 커패시터.
  3. 제 1 항에 있어서,
    상기 콘택홀 하부에는 셀패드(Cell Pad)가 형성된 것을 특징으로 하는 상기 반도체소자의 커패시터.
  4. 제 3 항에 있어서,
    상기 셀패드의 재질은 폴리실리콘인 것을 특징으로 하는 상기 반도체소자의 커패시터.
  5. 제 1 항에 있어서,
    상기 스토리지전극의 재질은 인(P)을 불순물로 포함하는 폴리실리콘인 특징으로 하는 상기 반도체소자의 커패시터.
  6. 제 1 항에 있어서,
    상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막인 것을 특징으로 하는 상기 반도체소자의 커패시터.
  7. 1) 하부구조가 형성되어 있는 반도체기판 상에 콘택홀을 형성하는 단계;
    2) 상기 콘택홀에 인(P)을 불순물로 포함하는 폴리 실리콘을 매몰시켜 하부스토리지전극을 형성하는 단계;
    3) 상기 콘택홀에 매몰된 하부스토리지전극에 포함되는 인보다 낮은 농도를 갖는 인을 불순물로 포함하는 폴리 실리콘을 사용하여 상부스토리지전극을 형성하는 단계;
    4) 상기 상부스토리지전극 표면 상에 HSG막을 형성하는 단계;
    5) 상기 HSG막 상에 유전체막을 형성하는 단계; 및
    6) 상기 유전체막 상에 플레이트전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 반도체소자의 커패시터 제조방법.
  8. 제 7 항에 있어서,
    상기 콘택홀 하부에는 셀패드(Cell Pad)를 형성시키는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  9. 제 7 항에 있어서,
    상기 하부스토리지전극 및 상부스토리지전극의 형성은 실리콘(Si)을 함유하고 있는 가스와 인(P)을 함유하고 있는 가스의 혼합가스를 공정가스로 사용하여 저압화학기상증착법(Low Pressure Chemical Vapour Deposition)으로 형성하는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  10. 제 9 항에 있어서,
    상기 실리콘(Si)을 함유하고 있는 가스는 사일렌(SiH4), 디사일렌(Si2H6)가스 및 이들의 혼합 가스이고, 상기 인(P)을 함유하고 있는 가스는 포스핀(PH3)인 것을 특징으로 하는 상기반도체소자의 커패시터 제조방법.
  11. 제 9 항에 있어서,
    상기 인(P)을 함유하고 있는 가스는 포스핀(PH3)가스인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  12. 제 10 항에 있어서,
    상기 포스핀(PH3)가스의 농도는 0.1％ 이고, 캐리어(Carrier) 가스는 질소인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  13. 제 9 항에 있어서,
    상기 하부스토리지전극 형성시에는 상기 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 200 내지 300 sccm를 플로우시키고, 상기 상부스토리지전극 형성시에는 상기 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 100 내지 150 sccm를 플로우시키고, 상기 하부스토리지전극 및 상기 상부스토리지전극 형성시 공정온도는 500 내지 530℃인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  14. 제 9 항에 있어서,
    상기 상부스토리지전극 형성시에는 상기 디사일렌(Si2H6)가스 400 내지 600 sccm과 상기 포스핀가스 100 내지 150 sccm를 플로우시키는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  15. 제 13 항 또는 제 14 항에 있어서,
    상기 하부스토리지전극 및 상기 상부스토리지전극 형성시 공정온도는 500 내지 530℃인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  16. 제 7 항에 있어서,
    상기 하부스토리지전극의 형성은 상기 콘택홀을 매몰시키는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  17. 제 11 항에 있어서,
    상기 하부스토리지전극 형성 후, 상부스토리지전극 형성전 포스핀가스 대신에 질소가스를 플로우시켜 공정을 안정화 시키는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  18. 제 7 항에 있어서,
    상기 유전체막은 질화막인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  19. 제 18 항에 있어서,
    상기 질화막은 실리콘을 함유하고 있는 가스와 암모니아(NH3)가스를 사용하여 형성하는 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
  20. 제 18 항에 있어서,
    상기 유전체막은 NO (나이트라이드(N)/옥사이드(O))막 또는 ONO(옥사이드(O)/나이트라이드(N)/옥사이드(O))막인 것을 특징으로 하는 상기 반도체소자의 커패시터 제조방법.
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