KR20010059517A - 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법 - Google Patents

Abstract

본 발명은 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법에 관한 것으로서, 특히 이 방법은 층간절연막의 콘택홀을 통해서 하부 기판의 접합면과 수직으로 연결되는 콘택 플러그를 형성한 후에 기판 전면에 희생 절연막을 형성하고 이 막 내에 콘택홀을 형성하며, 희생 절연막 전면에 도프트 폴리실리콘 및 언도프트 폴리실리콘을 순차 증착하며, 콘택홀에 매립되도록 갭필막을 형성한 후에, 언도프트 폴리실리콘 및 도프트 폴리실리콘을 희생 절연막이 드러날때까지 화학기계적연마하고 희생 절연막만은 소정 깊이 더 식각하며, 희생 절연막 표면에 노출된 폴리실리콘막 최상단부분만 도프트 폴리실리콘으로 만들고, 희생 절연막과 갭필막을 제거하여 층간 절연막 상부에서 콘택 플러그와 연결되며 실린더 구조의 폴리실리콘막으로 이루어진 하부전극을 형성한 후에, 선택적 실리콘 성장공정을 실시하여 하부전극의 실린더 최상단면을 제외한 내측 부분에 요철 실리콘 표면을 형성한다. 이에 따라, 본 발명은 실린더형 하부 전극의 실린더 상단 부분에 MPS 성장이 잘 이루어지지 않는 고농도 도핑 공정을 실시함으로써 하부전극 사이의 브릿지를 막을 수 있다.

Description

고집적 반도체 메모리장치의 실린더형 하부전극 제조방법{Method for forming cylinder type bottom electrode intergrated memory device}

본 발명은 반도체장치의 커패시터 제조방법에 관한 것으로서, 특히 DRAM 등의 메모리소자의 실린더구조 하부 전극 제조 공정시 선택적 준안정성 폴리실리콘(Metastable PolySilicon: 이하 선택적 MPS라 칭함) 성장공정을 적용하여 그 커패시턴스를 크게 증가시킬 수 있는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법에 관한 것이다.

현재 반도체 소자는 고집적화를 달성하기 위하여 셀 면적의 감소 및 동작 전압의 저전압화에 관한 연구/개발이 활발하게 진행되고 있다. 더구나, 반도체 소자의 고집적화가 이루어질수록 커패시터의 면적은 급격하게 감소하고 있기 때문에 기억소자의 동작에 필요한 전하 즉, 단위 면적에 확보되는 커패시턴스를 더욱 증가시켜야만 한다.

한편, 메모리 셀에 사용되는 커패시터의 기본 구조는 스토리지노드(storage node)용 하부전극, 유전체막 및 플레이트노드(plate node)용 상부전극으로 구성된다. 이러한 구조를 가지는 커패시터는 작은 면적 내에서 보다 큰 고정전용량을 얻기 위해서 첫째 얇은 유전체막 두께를 확보하거나, 둘째 3차원적인 커패시터의 구조를 통해서 유효 면적을 증가하거나, 셋째 유전율이 높은 물질을 사용하여 유전체막을 형성하는 등의 몇 가지 조건이 만족되어야만 한다.

반도체장치의 커패시터는 통상적으로 주어진 유전체막의 두께에서 누설 전류가 적어지면 적어질수록, 파괴 전압이 커지면 커질수록 좋은 유전체막을 얻지만 유전체막의 두께가 100Å 이하로 박막화될 경우 파울러-노드하임(Fowler-Nordheim) 터널링에 의하여 누설 전류가 증가하여 신뢰성이 저하되기 때문에 이 방법은 한계가 있다. 또한, 고집적화 메모리장치의 좁은 면적에서도 고정전용량의 확보가 충분히 이루어질 수 있도록 메모리 셀의 커패시터에서 높은 유전율을 갖는 물질을 이용하는 방법이 계속 연구중에 있다.

그리고, 마지막으로 커패시터의 유효 면적을 증가시키기 위해서 3차원 구조로 하부 전극의 단면적을 증가시키는 방법이 진행중에 있다.

이러한 방법들 중에서도, 셀 동작에 필요로 하는 일정량 이상의 전하 보전 용량의 확보를 위해서 최근에는 하부 전극의 실리콘을 반구형 요철(凹凸)구조로 실리콘을 성장시켜 낮은 단차를 유지하면서 그 표면적으로 증가시키는 기술이 널리 이용되고 있다. 이러한 기술을 선택적 MPS 공정이라 하는데, 그 주요 내용은 언도프트 및 저농도 도프트 폴리실리콘 표면을 시딩(seeding)한 후에 작은 비정질 실리콘(amorphous ) 그레인을 형성하여 그 표면에 요철을 형성하는 것이다.

그러나, 기존의 공정은 상술한 MPS공정에 의해 실리콘막 표면에 비정질 실리콘 그레인이 약하게 접속된 경우 후속공정에 의해 떨어져나와 인접층과 단락을 일으킬 가능성이 있다. 즉, 반도체소자의 축소로 셀과 셀 사이의 공간이 점차 감소되어 하부 전극 사이가 좁을 경우 하부 전극의 실린더 외측 실리콘 그레인들이 브로큰(broken)되면서 셀 사이의 하부 전극에서 브릿지(bridge)가 발생하게 되거나 후속 금속 콘택 식각 공정의 마진을 줄여 수율이 저하되는 문제점이 있었다.

본 발명의 목적은 커패시터의 단면적을 증가시키기 위해서 실린더형 하부 전극의 실린더 상단 부분에 MPS 성장이 잘 이루어지지 않는 고농도 도핑 공정을 실시함으로써 하부전극 사이의 브릿지를 막을 수 있는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법을 제공하는데 있다.

도 1 내지 도 7은 본 발명에 따른 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법을 설명하기 위한 공정 순서도.

* 도면의 주요 부분에 대한 부호 설명 *

10: 기판의 하부 구조물

11: 층간 절연막

12: 콘택 플러그

14: 희생 절연막

16: 도프트 폴리실리콘막

18: 언도프트 폴리실리콘막

20: 갭필막

22: MPS 요철 표면

24: 유전체막

26: 상부전극

상기 목적을 달성하기 위하여 본 발명은 고집적 반도체 메모리장치의 실린더형 커패시터의 하부전극 제조방법에 있어서, 반도체 소자를 구비한 반도체기판 상부에 소자의 층간 절연을 위한 층간절연막을 형성하고, 층간절연막의 콘택홀을 통해서 하부 기판의 접합면과 수직으로 연결되는 콘택 플러그를 형성하는 단계와, 기판 전면에 희생 절연막을 형성한 후에 이 막 내에 콘택홀을 형성하는 단계와, 희생 절연막 전면에 도프트 폴리실리콘 및 언도프트 폴리실리콘을 순차 증착하는 단계와, 콘택홀에 매립되도록 갭필막을 형성하는 단계와, 언도프트 폴리실리콘 및 도프트 폴리실리콘을 희생 절연막이 드러날때까지 화학기계적연마하고 희생 절연막만은 소정 깊이 더 식각하는 단계와, 희생 절연막 표면에 노출된 폴리실리콘막 최상단부분만 도프트 폴리실리콘으로 만드는 단계와, 희생 절연막과 갭필막을 제거하여 층간 절연막 상부에서 콘택 플러그와 연결되며 실린더 구조의 폴리실리콘막으로 이루어진 하부전극을 형성하는 단계와, 하부전극에 선택적 실리콘 성장공정을 실시하여실린더 최상단면을 제외한 내측 부분에 요철 실리콘 표면을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.

본 발명의 기술적 원리는 고농도 도핑된 폴리실리콘에서는 MPS 공정이 진행되지 않고 낮은 도핑 농도를 갖는 폴리실리콘에서는 MPS 공정이 진행되는 특성을 이용한 것이다. 이에 따라, 본 발명은 콘택홀에 도프트 폴리실리콘과 언도프트 폴리실리콘을 증착한 후에 실린더 상단부분만의 폴리실리콘을 고농도 도핑함으로써 이후 MPS 공정시 실린더 상단 부분을 제외한 실린더 내측 부분에만 MPS 요철 표면이 형성되기 때문에 고집적 반도체장치의 하부전극 사이의 브릿지현상을 막을 수 있다.

이하, 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세하게 설명하고자 한다.

도 1 내지 도 7은 본 발명에 따른 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법을 설명하기 위한 공정 순서도이다. 이를 참조하면, 본 발명의 실시예는 64M DRAM급 이상의 반도체장치에서 이너 실린더(inner cylinder) 구조를 채택한 하부 전극 제조 공정을 설명하면 다음과 같다.

우선, 도 1에 도시된 바와 같이, 반도체기판으로서 실리콘 기판(10)에 필드 산화막(미도시함)을 형성하여 소자의 활성 영역과 비활성 영역을 정의하고, 그 기판 상부면에 일련의 소자 공정으로 게이트산화막, 게이트전극, 스페이서 및 소스/드레인 영역을 갖는 트랜지스터(미도시)를 형성한다.

그리고, 그 기판의 하부 구조물(10) 전면에 USG(Undoped Silicate Glass), BPSG(Boro Phospho Silicate Glass) 및 SiON 중에서 선택한 물질을 증착하고 화학적기계적연마(Chemical Mechanical Polishing) 공정을 실시하여 층간절연막(11)을 형성한다. 그 다음, 층간절연막(11)내에 콘택홀을 형성하고 도프트 폴리실리콘을 매립한 후에 이를 화학기계적연마하여 기판의 활성 영역(소스/드레인 영역)에 접하는 콘택 플러그(12)를 형성한다.

그리고, 상기 기판 전면에 이너 실린더 구조의 하부 전극을 형성하기 위하여 희생절연막(14)을 형성한다. 여기서, 희생절연막(14)은 USG, PSG, BPSG, PE-TEOS(Plasma Enhanced Tetra Ethly Ortho Silicate), LP-TEOS(Plasma Pressure TEOS) 중에서 어느 한 물질을 이용한다.

그 다음, 상기 희생절연막(14)내에 하부전극 영역을 정의하기 위한 마스크를 이용한 사진 및 식각 공정으로 희생절연막(14)내에 콘택홀을 형성하고, 이러한 콘택홀에 의해 콘택 플러그(12)의 표면이 개방된다. 그리고나서, 본 발명에 따른 하부 전극 제조 공정을 실시한다.

이에, 상기 희생절연막(14) 전면에 도프트 폴리실리콘 (16) 및 언도프트 폴리실리콘(18)을 순차적으로 증착한다. 이때, 상기 도프트 폴리실리콘막(16) 및 언도프트 폴리실리콘막(18)의 두께는 각각 100∼500Å의 범위에서 조정한다.

이어서, 도 2에 도시된 바와 같이 콘택홀에 매립되도록 갭필막(20)을 형성한다. 여기서, 갭필막(20)은 산화물질 및 포토레지스트 중에서 어느 하나를 이용하되, 이후 실시될 화학기계적연마 공정시 하부 실리콘막의 장벽 역할을 하기 위하여갭필막을 두껍게 형성한다.

이어서, 도 3에 도시된 바와 같이 화학기계적연마(chemical mechanical polishing) 또는 전면 식각(etch back) 공정을 실시하여 도프트 폴리실리콘(16) 및 언도프트 폴리실리콘(18)을 희생절연막(14) 표면이 드러날때까지 화학기계적연마하여 콘택홀에 형성되지 않는 희생절연막(14) 상부의 실리콘막을 제거한다.

그리고, 참조 부호 a에 도시된 바와 같이 희생 절연막(14)을 소정 깊이 더 식각해서 도프트 폴리실리콘(16) 및 언도프트 폴리실리콘(18) 상단 부분을 개방한다. 이때, 희생절연막(14)의 식각 깊이는 이후 폴리실리콘의 도핑 처리에 필요한 깊이이며 5000Å 이내로 한다.

그 다음, 도 4에 도시된 바와 같이 희생 절연막(14) 표면에 노출된 폴리실리콘막 최상단부분만 도프트 폴리실리콘(17)으로 만든다. 이때, 공정은 갭필막(20)의 재료가 산화물질일 경우 P 고농도 이온주입 공정을 이용하되, 그 농도를 1E20ions/㎠ 이상으로 하여 희생 절연막(14)이 형성되지 않고 노출된 폴리실리콘막(a)을 도핑한다. 여기서, 고농도 이온 주입 공정은 POCl3 도핑, 플라즈마 도핑, 및 열 도핑 공정 중에서 어느 하나를 이용한다.

반면에, 상기 갭필막(20)의 재료가 포토레지스트일 경우에는 P 도핑막을 저온에서 증착하고 열처리 공정을 실시하여 식각된 희생절연막(14)에 의해 노출된 폴리실리콘막 최상단부분(17)만 도프트 폴리실리콘으로 변형시킨다. 상기 P 도핑막 증착 두께는 100Å이하로 한다.

그 다음, 도 5에 도시된 바와 같이 희생 절연막(14)과 갭필막(20)을 제거한다. 이로 인해, 상기 층간 절연막(11) 상부에는 콘택 플러그(12)와 연결되며 실린더 구조의 폴리실리콘막으로 이루어진 하부전극이 형성된다.

계속해서, 도 6에 도시된 바와 같이 하부전극에 선택적 MPS 공정을 실시하여 실린더 최상단면(17)을 제외한 내측 부분에 요철 실리콘 표면(22)을 형성하여 하부전극의 표면적을 증가시킨다. 이에 따라, MPS 제조 공정시 하부전극의 실린더 상단 부분(17)은 고농도 도핑처리되어 있기 때문에 요철 형태의 실리콘 그레인이 성장되지 않고 실린더 내측의 언도프트 폴리실리콘막만이 선택적 MPS 공정에 의해 요철 실리콘 그레인 형태로 성장하게 된다.

추가적으로, 상기와 같은 이너 실린더형 하부 전극에 부족한 P를 보충하면서 정전용량을 높이기 위하여 인시튜의 P 도핑처리를 실시한다.

계속해서, 도 7에 도시된 바와 같이 P 도핑 처리된 하부 전극에 유전체박막(24) 및 상부전극(26)을 형성한다.

그러므로, 본 발명의 실시예에 따른 커패시터 제조 방법은 실린더구조의 하부전극 내측/외측에 모두 MPS처리된 경우나 실린더 내부에만 MPS처리된 구조에 비해 하부전극사이의 브릿지를 크게 줄일 수 있다. 그러나, 하부전극의 실린더 상단부분에는 고농도 도핑 처리에 의해 MPS처리가 되지 않기 때문에 표면적이 감소하게 된다. 이를 방지하고자 희생 절연막 식각 높이를 크게 할 경우 커패시터의 용량이 감소하게 되므로 커패시턴스를 고려하여 실린더 상단 부분의 폴리실리콘막 노출 높이를 최소화하는 것이 바람직하다.

상술한 바와 같이 본 발명에 따른 하부전극 제조 방법을 고집적 반도체 메모리장치의 제조 공정에 이용하게 되면,

그런데 기존 공정에서는 undoped-Poly Si층이 상단부에 노출되어 있기 때문에 MPS가 형성되게 된다. 따라서 상단부에 형성된 MPS Particle이 후속공정에서 Particle로서 작용하게 될 수 있으며 이로 인한 storage node간의 bridge가 발생하게 된다.

하부전극의 단면적을 증가하기 위해 실시하는 MPS 공정시 하부전극 사이의 실리콘 브릿지현상을 막을 수 있어 제조 수율을 증가시킬 수 있다.

Claims (7)

1. 고집적 반도체 메모리장치의 실린더형 커패시터의 하부전극 제조방법에 있어서,

   반도체 소자를 구비한 반도체기판 상부에 소자의 층간 절연을 위한 층간절연막을 형성하고, 상기 층간절연막의 콘택홀을 통해서 하부 기판의 접합면과 수직으로 연결되는 콘택 플러그를 형성하는 단계;

   상기 기판 전면에 희생 절연막을 형성한 후에 이 막 내에 콘택홀을 형성하는 단계;

   상기 희생 절연막 전면에 도프트 폴리실리콘 및 언도프트 폴리실리콘을 순차 증착하는 단계;

   상기 콘택홀에 매립되도록 갭필막을 형성하는 단계;

   상기 언도프트 폴리실리콘 및 도프트 폴리실리콘을 희생 절연막이 드러날때까지 화학기계적연마하고 상기 희생 절연막만은 소정 깊이 더 식각하는 단계;

   상기 희생 절연막 표면에 노출된 폴리실리콘막 최상단부분만 도프트 폴리실리콘으로 만드는 단계;

   상기 희생 절연막과 갭필막을 제거하여 상기 층간 절연막 상부에서 콘택 플러그와 연결되며 실린더 구조의 폴리실리콘막으로 이루어진 하부전극을 형성하는 단계; 및

   상기 하부전극에 선택적 실리콘 성장공정을 실시하여 실린더 최상단면을 제외한 내측 부분에 요철 실리콘 표면을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.
2. 제 1항에 있어서, 상기 도프트 폴리실리콘막 및 언도프트 폴리실리콘막의 두께는 100∼500Å인 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.
3. 제 1항에 있어서, 상기 갭필막은 산화물질 및 포토레지스트 중에서 어느 하나인 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.
4. 제 1항 및 제 3항에 있어서, 상기 갭필막이 산화물질일 때 노출된 폴리실리콘막 최상단부분만 도프트 폴리실리콘으로 만드는 공정은, P 고농도 이온주입 공정을 이용하되, 그 농도가 1E20ions/㎠ 이상인 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.
5. 제 4항에 있어서, 상기 고농도 이온 주입 공정은 POCl3 도핑, 플라즈마 도핑, 및 열 도핑 공정 중에서 어느 하나를 이용하는 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.
6. 제 1항 및 제 3항에 있어서, 상기 갭필막이 포토레지스트일 때 노출된 폴리실리콘막 최상단부분만 도프트 폴리실리콘으로 만드는 공정은, P 도핑막을 저온에서 증착하고 열처리 공정을 실시하되, 그 증착 두께를 100Å이하로 하는 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.
7. 제 1항에 있어서, 상기 선택적 준안정성 폴리실리콘 성장공정을 실시한 후에, 상기 하부전극에 도핑 공정을 추가 실시하는 것을 특징으로 하는 고집적 반도체 메모리장치의 실린더형 하부전극 제조방법.