KR100620660B1 - 반도체 소자의 저장전극 제조 방법 - Google Patents

Abstract

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 실리콘층 표면의 반구형 실리콘 그레인 성장을 효과적으로 제어하고 그에 따른 종래기술의 문제점 해결하기 위하여, 반도체기판에 수직한 방향으로 저장전극 영역의 저장전극용 도전층에 불순물을 이온주입하여 저장전극 영역의 저부 및 측벽 상면의 저장전극용 도전층에서 반구형 실리콘 그레인의 성장을 억제할 수 있도록 함으로써 저장전극 영역 저부에서 유전체막의 단차피복 특성을 향상시키고 완성된 저장전극의 브릿지 현상을 억제할 수 있도록 하는 기술이다.

Description

반도체 소자의 저장전극 제조 방법{Method for fabricating storage node of semiconductor device}

도 1 및 도 2 는 종래기술의 문제점이 도시된 반도체 소자의 저장전극을 도시한 단면 및 평면 사진.

도 3 및 도 4 는 본 발명에 따른 반도체소자의 저장전극 제조방법의 원리를 설명하기 위한 그래프 및 사진.

도 5a 내지 도 5g 는 본 발명의 실시예에 따른 반도체 소자의 저장전극 제조 공정을 도시한 단면도.

표 1 은 본 발명의 원리를 설명하기 위해 도 3 및 도 4 에 사용되는 시뮬레이션 자료.

< 도면의 주요부분에 대한 부호의 설명 >

11 : 반도체기판 13 : 층간절연막

15 : 저장전극 콘택플러그 17 : 베리어막

19 : 저장전극 희생막 21 : 저장전극 영역

23 : 제1비정질실리콘 25 : 제2비정질실리콘

27 : 감광막 29 : 불순물

31 : 반구형 실리콘 그레인 33 : 저장전극

본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 특히 삼차원적인 구조의 저장전극의 표면적 증가 및 특성을 향상시킬 수 있도록 하는 기술에 관한 것이다.

이상적인 캐패시터는 작은 크기에 용량이 큰 것으로 소자가 더욱더 집적화되면서 그 필요성이 대두되고 있다. 일반적으로, 캐패시터의 용량은 전극면의 면적과 유전체의 유전상수에 의해 좌우되는 바, 유전상수가 큰 신물질 도입에 연구가 집중되고 있는 추세이다.

현재, 널리 사용되고 있는 DRAM(Dynamic Random Access Memory)은 트랜지스터와 캐패시터가 각각 하나씩으로 구성된 셀구조를 가지고 있으며, 이러한 셀 구조는 현재까지 크게 바뀌지 않고 유지되어 왔다. 그러나, 소자의 고집적화가 빠른 속도로 진행됨에 따라 셀을 이루고 있는 트랜지스터와 캐패시터, 셀 사이의 절연을 담당하는 소자분리의 영역 크기가 크게 작아지게 되었고, 이에 따라 각 반도체 구성 요소들에 여러 문제점을 유발시키고 있다.

종래의 캐패시터 면적을 증가시키려는 노력은 첫째, 캐패시터를 3차원으로 디자인하여 적층구조(Stacked structure)또는 트렌치 구조(Trench structure)로 만들므로서 소자의 면적과 간격을 확보하는 것이다. 둘째, 전하저장의 표면에 요철을 주어 유효 면적을 증가시키므로서 축전량을 확보하려는 시도인데, MPS(Metastable PolySilicon)를 전극 상부에 증착하는 방법이다. MPS는 LPCVD(Low Pressure Chemical Vaper Deposition) 시스템에서 실리콘을 580℃ 근방에서 증착할 때, 폴리실리콘 표면이 반구형되면서 증착되는 것으로 일반적으로는 HSG(hemispherical shaped grains; 이하 반구형 실리콘 그레인이라 함)라고도 한다. 580℃의 온도는 증착된 실리콘의 구조가 비정질에서 다결정으로 변하는 천이 구역에 해당되며, 이 천이 구역은 온도와 압력, SiH₄의 유속 등의 증착 변수 함수이다. 전극의 표면을 이처럼 요철을 만들어 표면적을 증가시킬 경우, 평탄화 전극 구조에 비해 약 2 배 가량 전극용량을 증가시킬 수 있다.

도시되지 않았으나, 종래기술에 따른 반도체 소자의 저장전극 형성 공정을 설명하면 다음과 같다.

먼저, 이온주입을 통해 반도체기판 내부에 소스/드레인 접합 등의 불순물 확산영역을 형성한 후, 기판 상에 게이트전극을 형성한 다음, 전체 구조 상부에 평탄화된 층간절연막을 형성한다.

이어, 층간절연막을 선택적으로 식각하여 전하저장 전극 콘택을 위해 불순물 확산영역 상부를 노출시킨 후, 폴리실리콘 등을 이용하여 전술한 콘택 내부에 부분 매립되도록 플러그를 형성한다.

이어서, Ti, TiN, TiSi₂ 등을 이용한 베리어막을 형성한 다음, 층간절연막 표면이 노출될 때까지 베리어막을 전면식각(Etchback) 또는 화학기계적연마(Chemical Mechanical Polishing; 이하 CMP라 함) 등을 이용하여 평 탄화시킨다.

계속해서, 평탄화된 전체 구조 상부에 산화막 등을 이용하여 저장전극의 높이 및 용량을 결정짓는 캐패시터 희생막을 증착한 다음, 평탄화 공정을 실시한다.

이어, 저장전극 희생막을 선택적으로 식각하여 베리어막 표면을 노출시키는 저장전극 영역을 형성하는 바, 캐패시터의 정전용량을 확보하기 위해 캐패시터의 수직 높이를 결정하는 저장전극 희생막의 두께를 두껍게 할수록 콘택 영역은 고집적화에 따른 식각 특성상 상기 저장전극 영역 하부로 갈수록 그 폭이 좁아지게 된다.

따라서, 상기 저장전극 영역 하측은 그 상측에 비해 그 폭이 좁다. 한편, 이러한 프로파일은 그 수직 단차에 의해 필연적으로 발생하는 것으로, 일반적으로 저장전극 영역 상부에서 저면으로 약 2/3 지점까지는 수직 프로파일을 갖으나, 저면에서 상부로 약 1/3 지점까지는 도시된 바와 같이 경사를 갖게 된다.

이어서, 저장전극용 실리콘층을 형성하는 바, 전술한 저장전극 영역이 형성된 프로파일을 따라 형성되도록 한다.

이때, 저장전극용 실리콘층(15)은 다층구조로 형성하되, 그 최상부에 불순물이 도핑되지 않은 실리콘층 포함하도록 하는 바, 이는 불순물이 도핑된 경우 후속 반구형 실리콘 그레인 형성시 도핑된 불순물이 실리콘의 이동을 방해하여 반구형 실리콘 그레인 형성이 억제되기 때문이다.

따라서, 실리콘층은 도핑되지 않은 실리콘층 하부에 전도 특성을 갖기 위해 도핑된 층을 갖는 바, 주로 폴리실리콘을 이용하며 비정질실리콘을 이용하는 경우 에는 추가의 공정이 필요하게 된다.

한편, 도핑되지 않은 실리콘층 하부에는 전기전도성을 갖는 저장전극용 물질 즉, W, Pt, Ir, Ru, Ti, Ta 또는 이들의 산화물을 형성할 수도 있다.

다음으로, 상기 실리콘층 표면을 따라 반구형 실리콘 그레인을 형성하는 바, 그레인 사이즈가 작고 조밀하도록 챔버 내의 온도와 압력 및 SiH₄의 유속 등의 증착 변수를 적절히 조절한다.

이어, 저장전극 희생막 표면이 노출될 때가지 전면식각 또는 CMP 등의 평탄화 공정을 실시하여 이웃하는 전하저장 전극이 서로 분리되도록 한다.

한편, 콘택 사이즈가 작기 때문에 홈의 하부 즉, 실리콘층과 베리어막이 접하는 부분에서는 실리콘층 상부에 비해 그 폭이 더욱 좁아지게 되어, 저장전극 영역 하부에서 반구형 실리콘 그레인 끼리 서로 붙거나, 또는 그 사이의 간격이 매우 좁아지게 된다.

이는 후속 유전체막 및 플레이트 전극 형성시 상기 저장전극 영역 하부에서의 단차피복성(Step coverage) 열화를 초래하게 된다.

다음으로, 상기 저장전극 절연막을 제거한 다음, 반구형 실리콘 그레인을 갖는 실리콘층 상에 Ta₂O₅ 등의 유전체막을 형성하고, 그 상부에 W, Pt, Ir, Ru, Ti, Ta 또는 이들의 산화물을 이용하여 플레이트 전극을 형성함으로써 캐패시터 형성 공정이 완료된다.

도 1 은 저장전극 영역의 하부에 유전체막을 형성할 때 유발되는 단차피복성 의 저하 현상을 도시한 단면 사진이고, 도 2 는 저장전극 상측에 형성되는 반구형 실리콘으로 인하여 이웃하는 저장전극과 브릿지 현상을 유발시킨 것을 도시한 평면 사진이다.

상기한 바와 같이 종래기술에 따른 반도체소자의 저장전극 제조방법은, 저장전극 영역의 하부에서 반구형 실리콘 그레인 상에 형성되는 유전체막의 단차피복성이 나쁘게 되어 균일한 두께의 유전체막을 형성하기 어려워 소자의 특성을 열화시키는 문제점이 있으며, 저장전극 상부에 형성되는 반구형 실리콘 그레인으로 인하여 이웃하는 저장전극과 브릿지되는 현상이 유발되는 문제점이 있다.

본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위해 제안된 것으로서, 유전체막의 증착공정으로 인한 특성열화를 방지하고 저장전극 간의 브릿지 현상을 방지할 수 있도록 하는 반도체소자의 저장전극 제조방법을 제공하는데 그 목적이 있다.

상기 목적을 달성하기 위해 본 발명에 따른 반도체소자의 저장전극 제조방법은,

저장전극 콘택플러그를 노출시키는 저장전극 영역이 정의된 저장전극 희생막을 형성하는 단계;

상기 저장전극 영역 표면에 저장전극용 도전층을 형성하되, 불순물이 도핑된 제1비정질실리콘과 도핑되지 않은 제2비정질실리콘의 적층구조로 형성하는 단계;

상기 저장전극 영역 저부 및 측벽 상면의 저장전극용 도전층에 불순물을 이온주입하는 단계; 및

상기 저장전극 영역 측벽의 저장전극용 도전층 상에 반구형 실리콘 그레인을 형성하는 단계를 포함하는 것과,

상기 제1비정질실리콘층은 450 ∼ 550 ℃ 의 온도 및 0.2 ∼ 3 Torr 의 압력 조건을 갖는 LPCVD 방법으로 1E21 ∼ 1E22 원자/cc 의 인(P) 농도로 도핑된 것과,

상기 제2비정질실리콘층은 50 ∼ 300 Å 두께로 형성하는 것과,

상기 제1 및 제2 비정질실리콘층은 인시튜 ( in-situ ) 공정으로 실시하는 것과,

상기 제1비정질실리콘층은 상기 저장전극용 도전층 전체두께의 5 ∼ 70 퍼센트 두께로 형성하는 것과,

상기 이온주입공정은 31P 불순물이나 75As 불순물을 1E16 ∼ 1E17 의 농도를1 ∼ 10 KeV 에너지로 반도체기판에 수직하게 실시하는 것과,

상기 이온주입공정은 -60°∼ 60°만큼 트위스트 ( twist ) 하며 실시하거나 트위스트하며 1 ∼ 4 회 회전시켜 실시하는 것과,

상기 반구형 실리콘 그레인의 성장공정은 1E-4 ∼ 1E-7 Torr 의 진공에서 실리콘 소오스 가스를 이용한 씨딩 ( seeding ) 및 진공에서의 어닐링 공정을 이용하여 실시하는 것을 특징으로 한다.

한편, 표 1, 도 3 및 도 4를 참조하여 본 발명의 원리를 설명하면 다음과 같다.

표 1 은 불순물의 이온주입 조건에 따른 반구형 실리콘 그레인의 성장여부를 도시한 시물레이션 자료로서, ①, ②, ③, ④ 및 ⑤ 의 조건을 따라 각각 실시한 것이다. 도 3은 이온주입 깊이에 따른 임플란트 효과를 도시한 그래프이며, 도 4 는 상기 표 1의 조건에 따라 형성되는 반구형 실리콘 그레인의 성장을 도시한 사진으로서, 상기 도 3 과 도 4 는 상기 표 1 의 ①, ②, ③, ④ 및 ⑤ 조건에 따라 형성된 것이다.

도 4를 참조하면, 상기 표 1 의 ④ 및 ⑤ 조건에서 반구형 실리콘 그레인이 성장되지 않음을 알 수 있다.

즉, 반구형 실리콘 그레인의 성장 여부를 결정하는 농도 및 깊이는 Rp : 114 Å 이내이고, 피크 ( peak ) 농도는 2.18E21 이상이며, 이온주입시 이들 조건을 구현하는 에너지와 도즈 ( dose ) 에서 반구형 실리콘 그레인의 성장이 실현 가능함을 표 1과 도 4를 통해 확인할 수 있다.

본 발명은, 상기 표 1, 도 3 및 도 4 의 조건에 따른 반구형 실리콘 그레인 의 성장 특성을 이용하여 저장전극 영역 저부의 저장전극용 실리콘층과 저장전극 영역의 측벽을 따라 구비되는 저장전극의 측벽 상면에 반구형 실리콘 그레인이 성장되지 않도록 소정의 불순물을 이온주입하여 종래기술의 문제점을 해결하는 것이다. 참고로, 종래기술의 문제점은 저장전극 영역 저부의 반구형 실리콘 그레인으로 인한 유전체막의 단차피복 특성 열화되고, 저장전극 상측면의 반구형 실리콘 그레인으로 인한 저장전극 간의 브릿지 현상이다.

이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명한다.

도 5a 내지 도 5g 는 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 형성 공정을 도시한 단면도이다.

도 5a를 참조하면, 반도체기판(11) 상에 소자분리막(미도시), 게이트전극(미도시) 및 비트라인(미도시) 및 저장전극 콘택플러그(15)가 구비되는 층간절연막(13)을 형성한다.

그 다음, 상기 층간절연막(13) 상부에 베리어막(17)을 형성하고 그 상부에 저장전극 희생막(19)을 형성한다.

이때, 베리어막(17)은 Ti, TiN, TiSi₂ 등과 같은 물질로 형성하고, 상기 저장전극 희생막(19)은 BPSG, BSG, PSG 및 이들의 조합으로 이루어진 산화막과 같이 불순물이 도핑된 산화막으로 형성한다.

도 5b를 참조하면, 저장전극 마스크(미도시)를 이용한 사진식각공정으로 상기 저장전극 희생막(19) 및 베리어막(17)을 식각하여 상기 저장전극 콘택플러그(15)를 노출시키는 저장전극 영역(21)을 형성한다.

도 5c를 참조하면, 상기 저장전극 영역(21)을 포함한 전체표면상부에 저장전극용 도전층을 형성한다.

이때, 상기 저장전극용 도전층은, 450 ∼ 550 ℃ 의 온도 및 0.2 ∼ 3 Torr 의 압력 조건을 갖는 LPCVD 방법으로 1E21 ∼ 1E22 원자/cc 의 인(P) 농도로 도핑된 제1비정질실리콘층(23)을 50 ∼ 300 Å 두께로 형성하고, 그 상부에 언도프드된 제2비정질실리콘층(25)을 인시튜 ( in-situ ) 공정으로 형성하여 상기 제1 및 제2 비정질실리콘층(23,25)의 적층구조로 형성한다.

여기서, 상기 제1비정질실리콘층(23)은 상기 저장전극용 도전층 전체두께의 5 ∼ 70 퍼센트 두께로 형성한 것이다.

도 5d를 참조하면, 전체표면상부에 감광막(27)을 도포하고 상기 저장전극 희생막(19)이 노출될 때까지 평탄화식각하여 상기 저장전극 영역(21)에만 감광막(27)을 남긴다.

도 5e를 참조하면, 상기 감광막(27)을 H₂SO₄와 H₂O₂ 의 혼합용액을 이용하여 제거한다.

도 5f를 참조하면, 저장전극용 도전층(23,25)을 포함한 전체표면상부에 불순물(29)을 이온주입하되, 반도체기판(11)과 수직한 방향으로 이온주입하여 상기 저장전극 영역(21) 측벽의 상측에 형성된 부분과 저장전극 영역(21)의 저부에 형성된 저장전극용 도전층에만 이온주입되고, 상기 저장전극 영역(21)의 측벽에 형성된 저장전극용 도전층에는 불순물이 주입되지 않는다.

이때, 상기 이온주입 공정은 31P 불순물이나 75As 불순물을 1E16 ∼ 1E17 의 농도를 1 ∼ 10 KeV 의 에너지로 실시하되, -60°∼ 60°만큼 트위스트 ( twist ) 하며 실시하거나 트위스트하며 1 ∼ 4 회 회전시켜 실시한 것이다.

이로 인하여, 상기 불순물이 이온주입된 부분은 후속 공정으로 실시되는 반구형 실리콘 그레인의 선택성장 공정시 반구형 실리콘 그레인이 성장되지 않는다.

도 5g를 참조하면, 산화막 식각용액으로 표면을 세정하고 선택적인 반구형 실리콘 성장공정을 실시하여 상기 저장전극 영역(21)의 측벽에 형성된 저장전극용 도전층의 상면에만 반구형 실리콘 그레인(31)을 성장시킨다.

이때, 상기 반구형 실리콘 그레인(31)의 성장공정은 1E-14 ∼ 1E-7 Torr 의 진공에서 실리콘 소오스 가스를 이용한 씨딩 ( seeding ) 및 진공 어닐링의 단계를 이용하여 형성한다.

후속 공정으로, 상기 저장전극 절연막(19)을 제거하여 저장전극(33)을 형성하되, F 이온을 포함한 습식 및 건식 방법으로 제거한다.

본 발명의 다른 실시예는 상기 저장전극용 도전층(23,25)을 결정화된 폴리실리콘과 비정질실리콘의 적층구조로 형성하되, 상기 결정화된 폴리실리콘을 전체 두께의 5 ∼ 70 퍼센트 두께로 형성한 것이다.

상기한 바와 같이 본 발명에 따른 반도체소자의 저장전극 제조방법은, 저자 전극 영역에 형성된 저장전극용 도전층의 저부면과 측벽 상측에 불순물을 이온주입하여 반구형 실리콘의 선택적인 성장 공정시 성장을 억제함으로써 저장전극 영역 저부에서의 유전체막의 단차피복성을 향상시키고 저장전극 간의 브릿지를 방지할 수 있도록 하는 효과를 제공한다.

Claims (8)

1. 저장전극 콘택플러그를 노출시키는 저장전극 영역이 정의된 저장전극 희생막을 형성하는 단계;

   상기 저장전극 영역 표면에 저장전극용 도전층을 형성하되, 불순물이 도핑된 제1비정질실리콘과 도핑되지 않은 제2비정질실리콘의 적층구조로 형성하는 단계;

   상기 저장전극 영역 저부 및 측벽 상면의 저장전극용 도전층에 불순물을 이온 주입하는 단계; 및

   상기 저장전극 영역 측벽의 저장전극용 도전층 상에 반구형 실리콘 그레인을 형성하는 단계

   를 포함하는 반도체 소자의 저장전극 제조방법.
2. 제 1 항에 있어서,

   상기 제1비정질실리콘층은 450 ∼ 550 ℃ 의 온도 및 0.2 ∼ 3 Torr 의 압력 조건을 갖는 LPCVD 방법으로 1E21 ∼ 1E22 원자/cc 의 인(P) 농도로 도핑된 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
3. 제 1 항에 있어서,

   상기 제2비정질실리콘층은 50 ∼ 300 Å 두께로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
4. 제 1 항에 있어서,

   상기 제1 및 제2 비정질실리콘층은 인시튜 ( in-situ ) 공정으로 실시하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
5. 제 1 항에 있어서,

   상기 제1비정질실리콘층은 상기 저장전극용 도전층 전체두께의 5 ∼ 70 퍼센트 두께로 형성하는 것을 특징으로 하는 반도체소자의 저장전극 제조방법.
6. 제 1 항에 있어서,

   상기 이온주입공정은 31P 불순물이나 75As 불순물을 1E16 ∼ 1E17 원자/cm² 의 농도를 1 ∼ 10 KeV 의 에너지로 반도체기판에 수직하게 실시하는 것을 특징으로 하는 반도체 소자의 저장전극 제조 방법.
7. 제 1 항에 있어서,

   상기 이온주입공정은 -60°∼ 60°만큼 트위스트 ( twist ) 하며 실시하거나 트위스트하며 1 ∼ 4 회 회전시켜 실시하는 것을 특징으로 하는 반도체 소자의 저장전극 제조 방법.
8. 제 1 항에 있어서,

   상기 반구형 실리콘 그레인의 성장공정은 1E-14 ∼ 1E-7 Torr 의 진공에서 실리콘 소오스 가스를 이용한 씨딩 ( seeding ) 및 진공에서의 어닐링 공정을 이용하여 실시하는 것을 특징으로 하는 반도체 소자의 저장전극 제조 방법.

Images