JP3058136B2

JP3058136B2 - 半導体容量素子及びその製造方法

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Publication number: JP3058136B2
Application number: JP9302272A
Authority: JP
Inventors: 史記相宗
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1997-11-04
Filing date: 1997-11-04
Publication date: 2000-07-04
Anticipated expiration: 2017-11-04
Also published as: JPH11145392A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＤＲＡＭにおける半
導体容量素子及びその製造方法に関し、特に微細な凹凸
を有する下部電極を備えた半導体容量素子及びその製造
方法に関する。

【０００２】

【従来の技術】ＤＲＡＭ（ダイナミック・ランダム・ア
クセス・メモリ）を主とする半導体メモリデバイスの高
集積化の技術において、容量素子の形成は最も困難で重
要な技術のひとつであった。特に、昨今の容量素子の課
題は微小なマスク面積でどのように十分な容量を得るか
ということに係っていた。微小な面積で容量値を向上さ
せる方法としては、容量絶縁膜の膜厚を小さくする方法
と、誘電率が高い材料を使用する方法が検討されてき
た。しかしながら、従来より使用されてきた容量絶縁膜
であるシリコン窒化膜はすでに酸化膜換算膜厚で約５ｎ
ｍ程度まで薄くなっており、この領域より薄くすること
は、トンネル電流に起因するリーク電流を抑えることが
できないことを意味する。また、シリコン窒化膜に代わ
るような高誘電率の材料においても、加工性及び耐熱性
等の面で未だ十分に安定した性能を有してはおらず、量
産実用化に際しては多くの問題点を有している。

【０００３】従って、同じマスク面積上に表面積が大き
い電極を形成する方法が最も実用的と考えられ、多くの
方法が検討されてきたが、中でも最も一般的に実用化さ
れている方法がＨＳＧ（Ｈｅｍｉ−Ｓｐｈｅｒｉｃａｌ
Ｇｒａｉｎ）技術である。ＨＳＧ技術はスタック型の
容量素子の下部電極としてアモルファスシリコン膜を使
用し、高真空下でシランガスを照射し、下部電極の形状
にパターニングされたアモルファスシリコン上にのみ選
択的に核形成を行い、熱処理を行うものである。これに
よりアモルファスシリコン表面に半球状の凹凸が形成さ
れ、表面積を増加させることができる。

【０００４】ＨＳＧ技術を使用した容量素子を含むＤＲ
ＡＭの製造方法を以下に説明する。図４（ａ）、
（ｂ）、図５（ａ）、（ｂ）及び図６はこのＤＲＡＭの
製造方法を工程順に示す断面図である。先ず、図４
（ａ）に示すように、シリコン基板１０の所定の位置に
素子絶縁分離層１１、ゲート電極１２及びｎ型拡散層１
３を含むトランジスタが形成されている。このシリコン
基板上に、シリコン酸化膜又はＢＰＳＧ膜からなる第１
の層間絶縁膜１４を形成する。なお、ゲート電極１２は
ワード線を兼ねたものである。第１の層間絶縁膜１４上
のトランジスタのソース・ドレインとなる拡散層の一方
にコンタクトホールを開口し、不純物を含んだシリコン
膜等の半導体又は導電体の材料を使用し、ビット線１５
を形成する。しかる後、再びシリコン酸化膜又はＢＰＳ
Ｇ膜のような絶縁体材料を使用して第２の層間絶縁膜１
６を形成する。再び、トランジスタのゲート電極に対し
先のビット線と接続されていない側の拡散層上に容量素
子の下部電極と接続されるコンタクトホール１７を開口
する。

【０００５】続いて容量素子の形成工程に入る。図４
（ｂ）に示すように、容量コンタクトホール１７の開口
後、スタック下部電極となる不純物を含んだシリコン膜
２１を成長する。このシリコン膜２１の成長は例えば通
常の減圧ＣＶＤ装置を用い、成膜ガスとしてシラン、ド
ーピングガスとして窒素により１％まで希釈したホスフ
ィンを使用する。反応管内部を例えば５３０℃、１Ｔｏ
ｒｒ程度に保持しながら、シラン１２００ｓｃｃｍ、ホ
スフィンを３０ｓｃｃｍ導入し、５時間程度成膜を行
う。上記の条件で成膜を行うことによりリン濃度１×１
０²⁰ａｔｏｍｓ／ｃｍ³のリンドープアモルファスシリ
コン膜２１が６００ｎｍ程度堆積される。

【０００６】次いで、図５（ａ）に示すように、リソグ
ラフィー技術及びドライエッチング技術により、所定の
スタック電極の形状にシリコン膜２１をパターニングす
る。その後、ＨＳＧ化を行う。

【０００７】ＨＳＧ化はターボ分子ポンプのような１０
⁸ｔｏｒｒ程度の高真空の排気能力を有している減圧Ｃ
ＶＤ装置により、先ず、５６０℃にて０．６ｍｔｏｒ
ｒ、シランガス５０ｓｃｃｍ、２０分程度の間、反応管
に導入し選択的な核形成を行う。ここで選択的な核形成
というのは、こうした真空度下ではパターニングされた
スタック電極表面のみシランの熱分解によるシリコンの
成長が起こり、他の露出したシリコン酸化膜よりなる第
２の層間絶縁膜上にはシリコンの成膜が起こらないため
である。続いて、この温度に保持した状態でシランガス
のみ供給を停止し、ベース真空下に４０分間放置するこ
とにより、図５（ｂ）に示すように、不純物を含んだシ
リコン膜表面でシリコン分子の移動が起こり、表面には
半球又は球状のグレイン２０が形成される。この条件で
ＨＳＧのグレイン２０は直径５０〜７０ｎｍであり、Ｈ
ＳＧのグレイン間隔は５０ｎｍ程度のものが得られる。

【０００８】続いて、図６に示すように、減圧ＣＶＤ法
を用い、全面に容量絶縁膜となるシリコン窒化膜２２を
６ｎｍ程度の厚さで形成し、容量素子の上部電極となる
不純物を含むシリコン膜２３を形成する。

【０００９】上部電極の不純物を含んだシリコン膜の形
成方法も、下部電極と同様に、通常の減圧ＣＶＤ装置で
シランとホスフィンガスを使用して成膜する。但し、下
部電極の形成では、ＨＳＧ化への影響から比較的低温で
ある５３０℃の条件で成膜するのが一般的ではあるが、
上部電極側では成膜速度を増加させるために、５５０
℃、０．５ｔｏｒｒ程度の条件でも問題ない。成膜ガス
としてシラン、ドーパントガスとしてホスフィンを使用
し、前者は１２００ｓｃｃｍ程度、後者は１％窒素希釈
すれば２０〜３０ｓｃｃｍ流すことによりＨＳＧのグレ
イン間の微細な領域も埋め込むことができ、不純物濃度
は下部電極と同じ１×１０²⁰ａｔｏｍｓ／ｃｍ³の不純
物を含んだアモルファスシリコン膜を形成できる。

【００１０】最後に不純物を含むアモルファスシリコン
膜の活性化を目的に８５０℃３０分程度の熱処理を行
う。上部電極のパターニングを行い、アルミニウム配線
等により、メモリセル部分と周辺回路部分を接続する配
線を形成することにより、ＤＲＡＭを作成することがで
きる。

【００１１】このように、ＨＳＧ電極を使用した容量素
子は従前のスタック型素子と比較して同じマスク面積及
びスタック高さに対して約２．２倍もの電荷を蓄えるこ
とができ、このＨＳＧ電極を使用した容量素子の製造方
法は優れた方法であった。

【００１２】

【発明が解決しようとする課題】しかしながら、こうし
たＨＳＧ電極を使用した容量素子においては以下に示す
問題点がある。図７は従来方法により製造した容量素子
の容量値の電圧依存性を示すグラフ図である。測定は交
流電圧６０ｍＶ、周波数１０ｋＨＺ、印加電圧は上部電
極に−２．５〜２．５Ｖの範囲で行っている。Ｃｍａｘ
は上記印加電圧の範囲で最大の容量値を示す。従って、
Ｃ／Ｃｍａｘの値が小さい程、実効的な容量値が低下し
ていることを示している。容量素子の構造はそれぞれ下
部電極、上部電極ともに１×１０²⁰ａｔｏｍｓ／ｃｍ³
のリン濃度のリンドープシリコン膜を使用している。

【００１３】図７（ａ）はＨＳＧを使用していない容量
素子の容量値の電圧依存性を示し、図７（ｂ）はＨＳＧ
を使用していない容量素子の容量値の電圧依存性を示
す。この図７（ａ）に示すように、ＨＳＧを使用してい
ない容量素子の場合は、容量値の電圧依存性は極めて小
さい。しかしながら、図７（ｂ）に示すように、ＨＳＧ
を電極に使用した場合、極めて強い容量値の電圧依存性
が発生してしまうという問題点があった。特に、上部電
極に正電圧を印加したときの方が、よりＣ／Ｃｍａｘの
低下が激しく発生していた。

【００１４】ＤＲＡＭを例にとると、従来より容量素子
に印加される電圧はグランドの電圧を中心に正負両方の
極性で、内部電圧の半分の電圧が加わり、その値は通常
約１．５Ｖ前後である。実使用上の容量値はこの電圧範
囲内で常に設計値以上確保されなければならない。しか
しながら、従来のＨＳＧを用いた容量素子では上部電極
に＋１．５Ｖの電圧を加えることで上部電極の空乏化が
起こってしまい、＋１．５Ｖ印加時に６０％程度まで容
量値が低下していた。従って、ＨＳＧを用いることで表
面積が２．２倍となっても、実質的な容量値はＨＳＧが
無い場合と比較して１．５〜１．６倍程度しか得ること
ができなかった。

【００１５】なお、ＨＳＧ適用することにより必然的に
発生する問題として負バイアス印加時も同様に容量値が
低下する。これは下部電極側に不純物濃度が高いアモル
ファスシリコン膜を形成することにより緩和されると予
想されるが、不純物濃度の高いアモルファスシリコン膜
はＨＳＧ化しにくい上、ＨＳＧ形成後にイオン注入によ
ってドーピングしようとしてもイオンのエネルギー損失
によってＨＳＧが破壊してしまう。従って、下部電極側
の空乏層を抑制することは極めて難しい。しかしなが
ら、従来ＨＳＧを用いた容量素子で空乏化の影響が大き
いのは上部電極側の方であり、空乏層の延びの大きい上
部電極正電圧印加時の容量値の低下が最も深刻であり、
全体の容量設計値を制限していた。従って、上部電極正
電圧印加時の容量値の低下量を少なくとも負電圧印加時
のそれと同程度にまで抑制することが望まれていた。

【００１６】こうした半導体電極の空乏化を抑える方法
としては、一般的に電極の電荷密度を増加させるために
電極の不純物濃度を上げる方法がある。確かにＨＳＧを
用いた容量素子の上部電極においても不純物濃度を４×
１０²⁰ａｔｏｍｓ／ｃｍ³以上にまで引き上げることに
より、上部電極に正電圧を印加したときの容量値の低下
は起こらなくなる。

【００１７】しかしながら、ＤＲＡＭの容量素子の上部
電極の形成時においては、周辺回路の動作電圧からセル
内部の動作電圧へ降下させることを目的として抵抗素子
を同時に形成していることが多かった。こうした設計ル
ールを採用しているＤＲＡＭにおいては、容量上部電極
の抵抗値にも設計基準値が存在していた。従って、単純
に上部電極の不純物濃度を増加させた場合、所望の抵抗
値を得ることができないという問題点があった。

【００１８】図８は横軸にＰ濃度をとり、縦軸に比抵抗
をとって、リンを不純物として含んだシリコン膜のリン
濃度と比抵抗との関係を示す。不純物濃度を２．５×１
０²⁰ａｔｏｍｓ／ｃｍ³以上にまで増加させると、比抵
抗値は約８００μΩ・ｃｍでほぼ一定となる。これは即
ちシリコン中で電気的に活性化されるリンの濃度がほぼ
飽和していることを示す。この濃度領域ではリン濃度を
変化させることで抵抗値を制御することができないこと
を示している。

【００１９】特に、最近の微細半導体デバイスの製作に
おいては、マスクの設計段階で各材料の物性によりシュ
ミレーションを行い、設計基準値を満足できるか否かが
計算される。しかしながら、実製品の製造段階で寸法が
マスク通りとはならない等の問題により、設計値通りの
特性が得られないことが普通である。こうした場合、マ
スク寸法の変更等を行う方法もあるが、マスクを変更す
ることは多くの時間と費用を要する。このため、マウス
の変更ではなく、プロセス条件を変更することにより、
容易に設計値に合わせ込むことができることが望まし
い。こうした観点から、不純物濃度を調整することによ
り抵抗値を制御できる濃度領域で使用することが必要と
される。従って、容量上部電極の不純物濃度を抵抗値が
制御できない程上昇させる方法は実用的ではないため、
やむを得ず、上部電極に正電圧を印加した時の容量値が
低下してしまうような低い不純物濃度領域で使用せざる
を得ないという問題点があった。

【００２０】本発明はかかる問題点に鑑みてなされたも
のであって、容量上部電極に正電圧を印加したときに、
容量値が低下することを防止できると共に、上部電極の
電気抵抗を制御することができる半導体容量素子及びそ
の製造方法を提供することを目的とする。

【００２１】

【課題を解決するための手段】本発明に係る第１の半導
体容量素子は、表面に微細な凹凸を有する第１のシリコ
ン電極と、この第１のシリコン電極の表面上に形成され
た容量絶縁膜と、この容量絶縁膜上に第１のシリコン電
極の対向電極として形成された第２のシリコン電極とを
有する半導体容量素子において、前記第１のシリコン電
極表面の凹凸を反映した前記容量絶縁膜の表面凹部に埋
め込まれた第２のシリコン電極の部分の不純物濃度が、
第２のシリコン電極の他の領域の不純物濃度より高いこ
とを特徴とする。

【００２２】本発明に係る第１の半導体容量素子の製造
方法は、半導体基板上に所定のパターニングが施され少
なくとも一部に微細な凹凸を有する第１のシリコン電極
の表面上に容量絶縁膜を形成し、前記容量絶縁膜上に第
２のシリコン電極を形成する半導体容量素子の製造方法
において、前記第２のシリコン電極の形成時に、前記第
１のシリコン電極表面の凹凸を反映した前記容量絶縁膜
表面の凹部をシリコン膜で埋め込んだ後、不純物濃度を
低くして引き続きシリコン膜を形成することにより、第
２のシリコン電極を形成することを特徴とする。

【００２３】本発明に係る第２の半導体容量素子は、表
面に微細な球状又は半球状の凹凸を有する第１のシリコ
ン電極と、この第１のシリコン電極の表面上に形成され
た容量絶縁膜と、前記容量絶縁膜上に形成され前記第１
のシリコン電極の対向電極となる第２のシリコン電極と
を有する容量素子において、第１のシリコン電極の表面
の凹凸を反映した前記容量絶縁膜の表面凹部に埋め込ま
れた第２のシリコン電極の部分の不純物濃度が、第２の
シリコン電極の他の領域の不純物濃度より高いことを特
徴とする。

【００２４】本発明に係る第２の半導体容量素子の製造
方法は、半導体基板上に少なくとも一部に球状又は半球
状の微細な凹凸を有する第１のシリコン電極を所定のパ
ターンで形成する工程と、この第１のシリコン膜上に容
量絶縁膜を形成する工程と、前記容量絶縁膜上に第２の
シリコン電極を形成する工程とを有する半導体容量素子
の製造方法において、前記第２のシリコン電極の形成時
に、前記第１のシリコン電極の表面凹凸を反映した前記
容量絶縁膜表面の凹部をシリコン膜で埋め込んだ後、不
純物濃度を低くして、引き続きシリコン膜を形成するこ
とにより第２のシリコン電極を形成することを特徴とす
る。

【００２５】これらの場合に、前記凹部に埋め込まれた
第２のシリコン電極の部分の不純物濃度が２×１０²⁰ａ
ｔｏｍｓ／ｃｍ³以上であることが好ましい。

【００２６】また、前記第２のシリコン電極における前
記凹部に埋め込まれた部分以外の部分の不純物濃度が２
×１０²⁰ａｔｏｍｓ／ｃｍ³以下であることが好まし
い。更に、前記第２のシリコン電極を非晶質相で形成す
ることが好ましい。

【００２７】

【発明の実施の形態】次に、本発明の実施例について、
添付の図面を参照して具体的に説明する。図１は本発明
の実施例に係る半導体容量素子の一部を拡大して示す断
面図である。この半導体容量素子の製造方法は、ＨＳＧ
電極上に容量絶縁膜を形成する工程に至るまでは従来方
法と同様の工程（図４乃至図６参照）である。

【００２８】次に、本発明の特徴である容量上部電極の
形成方法について説明する。容量上部電極の形成は下部
電極と同様、通常の減圧ＣＶＤ装置を用いて成膜を行
う。成膜のシーケンスのタイミングチャートを図２
（ａ）に示す。

【００２９】本発明の実施例においては、先ず、成膜５
３０℃で数ｍＴｏｒｒのベース真空まで真空引きを行っ
た後、排気能力を一定に保ったまま、１％で窒素希釈し
たホスフィンを約９０ｓｃｃｍの流量で炉内に導入する
（時間Ｔ１）。ホスフィンの導入と同時に１００％のシ
ランガスを炉内に導入し、約３００ｓｃｃｍ／ｍｉｎの
速度で流量を上昇させる。４分後にシラン流量が１２０
０ｓｃｃｍまで到達した後（時間Ｔ２）、シランガスの
流量をそのまま保持し、約１分程度時間をかけて圧力を
１．０Ｔｏｒｒまで上昇させる（時間Ｔ３）。この圧力
に安定させ、その後１２分程度その状態で保持する。次
に、時間Ｔ４にて、他の条件を固定し、ホスフィンの流
量のみ約３０ｓｃｃｍまで下げ、７５分間程度の間、そ
の状態を保持することにより、残りの成膜を行う。成膜
ステップ終了（Ｔ５）後は、ガスパージを十分に行った
後、常圧復帰を行い、半導体装置を大気中に取り出す。
以上の方法により、容量絶縁膜上に上部電極となる不純
物を含んだシリコン膜が形成される。

【００３０】図２（ｂ）は上述の不純物を含んだシリコ
ン膜（上部電極）の組成分布を示す。先ず、成膜時の初
期にホスフィンを流しているため、シランガスの導入時
にはリン濃度が高いシリコン膜が形成される。引き続
き、シランガスの流量を増加させることにより、シリコ
ン膜中のリン濃度が徐々に減少していき、シラン流量が
１２００ｓｃｃｍに達した時点でシリコン膜中のリン濃
度は約３．５×１０²⁰ａｔｏｍｓ／ｃｍ³程度となる。
続いて圧力を増加させることにより、成膜速度が上昇す
る代わりにリン濃度が減少し、約１．０ｔｏｒｒに到達
した地点で約３×１０²⁰ａｔｏｍｓ／ｃｍ³にまで下が
る。最後にホスフィンの流量を３０ｓｃｃｍにまで下げ
ることにより、膜中のリン濃度が下部電極とほぼ同程度
の１×１０²⁰ａｔｏｍｓ／ｃｍ³となる。本発明のよう
に、リンドープアモルファスシリコンの形成を行うこと
により、上部電極中において容量絶縁膜に接する面約３
０ｎｍの領域で３×１０²⁰ａｔｏｍｓ／ｃｍ³以上の濃
いリンドープアモルファスシリコン膜が形成され、この
膜厚はＨＳＧのグレインの間の隙間をほぼ埋め込むこと
ができる。また、上部電極中の更に上層の領域には、１
×１０²⁰ａｔｏｍｓ／ｃｍと下部電極と同じリン濃度の
リンドープアモルファスシリコン膜が約１５０ｎｍ形成
される。

【００３１】最後に、通常の拡散炉で窒素等の不活性ガ
スを用い、８５０℃程度の熱処理を行い、上部電極の活
性化を行った後、上部電極のパターニングを行い、アル
ミ配線等を用いてメモリセル部分と周辺回路部分を接続
する配線を形成する。これによりＤＲＡＭを作成するこ
とができる。

【００３２】図１は上述の本発明の実施例方法により製
造したＤＲＡＭの上部電極の部分を示す断面図である。
本発明の実施例に係るＤＲＡＭにおいては、図１に示す
ように、ＨＳＧのグレイン３１の半球又は球の表面上に
容量絶縁膜３２が形成されており、この容量絶縁膜３２
近傍の厚さが例えば３０ｎｍの部分にのみ不純物濃度が
高いシリコン膜３３が形成されている、即ち、上述の本
発明の実施例方法により、ＨＳＧのグレイン３１によっ
て囲まれた領域を高い不純物濃度のシリコン膜３３で埋
め込むことができる。その結果、従来課題とされていた
ＨＳＧ電極に起因する上部電極正電圧印加時の容量値の
低下が大幅に改善され、負電圧印加時と同程度の容量値
を得ることができる。高不純物濃度のシリコン膜３３上
には、低不純物濃度のシリコン膜３４が形成されてい
る。これらのシリコン膜３３，３４により、上部電極が
構成されている。

【００３３】本発明の実施例により、上部電極電圧印加
時の容量値低下が抑制される原因としては、以下の機構
が考えられる。不純物を含んだシリコン膜である上部電
極中の不純物は通常１００％電気的に活性化されるわけ
ではなく、一部は容量絶縁膜の界面近傍に捕獲されて不
活性となる。ＨＳＧを下部電極として使用する場合、容
量絶縁膜に接する面積が増加するため、捕獲される不純
物の割合が増加する。容量絶縁膜との界面領域で捕獲さ
れる表面サイトの面積密度が１×１０¹⁵ａｔｏｍｓ／ｃ
ｍ²程度と仮定した場合、表面積増加により表面サイト
の面積密度は２．２×１０¹⁵ａｔｏｍｓ／ｃｍ²とな
り、１×１０²⁰ａｔｏｍｓ／ｃｍ³の不純物濃度を有す
るシリコン膜を上部電極として使用する場合、界面から
約４０〜５０ｎｍの深さの領域の不純物は捕獲されると
考えられる。

【００３４】ＨＳＧの構造を考慮した場合、ＨＳＧのグ
レイン間からこの距離の領域だけ不純物が捕獲され、空
乏化すると考えると、ＨＳＧの凹部に相当する領域はほ
ぼ完全に実質的にノンドープとなってしまう。従って、
ＨＳＧ電極に関しては特に界面にトラップされる分を補
償する量の不純物を界面近傍にドーピングする必要があ
り、ＨＳＧの凹凸部の特に凹部の埋め込まれる３０ｎｍ
程度の深さで２〜３×１０²⁰ａｔｏｍｓ／ｃｍ³以上の
高い不純物濃度のシリコン膜を使用することにより、Ｈ
ＳＧ上部電極の空乏化を抑えることができると考えられ
る。

【００３５】また、本発明の実施例によれば、不純物を
含んだシリコン膜を非晶質シリコン膜で形成しているた
め、その後の熱処理により結晶化が行われる際に結晶格
子中にリンが効率良く捕獲される。このため、熱処理後
に膜全体にリンが一様に拡散してしまうことが無く、上
層の不純物濃度はほとんど高くならない。従って、上層
の不純物濃度を調整することにより、全体の抵抗値を所
望の値に合わせ込むことが可能となる。

【００３６】図３（ａ）はＨＳＧの凹凸部を埋め込む下
層シリコン膜の不純物濃度と空乏層の伸びの関係を示
す。また、図３（ｂ）は上記構造における膜の比抵抗値
を示す。空乏層の伸びは＋１．５Ｖ印加時の容量値と印
加電圧−１．５〜１．５Ｖの範囲で最大となる容量値の
比（Ｃ（１．５Ｖ）／Ｃｍａｘ）を示した。ここで、Ｈ
ＳＧを埋め込む３０ｎｍの層を下層、残りの層を上層と
表記する。また、従来のＨＳＧを用いた容量素子として
示す構造を単層構造として表記する。図３（ａ）によれ
ば、下層の不純物濃度を高くすることにより、従来の不
純物濃度１×１０²⁰ａｔｏｍｓ／ｃｍ³の単層構造と比
較して、空乏層の伸びを抑えることができることがわか
る。一方、単層構造の場合、３×１０²⁰ａｔｏｍｓ／ｃ
ｍ³程度まで高いリン濃度を用いると、容量値の低下は
抑制することができるが、図３（ｂ）に示すように、逆
に抵抗値はリン濃度の調節によって抵抗値を制御できな
くなる程低く、飽和した領域に達することがわかる。一
方、本発明によれば、下層の不純物濃度を高くすること
により、容量値の低下を単層構造と同等程度に抑えるこ
とができる上、抵抗値も上層の不純物濃度によって制御
可能な高い値を得ることができる。

【００３７】なお、上記実施例においては、不純物とし
てリンを使用したが、本発明においては、不純物はリン
に限定されるものではなく、例えば、砒素であっても同
様の効果を得ることができる。この際は不純物を含むシ
リコン膜の形成におけるドーパントガスとしてアルシン
（ＡｓＨ₃）等を用いれば良い。

【００３８】また、本発明の１実施例の第２の不純物を
含んだシリコン膜の形成過程で、ホスフィンを先に流す
方法を用いているが、これはシランとホスフィンとを同
時に流す際に、瞬間的にも不純物濃度が低い膜が形成さ
れることを防止するためである。しかしながら、ガス流
量を経時的にも正確に制御できる成長装置であれば、特
に同時にガスを流しても同等の効果が得られる。

【００３９】なお、上述の本発明の実施例では、微細な
凹凸を有するシリコン下部電極の代表例としてＨＳＧ電
極を用いて説明したが、ＨＳＧに準じた微細な凹凸を有
する電極においても本発明の効果は全く損なわれること
はない。例えば、多結晶シリコンの粒界に沿ってエッチ
ング処理が施された微細な凹凸を有するシリコン電極を
下部電極に使用した場合、又はドライエッチング等によ
り意図的に表面に微細な凹凸を形成したシリコン電極を
下部電極に使用した場合も全く同様の効果が得られるこ
とはいうまでもない。

【００４０】

【発明の効果】以上説明したように本発明の半導体装置
は、表面に微細な凹凸を有する第１のシリコン電極表面
上に容量絶縁膜となる絶縁膜を有し、前記絶縁膜上に第
１のシリコン電極の対向電極となる第２のシリコン電極
を有する容量素子において、第１のシリコン電極の形を
反映した前記絶縁膜上の凹凸中の凹部に埋め込まれた第
２のシリコン電極中の不純物濃度を、第２の半導体電極
の他の領域の不純物濃度より高くしたため、容量上部電
極に正電圧印加時に容量値が低下することを防止できる
と同時に、容量上部電極の電気抵抗を不純物濃度を調整
することにより制御できるという効果を有する。

【図面の簡単な説明】

【図１】本発明の実施例に係る半導体容量素子の上部電
極の構造を説明する断面図。

【図２】本発明の実施例を用いた半導体製造方法の特徴
を説明する不純物を含んだシリコン膜の成膜のタイムチ
ャート及び深さ方向の不純物濃度図。

【図３】（ａ）は本発明の実施例により製造した半導体
容量素子のキャパシタ特性を説明する図、（ｂ）は本発
明の実施例により製造した半導体容量素子の容量素子上
部電極の抵抗特性を説明する図である。

【図４】従来及び本発明の実施例におけるＨＳＧ電極の
製造までの半導体容量素子の製造方法を工程順に示す断
面図である。

【図５】図４の次の工程を示す断面図である。

【図６】図５の次の工程を示す断面図である。

【図７】従来技術の課題であるＨＳＧを用いた容量素子
のキャパシタ特性を説明する図である。

【図８】従来技術の課題である不純物を含んだシリコン
膜の抵抗特性を説明する図である。

【符号の説明】

１０；半導体基板１１；素子分離領域１２；ゲート領域１３；拡散層１４；第１の層間絶縁膜１５；ビット線１６；第２の層間絶縁膜２１；シリコン膜（容量素子の下部電極）２２；容量絶縁膜２３；容量素子の上部電極３１；ＨＳＧのグレイン３２；容量絶縁膜３３；下層シリコン膜（容量素子上部電極の不純物濃度
が高い下層シリコン膜）３４；上層シリコン膜（容量素子上部電極の不純物濃度
が低い上層シリコン膜）

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 27/04 H01L 21/822 H01L 21/8242 H01L 27/108

Claims

(57)【特許請求の範囲】

【請求項１】表面に微細な凹凸を有する第１のシリコ
ン電極と、この第１のシリコン電極の表面上に形成され
た容量絶縁膜と、この容量絶縁膜上に第１のシリコン電
極の対向電極として形成された第２のシリコン電極とを
有する半導体容量素子において、前記第１のシリコン電
極表面の凹凸を反映した前記容量絶縁膜の表面凹部に埋
め込まれた第２のシリコン電極の部分の不純物濃度が、
第２のシリコン電極の他の領域の不純物濃度より高いこ
とを特徴とする半導体容量素子。
【請求項２】前記凹部に埋め込まれた第２のシリコン
電極の部分の不純物濃度が２×１０²⁰ａｔｏｍｓ／ｃｍ
³以上であることを特徴とする請求項１に記載の半導体
容量素子。
【請求項３】前記第２のシリコン電極における前記凹
部に埋め込まれた部分以外の部分の不純物濃度が２×１
０²⁰ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請
求項１に記載の半導体容量素子。
【請求項４】半導体基板上に所定のパターニングが施
され少なくとも一部に微細な凹凸を有する第１のシリコ
ン電極の表面上に容量絶縁膜を形成し、前記容量絶縁膜
上に第２のシリコン電極を形成する半導体容量素子の製
造方法において、前記第２のシリコン電極の形成時に、
前記第１のシリコン電極表面の凹凸を反映した前記容量
絶縁膜表面の凹部をシリコン膜で埋め込んだ後、不純物
濃度を低くして引き続きシリコン膜を形成することによ
り、第２のシリコン電極を形成することを特徴とする半
導体容量素子の製造方法。
【請求項５】前記凹部に埋め込まれた第２のシリコン
電極中の不純物濃度が２×１０²⁰ａｔｏｍｓ／ｃｍ³以
上であることを特徴とする請求項４に記載の半導体容量
素子の製造方法。
【請求項６】前記第２のシリコン電極における前記凹
部に埋め込まれた部分以外の領域の不純物濃度が２×１
０²⁰ａｔｏｍｓ／ｃｍ³以下であることを特徴とする請
求項４又は５に記載の半導体容量素子の製造方法。
【請求項７】前記第２のシリコン電極を非晶質相で形
成することを特徴とする請求項４乃至６のいずれか１項
に記載の半導体容量素子の製造方法。
【請求項８】表面に微細な球状又は半球状の凹凸を有
する第１のシリコン電極と、この第１のシリコン電極の
表面上に形成された容量絶縁膜と、前記容量絶縁膜上に
形成され前記第１のシリコン電極の対向電極となる第２
のシリコン電極とを有する容量素子において、第１のシ
リコン電極の表面の凹凸を反映した前記容量絶縁膜の表
面凹部に埋め込まれた第２のシリコン電極の部分の不純
物濃度が、第２のシリコン電極の他の領域の不純物濃度
より高いことを特徴とする半導体容量素子。
【請求項９】前記凹部に埋め込まれた第２のシリコン
電極の部分の不純物濃度が２×１０²⁰ａｔｏｍｓ／ｃｍ
³以上であることを特徴とする請求項８に記載の半導体
装置。
【請求項１０】前記第２のシリコン電極の前記凹部に
埋め込まれた部分の領域の不純物濃度が２×１０²⁰ａｔ
ｏｍｓ／ｃｍ³以下であることを特徴とする請求項８又
は９に記載の半導体装置。
【請求項１１】半導体基板上に少なくとも一部に球状
又は半球状の微細な凹凸を有する第１のシリコン電極を
所定のパターンで形成する工程と、この第１のシリコン
膜上に容量絶縁膜を形成する工程と、前記容量絶縁膜上
に第２のシリコン電極を形成する工程とを有する半導体
容量素子の製造方法において、前記第２のシリコン電極
の形成時に、前記第１のシリコン電極の表面凹凸を反映
した前記容量絶縁膜表面の凹部をシリコン膜で埋め込ん
だ後、不純物濃度を低くして、引き続きシリコン膜を形
成することにより第２のシリコン電極を形成することを
特徴とする半導体容量素子の製造方法。
【請求項１２】前記凹部に埋め込まれた第２のシリコ
ン電極の不純物濃度が２×１０²⁰ａｔｏｍｓ／ｃｍ³以
上であることを特徴とする請求項１１に記載の半導体容
量素子の製造方法。
【請求項１３】前記第２のシリコン電極の凹部に埋め
込まれた以外の領域の不純物濃度が２×１０²⁰ａｔｏｍ
ｓ／ｃｍ³以下であることを特徴とする請求項１１又は
１２に記載の半導体容量素子の製造方法。
【請求項１４】前記第２のシリコン電極を非晶質相で
形成することを特徴とする請求項１１乃至１３のいずれ
か１項に記載の半導体容量素子の製造方法。