KR100224707B1 - 반도체 장치 커패시터의 제조방법 - Google Patents

반도체 장치 커패시터의 제조방법 Download PDF

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Abstract

본 발명에는 커패시터 스토리지 전극의 제조방법이 개시되어 있다. 본 발명의 스토리지 전극은 실란(SiH4) 가스와 디실란(Si2H6) 가스를 순차적으로 주입하여 형성하거나 실란 가스와 디실란 가스의 혼합비를 조절하여 동시에 주입함으로써 형성한 비정질 실리콘막을 사용하여 형성한다. 본 발명의 커패시터 스토리지 전극 형성방법에 따르면, 콘택홀이나 반도체 기판 상의 단차가 큰 부위에 형성된 비정질 실리콘막에 동공이 발생하는 것을 방지할 수 있어서 비정질 실리콘막의 신뢰성을 증대시킬 수 있으며, 국부적 결정화가 발생하지 않고 성막 속도가 향상되므로 부분적으로 HSG-Si이 형성되지 않는 볼드 디펙트(bald defect)의 형성 또한 방지된다. 따라서, 무결함의 표면적이 최대화된 스토리지 전극을 형성할 수 있어서 커패시턴스의 향상을 달성할 수 있게 된다.

Description

반도체 장치 커패시터의 제조방법{Method for manufacturing of semiconductor device capacitor }
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 실란 가스와 디실란 가스를 이용하여 비정질 실리콘막을 형성함으로써 동공(void)의 발생을 방지할 수 있고, 실리콘막 전면에 고른 반구 형상의 그레인(Hemispherical Grain)의 다결정 실리콘(이하 HSG-Si)을 형성할 수 있는 커패시터 스토리지 전극의 제조방법에 관한 것이다.
DRAM(Dynamic Random Access Memory)은 하나의 커패시터와 하나의 트랜지스터로 구성된 메모리셀로 이루어진다. 특히 커패시터는 정보를 저장시키는 수단으로 사용되므로 DRAM 장치에 있어서 매우 중요한 역할을 한다. 그런데 정보의 구분을 가능하게 하는 전하량은 일정한 크기 이상을 가져야 하기 때문에 특정량 이상의 전하량을 커패시터에 유도해야 한다. 커패시터의 전하량(Q)은 커패시터의 정전용량(capacitance;C)과 동작전압(V)의 곱으로 정해진다. 즉, Q=CV이다. 최근 들어 동작전압이 낮아지고 있는 상태에서 특정량 이상의 전하량을 얻기 위해서는 정전용량을 크게 할 수 밖에 없다.
정전용량은 커패시터의 유효면적이 클수록, 유전체의 유전율이 클수록, 그리고 유전체의 두께가 얇을수록 커진다. 특히 DRAM 장치의 집적도가 증가할수록 커패시터가 차지하는 면적이 점점 감소하므로 고집적 DRAM 장치에 적합한 커패시터를 형성하기 위해서는 스토리지 전극의 표면적을 증가시키는 것이 필수적이다. 스토리지 전극의 표면적을 증가시키기 위해 사용하는 방법에는 전극의 구조를 3차원적으로 형성하는 구조적인 방법과 HSG-Si을 스토리지 전극 표면에 형성하는 물성 변형 방법등이 있다.
이중 HSG-Si을 형성하는 방법은 비정질 실리콘이 다결정 실리콘으로 상 변태(變態)하는 과정에서 발생하는 특이한 물리적 현상을 이용한 것이다. 기판에 비정질 실리콘을 증착한 후 열을 가하면 상기 비정질 실리콘은 미세한 반구 모양의 그레인(grain)들을 형성하여 울퉁불퉁한 표면을 갖는 중간 다결정 실리콘으로 상변태를 하게 된다. 이러한 변태 과정을 통하여 형성된 울퉁불퉁한 표면은 평평한 표면보다 2∼3배의 표면적 증가를 가져오게 된다.
이하, 도면을 참조하여 HSG-Si 형성방법을 이용한 스토리지 전극의 제조방법을 설명한다.
먼저 도 1에 도시되어 있는 바와 같이, 반도체 기판(10) 위에 필드 산화막(12)을 형성한 후 액티브 영역위에 게이트 절연막(14)과 게이트 전극(16)을 순차적으로 형성한 다음 불순물을 도핑하여 불순물 영역(17)을 형성한다. 이어서 상기 결과물 전면에 제1절연막(18)을 형성한 후, 불순물 영역(17)을 노출시키는 제1콘택홀(19)을 제1절연막(18) 내에 형성한 다음 제1콘택홀(19)을 매몰하고 제1절연막(18)위에 소정의 두께가 되도록 도전막을 형성한다. 이어서 도전막을 패터닝하여 비트라인(20)을 형성한다. 다음에 비트라인(20)이 형성된 결과물 전면에 제2절연막(22)을 형성한 후, 불순물 영역과 후속 공정에서 형성될 스토리지 전극을 연결하기 위한 제2콘택홀(23)을 형성한다.
다음에 도 2와 같이 제2콘택홀(23)을 매몰하고 상기 제2절연막(22)위에 소정 두께가 되도록 비정질 실리콘막(24)을 형성한다. 상기 비정질 실리콘막(24)은 실란계 가스를 소오스 가스로하여 형성한다. 이어서 상기 비정질 실리콘막(24)을 패터닝하여 도 3에 도시된 바와 같이 스토리지 전극 패턴(24A)으로 형성한 후 결과물을 열처리하여 도 4에 도시된 바와 같이 스토리지 전극 패턴(24A)의 표면에 HSG-Si(26)를 형성한다.
그런데 상기 실란계 가스로 실란(SiH4)가스를 사용하여 비정질 실리콘막(24)을 형성하는 경우, 성막 속도가 낮고 인-시츄(In-Situ) 도핑시 불순물 가스와 증착될 위치를 놓고 경쟁을 벌인다. 따라서 불순물 가스의 주입량에 따라 성막 속도가 크게 변하기 때문에 두께 조절이 용이하지 않다. 또한 공정 온도가 높은 단점이 있다. 그리고 HSG-Si 형성을 위한 열처리 과정중 스토리지 전극 패턴(24A)의 소정 영역에 국부적으로 결정화가 이루어지기 때문에 비정질 실리콘이 결정질 실리콘의 핵으로 이동하여 HSG-Si(26) 결정 그레인들을 형성하는 결정 성장 단계가 차단된다. 그러므로 도 4와 도 5의 A영역과 같이 스토리지 전극 패턴의 표면에 HSG-Si(26)이 형성되지 못하는 볼드 디펙트(bald defect)가 발생한다.
반면 디실란(Si2H6) 가스를 사용하여 COB(capacitor on bitline)구조의 스토리지 전극용 콘택홀과 같이 단차가 큰 부위에 비정질 실리콘막(24)을 형성하는 경우에는 스텝커버리지가 60% 이하의 불량한 비정질 실리콘막이 형성된다. 따라서 도 6의 B영역과 같이 동공(void)이 발생하여 비정질 실리콘막의 신뢰성을 저하시키는 문제점이 있다.
본 발명이 이루고자 하는 과제는, 실란 가스와 디실란 가스를 이용하여 비정질 실리콘막을 형성함으로써 동공(void)의 발생을 방지할 수 있고, 커패시터 스토리지 전극 표면에 고른 HSG-Si을 형성할 수 있는 커패시터의 제조방법을 제공하는 것이다.
도 1 내지 도 4는 종래의 스토리지 전극의 제조방법을 나타내는 단면도들이다.
도 5는 실란(SiH4) 가스를 소오스 가스로하여 형성한 스토리지 전극 상면의 주사 전자 현미경 사진이다.
도 6은 디실란(Si2H6) 가스를 소오스 가스로하여 형성한 스토리지 전극 단면의 주사 전자 현미경 사진이다.
도 7 내지 도 9는 본 발명에 의하여 실란 가스와 디실란 가스를 순차적으로 주입하여 스토리지 전극을 형성하는 방법을 나타내는 단면도들이다.
도 10 내지 도 11은 본 발명에 의하여 실란 가스와 디실란 가스의 혼합가스를 주입하여 스토리지 전극을 형성하는 방법을 나타내는 단면도들이다.
도 12는 제1실시예에 의하여 형성한 스토리지 전극 단면의 주사 전자 현미경 사진이다.
도 13은 제1실시예에 의하여 형성한 스토리지 전극 상면의 주사 전자 현미경 사진이다.
도 14는 제2실시예에 의하여 형성한 스토리지 전극 단면의 주사 전자 현미경 사진이다.
도 15는 제2실시예에 의하여 형성한 스토리지 전극 상면의 주사 전자 현미경 사진이다.
상기 본 발명의 기술적 과제를 이루기 위한 본 발명에 의한 커패시터의 제조방법은, (a) 반도체 기판위에 형성된 층간 절연막내에 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 단계, (b) 실란 가스를 소오스 가스로하여 상기 콘택홀을 채우고 상기 트랜지스터의 불순물 영역과 접촉하는 제1 비정질 실리콘막을 형성하는 단계, (c) 디실란 가스를 소오스 가스로하여 상기 제1 비정질 실리콘막위에 제2 비정질 실리콘막을 형성하는 단계, (d) 상기 제2 비정질 실리콘막 및 제1 비정질 실리콘막을 사진식각공정으로 패터닝하여 상기 콘택홀을 통해 상기 트랜지스터의 불순물 영역과 접촉하는 스토리지 전극 패턴으로 형성하는 단계, (e) 상기 스토리지 전극 패턴의 표면에 반구형상의 그레인(HSG)을 지닌 다결정 실리콘(HSG-Si)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법을 제공한다.
본 발명에 있어서, 상기 제1 비정질 실리콘막은 500∼3000Å 두께로, 상기 제2 비정질 실리콘막은 1000∼10000Å두께로 형성하는 것이 바람직하다. 그리고 상기 (e)단계는 상기 스토리지 전극 패턴을 고진공에서 어닐링하는 방법, 상기 스토리지 전극 패턴위에 비정질 실리콘에서 다결정 실리콘으로 상변태하는 온도에서 실란 또는 디실란 가스 중에 어느 하나를 화학 기상 증착하여 상기 스토리지 전극 패턴위에 HSG 다결정실리콘 핵을 형성하고 상기 HSG 다결정실리콘 핵이 형성된 결과물을 어닐링하는 방법중 어느 하나에 의해 수행되는 것이 바람직하다.
바람직하기로는 (a) 단계 전에 상기 층간 절연막 하부에 비트라인을 형성하는 단계를 더 구비한다.
상기 본 발명의 다른 기술적 과제를 이루기 위하여 본 발명은 또한, (a) 반도체 기판위에 형성된 층간 절연막내에 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 단계, (b) 실란 가스와 디실란 가스의 혼합 가스를 소오스 가스로하여 상기 콘택홀 및 층간 절연막위에 비정질 실리콘막을 형성하는 단계,(b) 실란 가스와 디실란 가스의 혼합 가스를 소오스 가스로하여 상기 콘택홀을 채우는 비정질 실리콘막을 상기 층간 절연막위에 형성하는 단계, (c)상기 비정질 실리콘막을 사진 식각 공정을 통하여 패터닝하여 상기 콘택홀을 통해 상기 트랜지스터의 불순물 영역과 접촉하는 스토리지 전극 패턴으로 형성하는 단계 및 (d) 상기 스토리지 전극 패턴의 표면에 반구형상의 그레인(HSG)을 지닌 다결정 실리콘을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법을 제공한다.
본 발명에 있어서, 상기 비정질 실리콘막은 3000∼15000Å 두께로 형성하는 것이 바람직하다. 그리고 상기 (d)단계는 상기 스토리지 전극 패턴을 고진공에서 어닐링하는 방법, 상기 스토리지 전극 패턴위에 비정질 실리콘에서 다결정 실리콘으로 상변태하는 온도에서 실란 또는 디실란 가스 중에 어느 하나를 화학 기상 증착하여 상기 스토리지 전극 패턴위에 HSG 다결정실리콘 핵을 형성하고 상기 HSG 다결정실리콘 핵이 형성된 결과물을 어닐링하는 방법중 어느 하나에 의해 수행되는 것이 바람직하다.
바람직하기로는 (a) 단계 전에 상기 층간 절연막 하부에 비트라인을 형성하는 단계를 더 구비한다.
본 발명에 따르면, 콘택홀의 단차가 큰 경우에 콘택홀에 형성되는 비정질 실리콘막에 동공이 발생하는 것을 방지할 수 있어서 비정질 실리콘막의 신뢰성을 증대시킬 수 있으며, 국부적 결정화가 발생하지 않고 성막 속도가 향상되므로 부분적으로 HSG-Si이 형성되지 않는 볼드 디펙트(bald defect)의 발생 또한 방지된다. 따라서, 스토리지 전극 형성에 적용시 무결함의 표면적이 최대화된 스토리지 전극을 형성할 수 있어서 커패시터의 커패시턴스를 증가시킬 수 있게 된다.
이하 도 7 내지 도 15를 참고하여 본 발명에 따른 실리콘막의 제조방법을 구체적으로 설명한다.
도 7 내지 도 9에는 실란 가스와 디실란 가스를 순차적으로 주입하여 스토리지 전극의 표면에 HSG-Si을 형성하는 방법이 도시되어 있다.
도 7을 참고하면, 종래기술의 도 1와 마찬가지로 반도체 기판(100) 위에 필드 산화막(102)을 형성한 후 액티브 영역위에 게이트 절연막(104)과 게이트 전극(106)을 순차적으로 형성한다. 이어서 불순물을 도핑하여 불순물 영역(107)을 형성한다. 다음에 상기 결과물 전면에 제1절연막(108)을 형성한 후, 불순물 영역을 노출시키는 제1콘택홀(109)을 제1절연막(108) 내에 형성한다. 상기 제1콘택홀을 매몰하고 제1절연막위에 소정의 두께가 되도록 도전막을 침적한후 패터닝하여 비트라인(110)을 형성한다. 다음에 비트라인(110)이 형성된 결과물 전면에 제2절연막(112)을 형성한 후, 불순물 영역과 후속 공정에서 형성될 스토리지 전극을 연결할 수 있는 제2콘택홀(113)을 형성한다.
다음에 도 8에 도시되어 있는 바와 같이 실란(SiH4)을 소오스 가스로하여 상기 제2콘택홀(113)을 매몰하는 제1 비정질 실리콘막(114)을 형성한다. 계속해서 상기 제1 비정질 실리콘막(114)위에 디실란(Si2H6)을 소오스 가스로하여 제2 비정질 실리콘막(116)을 형성한다. 상기 제1 비정질 실리콘막(114)과 제2 비정질 실리콘막(116)은 인-시츄(In-Situ)로 화학기상증착방법을 이용하여 형성하며, 제1 비정질 실리콘막(114)은 490∼560℃에서 형성하고 상기 제2 비정질 실리콘막(116)은 480∼560℃에서 형성하는 것이 바람직하다. 그리고 상기 제1 비정질 실리콘막(114)의 두께는 500∼3000Å으로 제2 비정질 실리콘막(116)의 두께는 1000∼10000Å으로 형성하는 것이 바람직하다. 상기 제1 비정질 실리콘막(114)과 제2 비정질 실리콘막(116)은 실란 또는 디실란 가스와 함께 인-시츄(In-Situ) 도핑가스를 동시에 주입하여 인-시츄(In-Situ) 도핑된 실리콘막으로 형성할 수도 있다. 이때 사용되는 인-시츄(In-Situ) 도핑용 불순물 가스로는 인화수소(PH3), 희석된 인화수소(PH3), 비화수소(AsH3), 희석된 비화수소(AsH3), 희석된 붕소중 어느 하나가 바람직하다.
이어서 상기 제1 비정질 실리콘막(114)과 제2 비정질 실리콘막(116)을 사진 식각 공정으로 패터닝하여 스토리지 전극 패턴(114A, 116A)으로 형성한 다음 스토리지 전극 패턴(114A, 116A) 표면에 HSG-Si(118)을 형성한다. 상기 HSG-Si(118) 형성은 1)자연 산화막이 없는 상기 스토리지 전극 패턴(114A, 116A)을 고진공에서 열처리하는 방법 2)상기 스토리지 전극 패턴(114A, 116A)위에 비정질 실리콘에서 다결정 실리콘으로 상변태하는 온도에서 실란 또는 디실란 가스 중에 어느 하나를 화학 기상 증착하여 상기 스토리지 전극 패턴(114A, 116A)위에 HSG-Si 핵을 형성하는 단계와 상기 HSG-Si 핵이 형성된 결과물을 열처리하는 단계에 의해 HSG-Si을 형성하는 방법 중의 어느 하나에 의해 형성할 수 있다.
상기한 본 발명에 따르면 비정질 실리콘막 형성시 동공이 발생하지 않는 실란(SiH4) 가스로 콘택홀(113)을 채운후 성막 속도가 높고 도핑 불순물에 의해 성막 속도가 변화하지 않으며 국부적 결정화가 발생하지 않는 디실란(Si2H6) 가스로 스토리지 전극 패턴의 대부분을 형성한다. 따라서 콘택홀 내부에 동공이 발생하지 않으므로 비정질 실리콘막의 신뢰성이 증대되며, 국부적 결정화가 발생하지 않으므로 부분적으로 HSG-Si이 형성되지 않는 볼드 디펙트(bald defect)의 형성 또한 방지되어 HSG-Si형성의 목적을 충분히 달성할 수 있게 된다.
도 10 내지 도 11에는 실란 가스와 디실란 가스의 혼합가스를 주입하여 스토리지 전극의 표면에 HSG-Si을 형성하는 방법이 도시되어 있다.
도 10을 참고하면, 도 7과 마찬가지의 방법에 의해 제2콘택홀(113)까지 형성한다. 이어서 실란:디실란 가스의 비율이 2 : 1 ∼100 : 1 이 되도록 실란 가스는 100∼1000 sccm의 유속으로 디실란 가스는 1∼100 sccm의 유속으로 주입하여 콘택홀(113)을 매몰하고 콘택홀(113)이 형성되어 있는 절연층(112)위에 소정두께로 비정질 실리콘막(120)을 형성한다. 상기 비정질 실리콘막(120)은 480∼560℃에서 3000∼15000Å 두께로 형성하는 것이 바람직하다. 이 때 실란과 디실란의 혼합가스와 함께 인-시츄(In-Situ) 도핑가스를 동시에 주입하여 인-시츄(In-Situ) 도핑된 실리콘막으로 형성할 수도 있다. 이때 사용되는 인-시츄(In-Situ) 도핑용 불순물 가스로는 인화수소(PH3), 희석된 인화수소(PH3), 비화수소(AsH3), 희석된 비화수소(AsH3), 희석된 붕소중 어느 하나가 바람직하다.
이어서 도 11에 도시되어 있는 바와 같이 상기 비정질 실리콘막(120)을 패터닝하여 스토리지 전극 패턴(120A)으로 형성한 후 스토리지 전극 패턴(120A) 표면에 HSG-Si(122)을 형성한다. 상기 HSG-Si(122) 형성은 1)자연 산화막이 없는 상기 스토리지 전극 패턴(120A)을 고진공에서 열처리하는 방법 2)상기 스토리지 전극 패턴(120A)위에 비정질 실리콘에서 다결정 실리콘으로 상변태하는 온도에서 실란 또는 디실란 가스 중에 어느 하나를 화학 기상 증착하여 상기 스토리지 전극 패턴(120A)위에 HSG-Si 핵을 형성하는 단계와 상기 HSG-Si 핵이 형성된 결과물을 열처리하는 단계에 의해 HSG-Si을 형성하는 방법 중의 어느 하나에 의해 형성할 수 있다.
상기한 본 발명에 따르면 실란과 디실란의 유량을 조절함으로써 침적된 박막의 스텝 커버리지를 향상시키고 실리콘막 표면에 고른 HSG-Si를 형성할 수 있게 된다. 그 이유는 다음과 같다. 일반적으로 실란을 소오스 가스로 사용하여 박막을 침적하는 경우 침적된 박막의 스텝 커버리지는 90%이상이나, 디실란을 소오스 가스로 사용하여 박막을 침적하는 경우 침적된 박막의 스텝 커버리지는 약 60% 정도에 불과하다. 그러므로 콘택홀 내부에 비정질 실리콘막을 형성할 때 즉, 스텝 커버리지를 향상시키고자 할 때에는 실란의 유량을 증가시키고 주로 HSG-Si이 형성되어야 할 비정질 실리콘막을 형성할 때에는 디실란의 유량을 증가시켜서 형성한다. 따라서 콘택홀을 매몰하는 비정질 실리콘막내에는 동공이 형성되지 않고 스토리지 전극의 표면에는 고른 HSG-Si을 형성할 수 있게 되는 것이다. 그러므로 본 발명을 스토리지 전극의 형성에 적용할 경우 무결함의 표면적이 최대화된 스토리지 전극을 형성할 수 있어서 커패시터의 커패시턴스를 증가시킬 수 있게 된다.
이하 실시예를 통하여 본 발명의 특징을 보다 구체적으로 설명한다. 그러나 본 발명을 반드시 이에 한정하려는 것은 아니며 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진자에 의하여 실시가능함은 명백하다.
〈실시예1〉
종래의 공정에 따라 스토리지 전극과 트랜지스터의 불순물 영역을 연결시키기 위한 콘택홀을 형성한다음, 510℃, 0.8 Torr 압력하의 챔버에 실란 가스를 주입하여 콘택홀을 매몰하고 콘택홀이 형성되어 있는 절연층위에 2000Å 두께의 제1실리콘막을 형성하였다. 이 때 인화수소(PH3), 희석된 인화수소(PH3), 비화수소(AsH3), 희석된 비화수소(AsH3), 희석된 붕소중 어느 하나를 도핑 가스로하여 상기 실란 가스와 인-시츄 도핑하여 불순물이 도핑된 제1 비정질 실리콘막을 형성하였다. 이어서 510℃, 0.5Torr 압력으로 챔버내의 공정조건을 조절한 다음 디실란 가스를 주입하여 제1 비정질 실리콘막위에 6000Å 두께의 제2 비정질 실리콘막을 형성하였다. 디실란 가스 주입시에도 실란 가스와 마찬가지로 상기 도핑 가스를 동시에 주입하여 불순물이 도핑된 제2 비정질 실리콘막을 형성하였다. 다음에 상기 제1비정질 실리콘막과 제2 비정질 실리콘막을 패터닝하여 스토리지 전극 패턴으로 형성하였다. 그 후 750℃, 10-7 Torr 압력하의 챔버내에 상기 스토리지 전극 패턴이 형성된 반도체 기판을 설치하고 디실란 가스를 18 sccm으로 흘려주어 HSG-Si핵을 형성한 다음, 챔버내의 공정 조건을 760℃, 10-7 Torr 조절한 후, HSG-Si핵이 형성된 결과물을 열처리하여 스토리지 전극 패턴위에 HSG-Si을 형성하였다.
상기 실시예 1에 의하여 형성한 스토리지 전극 단면의 주사 전자 현미경 사진이 도 12에, 스토리지 전극 상면의 주사 전자 현미경 사진이 도 13에 나타나 있다. 도 12와 도 13에서 볼 수 있듯이, 콘택홀 내부에 동공이 발생하지 않으며, 스토리지 전극 표면에 고르게 HSG-Si가 형성되었음을 알 수 있었다.
〈실시예2〉
실시예 1과 마찬가지로 스토리지 전극과 트랜지스터의 불순물 영역을 연결시키기 위한 콘택홀을 형성한다음, 510℃, 0.5 Torr 압력하의 챔버에 실란:디실란 가스가 40 : 7이 되도록 실란 가스는 유속 400sccm으로, 디실란 가스는 유속 70sccm으로 주입하여 혼합가스를 주입하여 콘택홀을 매몰하고 콘택홀이 형성되어 있는 절연층위에 8000Å 두께로 비정질 실리콘막을 형성하였다. 이후의 공정은 상기 제1실시예와 동일하게 진행하여 스토리지 전극 패턴위에 HSG-Si을 형성하였다.
상기 실시예 2에 의하여 형성한 스토리지 전극 단면의 주사 전자 현미경 사진이 도 14에, 스토리지 전극 상면의 주사 전자 현미경 사진이 도 15에 나타나 있다. 도 14와 도 15에서 볼 수 있듯이, 제1실시예와 마찬가지로 콘택홀 내부에 동공이 발생하지 않으며, 스토리지 전극 표면에 고르게 HSG-Si가 형성되었음을 알 수 있었다.
이상 설명된 바와 같이 본 발명에 따른 커패시터의 스토리지 전극의 형성방법에 의하면, 실리콘막 형성시 동공이 발생하지 않는 실란(SiH4) 가스와 성막 속도가 높고 도핑 불순물에 의해 성막 속도가 변화하지 않으며 박막 형성시 국부적 결정화가 발생하지 않는 디실란(Si2H6) 가스를 순차적으로 또는 혼합하여 주입하여 비정질 실리콘막을 형성한다. 따라서 콘택홀이나 반도체 기판 상의 단차가 큰 부위에 형성된 비정질 실리콘막에 동공이 발생하는 것을 방지할 수 있어서 비정질 실리콘막의 신뢰성을 증대시킬 수 있으며, 국부적 결정화가 발생하지 않고 성막 속도가 향상되므로 부분적으로 HSG-Si이 형성되지 않는 볼드 디펙트(bald defect)의 형성 또한 방지된다. 이러한 효과는 특히 커패시터 제조공정에 적용시 무결함의 표면적이 최대화된 스토리지 전극을 형성할 수 있어서 커패시터의 커패시턴스를 증가시킬 수 있게 된다.

Claims (22)

  1. (a) 반도체 기판위에 형성된 층간 절연막내에 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 단계;
    (b) 실란 가스를 소오스 가스로하여 상기 콘택홀을 채우고 상기 트랜지스터의 불순물 영역과 접촉하는 제1 비정질 실리콘막을 형성하는 단계;
    (c) 디실란 가스를 소오스 가스로하여 상기 제1 비정질 실리콘막위에 제2 비정질 실리콘막을 형성하는 단계;
    (d) 상기 제2 비정질 실리콘막 및 제1 비정질 실리콘막을 사진식각공정으로 패터닝하여 상기 콘택홀을 통해 상기 트랜지스터의 불순물 영역과 접촉하는 스토리지 전극 패턴으로 형성하는 단계;
    (e) 상기 스토리지 전극 패턴의 표면에 반구형상의 그레인(HSG)을 지닌 다결정 실리콘(HSG-Si)을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  2. 제1항에 있어서, 상기 (b)단계는 490∼560℃에서 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  3. 제1항에 있어서, 상기 (c)단계는 480∼560℃에서 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  4. 제1항에 있어서, 상기 제1 비정질 실리콘막은 500∼3000Å두께로, 상기 제2비정질 실리콘막은 1000∼10000Å 두께로 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  5. 제1항에 있어서, 도핑(doping)용 불순물 가스를 상기 실란 가스 및 디실란 가스 주입과 동시에 인-시츄 도핑하여 상기 제1 비정질 실리콘막 및 제2 비정질 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  6. 제5항에 있어서, 상기 도핑용 불순물 가스는 인화수소(PH3), 희석된 인화수소(PH3), 비화수소(AsH3), 희석된 비화수소(AsH3) 및 희석된 붕소로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  7. 제1항에 있어서, 상기 (e)단계는 상기 스토리지 전극 패턴을 고진공에서 어닐링하는 방법에 의해 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  8. 제1항에 있어서, 상기 (e)단계는 상기 스토리지 전극 패턴위에 비정질 실리콘에서 다결정 실리콘으로 상변태하는 온도에서 실란 또는 디실란 가스 중에 어느 하나를 화학 기상 증착하는 방법에 의해 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  9. 제6항에 있어서, 상기 (e)단계는 상기 스토리지 전극 패턴위에 HSG 다결정실리콘 핵을 형성하는 단계와 상기 HSG 다결정실리콘 핵이 형성된 결과물을 어닐링하는 단계에 의해 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  10. 제9항에 있어서, 상기 HSG 다결정실리콘 핵은 상기 스토리지 전극 패턴위에 실란 또는 디실란 가스를 화학 기상 증착 방법으로 흘려주는 방법에 의해 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  11. 제1항에 있어서, 상기 (a) 단계 전에 상기 층간 절연막 하부에 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  12. (a) 반도체 기판위에 형성된 층간 절연막내에 트랜지스터의 불순물 영역을 노출시키는 콘택홀을 형성하는 단계;
    (b) 실란 가스와 디실란 가스의 혼합 가스를 소오스 가스로하여 상기 콘택홀을 채우는 비정질 실리콘막을 상기 층간 절연막위에 형성하는 단계;
    (c)상기 비정질 실리콘막을 사진 식각 공정을 통하여 패터닝하여 상기 콘택홀을 통해 상기 트랜지스터의 불순물 영역과 접촉하는 스토리지 전극 패턴으로 형성하는 단계; 및
    (d) 상기 스토리지 전극 패턴의 표면에 반구형상의 그레인(HSG)을 지닌 다결정 실리콘을 형성하는 단계를 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  13. 제12항에 있어서, 상기 혼합가스의 주입은 480∼560℃에서 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  14. 제12항에 있어서, 상기 실란 가스와 디실란 가스의 혼합비는 2 : 1 ∼ 100 : 1 인 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  15. 제12항에 있어서, 상기 비정질 실리콘막의 두께는 3000∼15000Å로 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  16. 제12항에 있어서, 도핑(doping)용 불순물 가스를 상기 혼합가스의 주입과 동시에 인-시츄 도핑하여 상기 비정질 실리콘막을 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  17. 제12항에 있어서, 상기 도핑용 불순물 가스는 인화수소(PH3), 희석된 인화수소(PH3), 비화수소(AsH3), 희석된 비화수소(AsH3) 및 희석된 붕소로 이루어진 그룹에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  18. 제12항에 있어서, 상기 (d)단계는 스토리지 전극 패턴을 고진공에서 어닐링하는 방법에 의해 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  19. 제12항에 있어서, 상기 (d)단계는 상기 스토리지 전극 패턴위에 비정질 실리콘에서 다결정 실리콘으로 상변태하는 온도에서 실란 또는 디실란 가스 중에 어느 하나를 화학 기상 증착하는 방법에 의해 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  20. 제12항에 있어서, 상기 (d)단계는 상기 스토리지 전극 패턴위에 HSG 다결정실리콘 핵을 형성하는 단계와 상기 HSG 다결정실리콘 핵이 형성된 결과물을 어닐링하는 단계에 의해 수행하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  21. 제20항에 있어서, 상기 HSG 다결정실리콘 핵은 상기 스토리지 전극 패턴위에 실란 또는 디실란 가스를 화학 기상 증착 방법으로 흘려주는 방법에 의해 형성하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
  22. 제12항에 있어서, 상기 (a) 단계 전에 상기 층간 절연막 하부에 비트라인을 형성하는 단계를 더 구비하는 것을 특징으로 하는 반도체 장치 커패시터의 제조방법.
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JP8354567A JPH09191092A (ja) 1995-12-23 1996-12-19 多結晶シリコン膜の形成方法及びこれを用いた半導体装置のキャパシタの製造方法
TW85115782A TW393776B (en) 1995-12-23 1996-12-20 Fabricating method of polysilicon film and fabricating method of capacitor using the same
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100421051B1 (ko) * 2001-12-15 2004-03-04 삼성전자주식회사 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자
KR100563735B1 (ko) * 1999-03-29 2006-03-28 주식회사 하이닉스반도체 반도체 소자의 전하저장전극 형성 방법
KR20160131793A (ko) * 2015-05-08 2016-11-16 주식회사 유진테크 비정질 박막의 형성방법

Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6673673B1 (en) * 1997-04-22 2004-01-06 Samsung Electronics Co., Ltd. Method for manufacturing a semiconductor device having hemispherical grains
JP3024589B2 (ja) * 1997-04-23 2000-03-21 日本電気株式会社 半導体装置の製造方法
JP3159136B2 (ja) * 1997-07-18 2001-04-23 日本電気株式会社 半導体装置の製造方法
TW364205B (en) * 1997-12-19 1999-07-11 United Microelectronics Corp Method for producing DRAM capacitor
KR100265329B1 (ko) * 1998-04-22 2000-09-15 김영환 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법
US5930625A (en) * 1998-04-24 1999-07-27 Vanguard International Semiconductor Corporation Method for fabricating a stacked, or crown shaped, capacitor structure
US6312988B1 (en) * 1999-09-02 2001-11-06 Micron Technology, Inc. Methods of forming capacitors, methods of forming capacitor-over-bit line memory circuitry, and related integrated circuitry constructions
US6403455B1 (en) 2000-08-31 2002-06-11 Samsung Austin Semiconductor, L.P. Methods of fabricating a memory device
US6689668B1 (en) 2000-08-31 2004-02-10 Samsung Austin Semiconductor, L.P. Methods to improve density and uniformity of hemispherical grain silicon layers
US20080138955A1 (en) * 2006-12-12 2008-06-12 Zhiyuan Ye Formation of epitaxial layer containing silicon
US7897495B2 (en) * 2006-12-12 2011-03-01 Applied Materials, Inc. Formation of epitaxial layer containing silicon and carbon
US9064960B2 (en) * 2007-01-31 2015-06-23 Applied Materials, Inc. Selective epitaxy process control
US20100203243A1 (en) * 2007-12-27 2010-08-12 Applied Materials, Inc. Method for forming a polysilicon film
CN101577221B (zh) * 2008-05-05 2010-11-10 中芯国际集成电路制造(北京)有限公司 多晶硅薄膜及多晶硅栅极的形成方法
KR20110122523A (ko) * 2010-05-04 2011-11-10 삼성전자주식회사 반도체 메모리 소자 및 그의 형성방법
US20140001633A1 (en) * 2012-06-27 2014-01-02 Nanya Technology Corporation Copper interconnect structure and method for fabricating thereof

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187848A (ja) * 1988-01-22 1989-07-27 Hitachi Ltd キヤパシタおよびその製造方法
JPH0620974A (ja) * 1992-07-03 1994-01-28 Nec Corp 気相成長方法
JPH06163850A (ja) * 1992-11-25 1994-06-10 Nec Corp 半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4910043A (en) * 1987-07-16 1990-03-20 Texas Instruments Incorporated Processing apparatus and method
US5691249A (en) * 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5366917A (en) * 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
TW209253B (ko) * 1990-09-21 1993-07-11 Nidden Aneruba Kk
JP2679433B2 (ja) * 1991-03-14 1997-11-19 日本電気株式会社 多結晶シリコン膜の形成方法
JP2508948B2 (ja) * 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
US5393373A (en) * 1991-07-11 1995-02-28 Goldstar Electron Co., Ltd. Methods of patterning and manufacturing semiconductor devices
EP0553791A1 (en) * 1992-01-31 1993-08-04 Nec Corporation Capacitor electrode for dram and process of fabrication thereof
KR960002097B1 (ko) * 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH06188385A (ja) * 1992-10-22 1994-07-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2682386B2 (ja) * 1993-07-27 1997-11-26 日本電気株式会社 半導体装置の製造方法
JP2658824B2 (ja) * 1993-08-31 1997-09-30 日本電気株式会社 半導体装置の製造方法
US5382540A (en) * 1993-09-20 1995-01-17 Motorola, Inc. Process for forming an electrically programmable read-only memory cell
JP2658840B2 (ja) * 1993-12-01 1997-09-30 日本電気株式会社 プロセスシミュレータおよびこれを用いたｃｖｄ装置およびプロセスシミュレーション方法
JPH07161931A (ja) * 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
JP2727981B2 (ja) * 1993-12-27 1998-03-18 日本電気株式会社 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法
JP2728025B2 (ja) * 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
US5597754A (en) * 1995-05-25 1997-01-28 Industrial Technology Research Institute Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process
US5554557A (en) * 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
US5618747A (en) * 1996-06-03 1997-04-08 Industrial Technology Research Institute Process for producing a stacked capacitor having polysilicon with optimum hemispherical grains

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01187848A (ja) * 1988-01-22 1989-07-27 Hitachi Ltd キヤパシタおよびその製造方法
JPH0620974A (ja) * 1992-07-03 1994-01-28 Nec Corp 気相成長方法
JPH06163850A (ja) * 1992-11-25 1994-06-10 Nec Corp 半導体装置の製造方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100563735B1 (ko) * 1999-03-29 2006-03-28 주식회사 하이닉스반도체 반도체 소자의 전하저장전극 형성 방법
KR100421051B1 (ko) * 2001-12-15 2004-03-04 삼성전자주식회사 씨오비 구조를 갖는 반도체 메모리 소자의 제조방법 및그에 따라 제조된 반도체 메모리 소자
KR20160131793A (ko) * 2015-05-08 2016-11-16 주식회사 유진테크 비정질 박막의 형성방법
WO2016182296A1 (ko) * 2015-05-08 2016-11-17 주식회사 유진테크 비정질 박막의 형성방법
KR101706747B1 (ko) * 2015-05-08 2017-02-15 주식회사 유진테크 비정질 박막의 형성방법
US10246773B2 (en) 2015-05-08 2019-04-02 Eugene Technology Co., Ltd. Method for forming amorphous thin film

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