JPH1070249A - キャパシタの製造方法及び半導体装置 - Google Patents
キャパシタの製造方法及び半導体装置Info
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- JPH1070249A JPH1070249A JP9167195A JP16719597A JPH1070249A JP H1070249 A JPH1070249 A JP H1070249A JP 9167195 A JP9167195 A JP 9167195A JP 16719597 A JP16719597 A JP 16719597A JP H1070249 A JPH1070249 A JP H1070249A
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- H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
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- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
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Abstract
(57)【要約】
【課題】半球型のグレ−ン膜を備える半導体装置のキャ
パシタ製造方法を提供する。 【解決手段】キャパシタの下部電極にド−ピング濃度の
低いシリコン層を形成してＨＳＧを形成した後に、その
ＨＳＧを熱処理するか、ＨＳＧに導電性不純物をイオン
注入することにより、ＨＳＧのド−ピング濃度を高め
る。これにより、キャパシタのキャパシタンスを増加さ
せると共にキャパシタのキャパシタンスの最小／最大の
比（Ｃ′値）を高める。
パシタ製造方法を提供する。 【解決手段】キャパシタの下部電極にド−ピング濃度の
低いシリコン層を形成してＨＳＧを形成した後に、その
ＨＳＧを熱処理するか、ＨＳＧに導電性不純物をイオン
注入することにより、ＨＳＧのド−ピング濃度を高め
る。これにより、キャパシタのキャパシタンスを増加さ
せると共にキャパシタのキャパシタンスの最小／最大の
比（Ｃ′値）を高める。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法及び半導体装置に係り、特に半導体装置のキャパシ
タ製造方法及び該キャパシタを含む半導体装置に関す
る。
方法及び半導体装置に係り、特に半導体装置のキャパシ
タ製造方法及び該キャパシタを含む半導体装置に関す
る。
【０００２】
【従来の技術】半導体装置、特にメモリ装置において、
キャパシタは情報の保持手段として用いられる。しかし
ながら、メモリセルにおけるキャパシタの占有面積は半
導体装置の高集積化に伴って減少している。これは、キ
ャパシタのキャパシタンスの減少をもたらす。しかしな
がら、メモリセルの機能を十分に果たすためには、一定
のキャパシタンスを確保すべきであり、α線により発生
するソフトエラー及び雑音に対する十分なマージンを確
保するためにはキャパシタンスを増加させなければなら
ない。したがって、キャパシタのキャパシタンスを増加
させるために、誘電率の高い強誘電膜を用いる方法や、
キャパシタンスの電極面積を増加させる方法などが提案
されている。特に、半球型のグレーン膜（ＨＳＧ膜）を
用いてキャパシタの電極面積を増加させる方法が強く求
められている。
キャパシタは情報の保持手段として用いられる。しかし
ながら、メモリセルにおけるキャパシタの占有面積は半
導体装置の高集積化に伴って減少している。これは、キ
ャパシタのキャパシタンスの減少をもたらす。しかしな
がら、メモリセルの機能を十分に果たすためには、一定
のキャパシタンスを確保すべきであり、α線により発生
するソフトエラー及び雑音に対する十分なマージンを確
保するためにはキャパシタンスを増加させなければなら
ない。したがって、キャパシタのキャパシタンスを増加
させるために、誘電率の高い強誘電膜を用いる方法や、
キャパシタンスの電極面積を増加させる方法などが提案
されている。特に、半球型のグレーン膜（ＨＳＧ膜）を
用いてキャパシタの電極面積を増加させる方法が強く求
められている。
【０００３】以下、図１乃至図４を参照して従来の技術
によるＨＳＧを用いた半導体装置のキャパシタ製造方法
を説明する。
によるＨＳＧを用いた半導体装置のキャパシタ製造方法
を説明する。
【０００４】まず、図１に示したように、半導体基板１
０にフィールド酸化膜１２を形成して半導体基板１０を
活性領域とフィールド領域とに区分する。次いで、半導
体基板１０の全面に層間絶縁膜１４を形成した後に、そ
の層間絶縁膜１４の全面に活性領域の一部を露出させる
第１フォトレジストパターン１６を形成する。次いで、
その第１フォトレジストパターン１６を食刻マスクとし
て用いて層間絶縁膜１４を食刻して活性領域の一部を露
出させるコンタクトホール１８を形成する。
０にフィールド酸化膜１２を形成して半導体基板１０を
活性領域とフィールド領域とに区分する。次いで、半導
体基板１０の全面に層間絶縁膜１４を形成した後に、そ
の層間絶縁膜１４の全面に活性領域の一部を露出させる
第１フォトレジストパターン１６を形成する。次いで、
その第１フォトレジストパターン１６を食刻マスクとし
て用いて層間絶縁膜１４を食刻して活性領域の一部を露
出させるコンタクトホール１８を形成する。
【０００５】次に、図２に示したように、第１フォトレ
ジストパターン１６を取り除いた後に、コンタクトホー
ル１８を埋め込む導電層２０を層間絶縁膜１４の全面に
形成する。この導電層２０は、ドーピングされたシリコ
ン層で形成する。また、導電層２０のドーピングの程度
は、後続の工程で形成されるＨＳＧのサイズを考慮して
決めなければならない。
ジストパターン１６を取り除いた後に、コンタクトホー
ル１８を埋め込む導電層２０を層間絶縁膜１４の全面に
形成する。この導電層２０は、ドーピングされたシリコ
ン層で形成する。また、導電層２０のドーピングの程度
は、後続の工程で形成されるＨＳＧのサイズを考慮して
決めなければならない。
【０００６】一般に、ＨＳＧのサイズは、ドーピング濃
度が低くなるほど大きくなる。しかしながら、ドーピン
グ濃度が低すぎる場合には、キャパシタのキャパシタン
スの最小値（ＣMIN）と最大値（ＣMAX）の比（以下、
Ｃ′という）が小さくなる。このＣ′が小さい場合に
は、ソフトエラーなどに対するキャパシタの抵抗能力が
小さくなり、キャパシタに貯蔵されているデータの消失
の危険性が高くなる。したがって、下部電極のドーピン
グ濃度を低くするには限界がある。
度が低くなるほど大きくなる。しかしながら、ドーピン
グ濃度が低すぎる場合には、キャパシタのキャパシタン
スの最小値（ＣMIN）と最大値（ＣMAX）の比（以下、
Ｃ′という）が小さくなる。このＣ′が小さい場合に
は、ソフトエラーなどに対するキャパシタの抵抗能力が
小さくなり、キャパシタに貯蔵されているデータの消失
の危険性が高くなる。したがって、下部電極のドーピン
グ濃度を低くするには限界がある。
【０００７】また、導電層２０は半導体基板１０と接触
して電気的な通路となるため、ドーピング濃度を低くす
ることにより抵抗が高くなると、キャパシタの動作速度
が低下し、メモリセルの全体動作が遅延することもあ
る。
して電気的な通路となるため、ドーピング濃度を低くす
ることにより抵抗が高くなると、キャパシタの動作速度
が低下し、メモリセルの全体動作が遅延することもあ
る。
【０００８】そこで、導電層２０のドーピング濃度が一
般のドーピング濃度より若干高い１０19〜１０21原子／
ｃｍ3程度になるようにドーピングする。このようなド
ーピング濃度の場合、Ｃ′は０．９程度である。
般のドーピング濃度より若干高い１０19〜１０21原子／
ｃｍ3程度になるようにドーピングする。このようなド
ーピング濃度の場合、Ｃ′は０．９程度である。
【０００９】次いで、導電層２０をキャパシタの下部電
極としてパタニングするための第２フォトレジストパタ
ーン２２を導電層２０の上に形成する。その後、第２フ
ォトレジストパターン２２を食刻マスクとして導電層２
０を食刻して、図３に示したようにキャパシタの下部電
極パターン２０ａを形成した後に、第２フォトレジスト
パターン２２を取り除く。
極としてパタニングするための第２フォトレジストパタ
ーン２２を導電層２０の上に形成する。その後、第２フ
ォトレジストパターン２２を食刻マスクとして導電層２
０を食刻して、図３に示したようにキャパシタの下部電
極パターン２０ａを形成した後に、第２フォトレジスト
パターン２２を取り除く。
【００１０】その後、図３に示す結果物が置かれた反応
チャンバ内にシラン（ＳｉＨ4）またはジシラン（Ｓｉ2
Ｈ6）ガスを供給して、下部電極パターン２０ａの全面
にグレーン核（grain seedling）を形成する。次に、グ
レーン核を形成するためのガス供給を止め、グレーン核
が形成されている下部電極パターン２０ａを一定の温度
でアニーリングする。その結果、グレーン核を中心にし
てＨＳＧが形成されることにより、下部電極パターン２
０ａの全面にＨＳＧ膜２６が形成される。
チャンバ内にシラン（ＳｉＨ4）またはジシラン（Ｓｉ2
Ｈ6）ガスを供給して、下部電極パターン２０ａの全面
にグレーン核（grain seedling）を形成する。次に、グ
レーン核を形成するためのガス供給を止め、グレーン核
が形成されている下部電極パターン２０ａを一定の温度
でアニーリングする。その結果、グレーン核を中心にし
てＨＳＧが形成されることにより、下部電極パターン２
０ａの全面にＨＳＧ膜２６が形成される。
【００１１】上述したように、従来の技術によるキャパ
シタの製造方法は、一定のＣ′値を確保するために下部
電極のドーピング濃度を１０19〜１０21原子／ｃｍ3程
度に高く設定しなければならない。一方、ＨＳＧのサイ
ズと再現性は下部電極のドーピング濃度と略反比例する
ので、ドーピング濃度が低くなるほどＨＳＧが大きくな
る。
シタの製造方法は、一定のＣ′値を確保するために下部
電極のドーピング濃度を１０19〜１０21原子／ｃｍ3程
度に高く設定しなければならない。一方、ＨＳＧのサイ
ズと再現性は下部電極のドーピング濃度と略反比例する
ので、ドーピング濃度が低くなるほどＨＳＧが大きくな
る。
【００１２】したがって、従来の技術によるキャパシタ
の製造方法でキャパシタを製造する場合、ＨＳＧのサイ
ズを大きくすることができないのみならず、ＨＳＧ膜の
再現性も劣る。再現性の低下は、形成される各キャパシ
タの表面積に差を生じさせるため、キャパシタ毎にキャ
パシタンスが異なることになる。その結果、高集積化が
加速化している現状況では、キャパシタの信頼性を確保
することが困難になっている。
の製造方法でキャパシタを製造する場合、ＨＳＧのサイ
ズを大きくすることができないのみならず、ＨＳＧ膜の
再現性も劣る。再現性の低下は、形成される各キャパシ
タの表面積に差を生じさせるため、キャパシタ毎にキャ
パシタンスが異なることになる。その結果、高集積化が
加速化している現状況では、キャパシタの信頼性を確保
することが困難になっている。
【００１３】
【発明が解決しようとする課題】本発明は、上述した従
来の技術によるキャパシタの製造方法で発生する問題点
に鑑みてなされたものであり、下部電極の面積を増加さ
せてキャパシタンスを高めると共に、キャパシタンスの
最大値と最小値の比（Ｃ′）を増加させて再現性と動作
の安定性の確保を図る半球型のグレーン膜（ＨＳＧ膜）
を備える半導体装置のキャパシタ製造方法を提供するこ
とを目的とする。
来の技術によるキャパシタの製造方法で発生する問題点
に鑑みてなされたものであり、下部電極の面積を増加さ
せてキャパシタンスを高めると共に、キャパシタンスの
最大値と最小値の比（Ｃ′）を増加させて再現性と動作
の安定性の確保を図る半球型のグレーン膜（ＨＳＧ膜）
を備える半導体装置のキャパシタ製造方法を提供するこ
とを目的とする。
【００１４】
【課題を解決するための手段】前記目的を達成するため
に、本発明は、半球型のグレーン膜を用いてキャパシタ
のキャパシタンスを増加させる半導体装置のキャパシタ
製造方法において、層間絶縁膜上に第１物質層を形成
し、前記第１物質層上に、該第１物質層よりドーピング
濃度の低い第２物質層を形成し、第１及び第２物質層を
パタニングして第１及び第２物質層パターンを形成し、
その後、前記第１物質層パターンには第１ＨＳＧ膜を形
成し、前記第２物質層パターンには前記第１ＨＳＧ膜と
は表面積の異なる第２ＨＳＧ膜を形成する。
に、本発明は、半球型のグレーン膜を用いてキャパシタ
のキャパシタンスを増加させる半導体装置のキャパシタ
製造方法において、層間絶縁膜上に第１物質層を形成
し、前記第１物質層上に、該第１物質層よりドーピング
濃度の低い第２物質層を形成し、第１及び第２物質層を
パタニングして第１及び第２物質層パターンを形成し、
その後、前記第１物質層パターンには第１ＨＳＧ膜を形
成し、前記第２物質層パターンには前記第１ＨＳＧ膜と
は表面積の異なる第２ＨＳＧ膜を形成する。
【００１５】前記第１及び第２ＨＳＧ膜は、前記第１及
び第２物質層パターンの全面にグレーン核を形成した後
に、前記グレーン核が形成されている前記第１及び第２
物質層パターンをアニーリングすることにより形成する
ことが好ましい。この際、前記第１及び第２ＨＳＧ膜の
ドーピング濃度は、例えば熱処理工程或いはイオン注入
工程を施すことにより増加することが好ましい。
び第２物質層パターンの全面にグレーン核を形成した後
に、前記グレーン核が形成されている前記第１及び第２
物質層パターンをアニーリングすることにより形成する
ことが好ましい。この際、前記第１及び第２ＨＳＧ膜の
ドーピング濃度は、例えば熱処理工程或いはイオン注入
工程を施すことにより増加することが好ましい。
【００１６】本発明の他の実施の形態によれば、ドーピ
ング濃度が前記第１物質層パターンより低い第３物質層
パターンとしてのスペーサを前記第１及び第２物質層パ
ターンの側面に形成し、前記第１物質層パターンにＨＳ
Ｇ膜を形成し、前記ＨＳＧ膜のドーピング濃度を高め
る。
ング濃度が前記第１物質層パターンより低い第３物質層
パターンとしてのスペーサを前記第１及び第２物質層パ
ターンの側面に形成し、前記第１物質層パターンにＨＳ
Ｇ膜を形成し、前記ＨＳＧ膜のドーピング濃度を高め
る。
【００１７】本発明によれば、キャパシタの下部電極の
表面積を増加させることによりキャパシタンスを増加さ
せることができると共に、キャパシタのＣ′値も大きく
してキャパシタの再現性を良好にすることができるた
め、キャパシタの動作安定性を確保することができ、キ
ャパシタの信頼性を高めることができる。
表面積を増加させることによりキャパシタンスを増加さ
せることができると共に、キャパシタのＣ′値も大きく
してキャパシタの再現性を良好にすることができるた
め、キャパシタの動作安定性を確保することができ、キ
ャパシタの信頼性を高めることができる。
【００１８】
【発明の実施の形態】以下、添付図面に基づき本発明の
好適な実施の形態を説明する。
好適な実施の形態を説明する。
【００１９】［第１の実施の形態］まず、図５乃至図８
を参照して本発明の第１の実施の形態による半導体装置
のキャパシタ製造方法を詳しく説明する。
を参照して本発明の第１の実施の形態による半導体装置
のキャパシタ製造方法を詳しく説明する。
【００２０】図５は、コンタクトホール４８を形成する
段階を示す。具体的には、先ず、半導体基板４０にフィ
ールド酸化膜４２を形成して半導体基板４０の全面を活
性領域とフィールド領域とに区分する。次いで、フィー
ルド酸化膜４２が形成されている半導体基板４０の全面
に層間絶縁膜４４を形成した後に、層間絶縁膜４４の全
面に活性領域の一部を露出させるための第１フォトレジ
ストパターン４６を形成する。次いで、第１フォトレジ
ストパターン４６を食刻マスクとして用いて前記層間絶
縁膜４４を食刻して前記活性領域の一部を露出させるコ
ンタクトホール４８を層間絶縁膜４４に形成する。
段階を示す。具体的には、先ず、半導体基板４０にフィ
ールド酸化膜４２を形成して半導体基板４０の全面を活
性領域とフィールド領域とに区分する。次いで、フィー
ルド酸化膜４２が形成されている半導体基板４０の全面
に層間絶縁膜４４を形成した後に、層間絶縁膜４４の全
面に活性領域の一部を露出させるための第１フォトレジ
ストパターン４６を形成する。次いで、第１フォトレジ
ストパターン４６を食刻マスクとして用いて前記層間絶
縁膜４４を食刻して前記活性領域の一部を露出させるコ
ンタクトホール４８を層間絶縁膜４４に形成する。
【００２１】図６は、キャパシタの下部電極を限定する
段階を示す。具体的には、先ず、図５に示す結果物から
第１フォトレジストパターン４６を取り除く。次いで、
層間絶縁膜４４の全面に、コンタクトホール４８を埋め
込む第１物質層５０を形成する。その後、in-situ方式
により第１物質層５０の全面に第２物質層５２を形成す
る。
段階を示す。具体的には、先ず、図５に示す結果物から
第１フォトレジストパターン４６を取り除く。次いで、
層間絶縁膜４４の全面に、コンタクトホール４８を埋め
込む第１物質層５０を形成する。その後、in-situ方式
により第１物質層５０の全面に第２物質層５２を形成す
る。
【００２２】第１及び第２物質層５０，５２は、夫々in
−situ方式によりドーピングされた所定の厚さのシリコ
ン層で形成する。第１物質層５０の厚さは、３００〜１
００００Å程度に形成することが望ましく、６０００Å
程度で形成することがより望ましい。また、第２物質層
５２の厚さは、１０〜１０００Å程度のドーピングされ
たシリコン層で形成することが望ましく、１０００Åの
厚さで形成することがより望ましい。
−situ方式によりドーピングされた所定の厚さのシリコ
ン層で形成する。第１物質層５０の厚さは、３００〜１
００００Å程度に形成することが望ましく、６０００Å
程度で形成することがより望ましい。また、第２物質層
５２の厚さは、１０〜１０００Å程度のドーピングされ
たシリコン層で形成することが望ましく、１０００Åの
厚さで形成することがより望ましい。
【００２３】第１及び第２物質層５０，５２のドーピン
グに用いられる物質としては、周期律表の３族または５
族に属する元素を用いることが望ましく、リン（Ｐ）、
砒素（Ａｓ）及びボロン（Ｂ）よりなる一群から選ばれ
るいずれか一つを用いることがより望ましくい。
グに用いられる物質としては、周期律表の３族または５
族に属する元素を用いることが望ましく、リン（Ｐ）、
砒素（Ａｓ）及びボロン（Ｂ）よりなる一群から選ばれ
るいずれか一つを用いることがより望ましくい。
【００２４】本発明の観点からみると、第２物質層５２
のドーピング濃度を第１物質層５０のドーピング濃度よ
り低くする必要がある。したがって、第１物質層５０
は、例えば１０19〜１０21原子／ｃｍ3の濃度でドーピ
ングし、第２物質層５２は、例えば１０19原子／ｃｍ3
以下でドーピングする。
のドーピング濃度を第１物質層５０のドーピング濃度よ
り低くする必要がある。したがって、第１物質層５０
は、例えば１０19〜１０21原子／ｃｍ3の濃度でドーピ
ングし、第２物質層５２は、例えば１０19原子／ｃｍ3
以下でドーピングする。
【００２５】第１物質層５０を形成するために用いられ
るソースガスとしては、シラン（ＳｉＨ4）またはジシ
ラン（Ｓｉ2Ｈ6）ガスを単独で、或いは、シランとジシ
ランとの混合ガスをフローさせて用いても良い。
るソースガスとしては、シラン（ＳｉＨ4）またはジシ
ラン（Ｓｉ2Ｈ6）ガスを単独で、或いは、シランとジシ
ランとの混合ガスをフローさせて用いても良い。
【００２６】第２物質層５２を形成するために用いられ
るソースガスとしては、第１物質層５０の形成に用いる
ソースガスと異なるガスを用いることができるが、本実
施の形態では同一のソースガスを用いる。
るソースガスとしては、第１物質層５０の形成に用いる
ソースガスと異なるガスを用いることができるが、本実
施の形態では同一のソースガスを用いる。
【００２７】第１及び第２物質層５０，５２は、in-sit
u方式により形成されるが、このin-situ方式は、例えば
４７０〜５３０℃、０．３〜１．２Torrの条件で行われ
る。
u方式により形成されるが、このin-situ方式は、例えば
４７０〜５３０℃、０．３〜１．２Torrの条件で行われ
る。
【００２８】次いで、第１及び第２物質層５０，５２
を、キャパシタの下部電極を形成するようにパタニング
するための第２フォトレジストパターン５４を第２物質
層５２の上に形成する。
を、キャパシタの下部電極を形成するようにパタニング
するための第２フォトレジストパターン５４を第２物質
層５２の上に形成する。
【００２９】図７は、第１及び第２物質層パターン５０
ａ，５２ａを形成する段階を示す。具体的には、先ず、
第２フォトレジストパターン５４を食刻マスクとして用
いて、層間絶縁膜４４の表面を蝕刻の終了点として、第
２及び第１物質層５２，５０を順に異方性食刻する。こ
の結果、第２フォトレジストパターン５４の形状が第２
及び第１物質層５２，５０に転写されて、第２フォトレ
ジストパターン５４と略同様の形状を有する第１及び第
２物質層パターン５０ａ，５２ａが形成される。この異
方性食刻が完了した後に、第２フォトレジストパターン
５４を取り除く。
ａ，５２ａを形成する段階を示す。具体的には、先ず、
第２フォトレジストパターン５４を食刻マスクとして用
いて、層間絶縁膜４４の表面を蝕刻の終了点として、第
２及び第１物質層５２，５０を順に異方性食刻する。こ
の結果、第２フォトレジストパターン５４の形状が第２
及び第１物質層５２，５０に転写されて、第２フォトレ
ジストパターン５４と略同様の形状を有する第１及び第
２物質層パターン５０ａ，５２ａが形成される。この異
方性食刻が完了した後に、第２フォトレジストパターン
５４を取り除く。
【００３０】図８は、第１及び第２ＨＳＧ膜（Ｇ１，Ｇ
２）を形成する段階を示す。第１及び第２物質層パター
ン５０ａ，５２ａに多数のＨＳＧを形成するためには、
ＨＳＧの成長の中心となるグレーン核を第１及び第２物
質層パターン５０ａ，５２ａの全面に形成する必要があ
る。
２）を形成する段階を示す。第１及び第２物質層パター
ン５０ａ，５２ａに多数のＨＳＧを形成するためには、
ＨＳＧの成長の中心となるグレーン核を第１及び第２物
質層パターン５０ａ，５２ａの全面に形成する必要があ
る。
【００３１】そこで、第１及び第２物質層パターン５０
ａ，５２ａが形成されている半導体基板４０を真空状態
のホットウェル型の反応チャンバにローディングした後
に、所定量のシラン或いはジシランガスを略一定の温度
下で所定時間だけフローさせる。本実施の形態では、例
えば、１８ｓｃｃｍ（standard cubic cm）程度のシラ
ンまたはジシランを６００℃の温度で約１８５秒間ほど
フローさせる。この結果、第１及び第２物質層パターン
５０ａ，５２ａの全面にグレーン核が形成される。
ａ，５２ａが形成されている半導体基板４０を真空状態
のホットウェル型の反応チャンバにローディングした後
に、所定量のシラン或いはジシランガスを略一定の温度
下で所定時間だけフローさせる。本実施の形態では、例
えば、１８ｓｃｃｍ（standard cubic cm）程度のシラ
ンまたはジシランを６００℃の温度で約１８５秒間ほど
フローさせる。この結果、第１及び第２物質層パターン
５０ａ，５２ａの全面にグレーン核が形成される。
【００３２】次いで、このグレーン核をＨＳＧに成長さ
せるために、結果物をin-situ方式により略一定の温度
で所定時間だけアニーリングを行う。この実施の形態で
は、例えば、グレーン核が形成されている結果物を６０
０℃で４２０秒間だけアニーリングを行うことにより、
周囲のシリコン原子がグレーン核を中心として集中して
ＨＳＧが形成される。
せるために、結果物をin-situ方式により略一定の温度
で所定時間だけアニーリングを行う。この実施の形態で
は、例えば、グレーン核が形成されている結果物を６０
０℃で４２０秒間だけアニーリングを行うことにより、
周囲のシリコン原子がグレーン核を中心として集中して
ＨＳＧが形成される。
【００３３】上述したように、物質層のドーピング濃度
に応じて、形成されるＨＳＧのサイズが変わる。すなわ
ち、ドーピング濃度の高い物質層に形成されるＨＳＧの
サイズよりも、ドーピング濃度の低い物質層に形成され
るＨＳＧのサイズが大きくなる。したがって、第１物質
層パターン５０ａに形成される第１ＨＳＧは、第２物質
層パターン５２ａに形成される第２ＨＳＧより小さい。
に応じて、形成されるＨＳＧのサイズが変わる。すなわ
ち、ドーピング濃度の高い物質層に形成されるＨＳＧの
サイズよりも、ドーピング濃度の低い物質層に形成され
るＨＳＧのサイズが大きくなる。したがって、第１物質
層パターン５０ａに形成される第１ＨＳＧは、第２物質
層パターン５２ａに形成される第２ＨＳＧより小さい。
【００３４】第１物質層パターン５０ａに形成された第
１ＨＳＧ膜（Ｇ１）は、従来の技術による方法で形成し
たＨＳＧ膜と略同一のサイズ、即ち、同一の表面積を有
する。一方、第２ＨＳＧ膜（Ｇ２）は、第１ＨＳＧ膜
（Ｇ１）より大きい。即ち、第１ＨＳＧ膜と略同サイズ
のＨＳＧ膜のみが下部電極の全面に形成される従来の技
術とは異なり、この実施の形態では、第１ＨＳＧ膜（Ｇ
１）より大きい第２ＨＳＧ膜（Ｇ２）が下部電極に形成
されるので、下部電極の表面積を増加させることができ
る。
１ＨＳＧ膜（Ｇ１）は、従来の技術による方法で形成し
たＨＳＧ膜と略同一のサイズ、即ち、同一の表面積を有
する。一方、第２ＨＳＧ膜（Ｇ２）は、第１ＨＳＧ膜
（Ｇ１）より大きい。即ち、第１ＨＳＧ膜と略同サイズ
のＨＳＧ膜のみが下部電極の全面に形成される従来の技
術とは異なり、この実施の形態では、第１ＨＳＧ膜（Ｇ
１）より大きい第２ＨＳＧ膜（Ｇ２）が下部電極に形成
されるので、下部電極の表面積を増加させることができ
る。
【００３５】本発明の第１の実施の形態によるキャパシ
タの製造方法を用いると、従来の技術によるキャパシタ
の製造方法より大きいキャパシタンスを有するキャパシ
タを製造することができる。
タの製造方法を用いると、従来の技術によるキャパシタ
の製造方法より大きいキャパシタンスを有するキャパシ
タを製造することができる。
【００３６】しかしながら、このように製造されたキャ
パシタでは、最小キャパシタンス値と最大キャパシタン
ス値の比（Ｃ′）が小さい。これは第２ＨＳＧ膜（Ｇ
２）が図７に示す第２物質層パターン５２ａに形成され
るため、第２ＨＳＧ膜（Ｇ２）に含有されている導電性
不純物のドーピング濃度が、一般に形成されるＨＳＧ膜
に含有されている導電性不純物のドーピング濃度より低
いからである。その結果、上述したようにＣ′値が小さ
くなり、キャパシタの使用中に発生するソフトエラーの
ようなキャパシタの障害要因に対する耐性が低下するこ
とにより、保持されているデータの損失の危険性が大き
くなる。
パシタでは、最小キャパシタンス値と最大キャパシタン
ス値の比（Ｃ′）が小さい。これは第２ＨＳＧ膜（Ｇ
２）が図７に示す第２物質層パターン５２ａに形成され
るため、第２ＨＳＧ膜（Ｇ２）に含有されている導電性
不純物のドーピング濃度が、一般に形成されるＨＳＧ膜
に含有されている導電性不純物のドーピング濃度より低
いからである。その結果、上述したようにＣ′値が小さ
くなり、キャパシタの使用中に発生するソフトエラーの
ようなキャパシタの障害要因に対する耐性が低下するこ
とにより、保持されているデータの損失の危険性が大き
くなる。
【００３７】本発明の第１の実施の形態においては、こ
のようなＣ′の低下を防止するために、熱処理工程或い
はイオン注入工程を施して第２ＨＳＧ膜（Ｇ２）のドー
ピング濃度を高める。
のようなＣ′の低下を防止するために、熱処理工程或い
はイオン注入工程を施して第２ＨＳＧ膜（Ｇ２）のドー
ピング濃度を高める。
【００３８】この熱処理工程の一例を挙げると、例え
ば、第２ＨＳＧ膜（Ｇ２）が形成されている結果物を７
５０〜９５０℃で熱処理する方法が好適である。この熱
処理工程により、高濃度でドーピングされた第１物質層
パターン５０ａからドーピング物質が第２ＨＳＧ膜（Ｇ
２）に拡散するため、第２ＨＳＧ膜（Ｇ２）のドーピン
グ濃度を高くすることができる。この熱処理工程によ
り、第２ＨＳＧ膜（Ｇ２）のドーピング濃度は、例えば
１０19原子／ｃｍ3以上に高くなる。したがって、この
方法によりキャパシタのＣ′値を０．９以上とすること
により、キャパシタの動作中におけるソフトエラーのよ
うな障害要因に対するキャパシタの耐性を高めることが
できる。
ば、第２ＨＳＧ膜（Ｇ２）が形成されている結果物を７
５０〜９５０℃で熱処理する方法が好適である。この熱
処理工程により、高濃度でドーピングされた第１物質層
パターン５０ａからドーピング物質が第２ＨＳＧ膜（Ｇ
２）に拡散するため、第２ＨＳＧ膜（Ｇ２）のドーピン
グ濃度を高くすることができる。この熱処理工程によ
り、第２ＨＳＧ膜（Ｇ２）のドーピング濃度は、例えば
１０19原子／ｃｍ3以上に高くなる。したがって、この
方法によりキャパシタのＣ′値を０．９以上とすること
により、キャパシタの動作中におけるソフトエラーのよ
うな障害要因に対するキャパシタの耐性を高めることが
できる。
【００３９】次いで、上記のイオン注入工程の一例を挙
げると、例えば、第２ＨＳＧ膜（Ｇ２）が形成されてい
る結果物の全面にリン（Ｐ）、砒素（Ａｓ）及びボロン
（Ｂ）よりなる一群から選ばれるいずれか一つの元素を
注入する方法が好適である。第２ＨＳＧ膜（Ｇ２）は、
第２物質層（図６の５２参照）の厚さ、即ち、１０〜１
０００Åで形成されるため、第２ＨＳＧ膜（Ｇ２）の表
面から一定の深さ、例えば１０００Åの範囲内でイオン
が分布するようにイオン注入エネルギーを制限する。こ
れにより、イオン注入により第２ＨＳＧ膜（Ｇ２）のド
ーピング濃度を１０19原子／ｃｍ3以上に高くすること
ができる。このイオン注入工程の実行により、上記の熱
処理工程の場合と同様に１に近いキャパシタのＣ′値が
得られるため、キャパシタの耐性を高めることができ
る。
げると、例えば、第２ＨＳＧ膜（Ｇ２）が形成されてい
る結果物の全面にリン（Ｐ）、砒素（Ａｓ）及びボロン
（Ｂ）よりなる一群から選ばれるいずれか一つの元素を
注入する方法が好適である。第２ＨＳＧ膜（Ｇ２）は、
第２物質層（図６の５２参照）の厚さ、即ち、１０〜１
０００Åで形成されるため、第２ＨＳＧ膜（Ｇ２）の表
面から一定の深さ、例えば１０００Åの範囲内でイオン
が分布するようにイオン注入エネルギーを制限する。こ
れにより、イオン注入により第２ＨＳＧ膜（Ｇ２）のド
ーピング濃度を１０19原子／ｃｍ3以上に高くすること
ができる。このイオン注入工程の実行により、上記の熱
処理工程の場合と同様に１に近いキャパシタのＣ′値が
得られるため、キャパシタの耐性を高めることができ
る。
【００４０】即ち、第１及び第２ＨＳＧ膜（Ｇ１，Ｇ
２）を形成した後に、熱処理工程又はイオン注入工程を
施すことにより、従来に比べてキャパシタのキャパシタ
ンスを増加させることができる。さらに、これらの方法
によれば、１に近いＣ′値が得られるため、外部の障害
要因に対する耐性が高まり信頼性を確保することができ
る。その上、第２ＨＳＧ膜を低濃度状態の基底層に形成
するため、ドーピング濃度が増えるにつれて再現性が悪
くなるという問題を克服することができる他、キャパシ
タの製造工程を容易化することもできる。
２）を形成した後に、熱処理工程又はイオン注入工程を
施すことにより、従来に比べてキャパシタのキャパシタ
ンスを増加させることができる。さらに、これらの方法
によれば、１に近いＣ′値が得られるため、外部の障害
要因に対する耐性が高まり信頼性を確保することができ
る。その上、第２ＨＳＧ膜を低濃度状態の基底層に形成
するため、ドーピング濃度が増えるにつれて再現性が悪
くなるという問題を克服することができる他、キャパシ
タの製造工程を容易化することもできる。
【００４１】［第２の実施の形態］次に、本発明の第２
の実施の形態によるキャパシタの製造方法を図９乃至図
１１を参照して説明する。この第２の実施の形態は、第
１及び第２物質層パターン（図７の５０ａ，５２ａ参
照）の側面にドーピング濃度の低い第３物質層を形成す
る点で第１の実施の形態と異なる。即ち、この実施の形
態では、第１の実施の形態の図５乃至図７に示した方法
と同様に第１及び第２物質層パターンまで形成した後
に、図９に示したように、結果物の全面に第３物質層５
６を形成する。
の実施の形態によるキャパシタの製造方法を図９乃至図
１１を参照して説明する。この第２の実施の形態は、第
１及び第２物質層パターン（図７の５０ａ，５２ａ参
照）の側面にドーピング濃度の低い第３物質層を形成す
る点で第１の実施の形態と異なる。即ち、この実施の形
態では、第１の実施の形態の図５乃至図７に示した方法
と同様に第１及び第２物質層パターンまで形成した後
に、図９に示したように、結果物の全面に第３物質層５
６を形成する。
【００４２】第３物質層５６は、in-situ方式によりド
ーピングされたシリコン層で形成されるが、その厚さは
１０〜１０００Å程度である。第３物質層５６のドーピ
ングに用いられる導電性不純物としては、リン、砒素及
びボロンよりなる一群から選ばれるいずれか一つを用い
る。
ーピングされたシリコン層で形成されるが、その厚さは
１０〜１０００Å程度である。第３物質層５６のドーピ
ングに用いられる導電性不純物としては、リン、砒素及
びボロンよりなる一群から選ばれるいずれか一つを用い
る。
【００４３】第３物質層５６のドーピング程度は、１０
19原子／ｃｍ3以下でドーピングする。シリコン層（第
３物質層５６）のドーピングに用いられるソースガスと
しては、例えば、シランやジシランを単独で、或いは、
混合して用いることができる。
19原子／ｃｍ3以下でドーピングする。シリコン層（第
３物質層５６）のドーピングに用いられるソースガスと
しては、例えば、シランやジシランを単独で、或いは、
混合して用いることができる。
【００４４】第３物質層５６は、第１物質層パターン５
０ａの側面を活用するために形成する物質層である。し
たがって、第２の実施の実施の形態に係るキャパシタの
製造方法によれば、第１の実施の形態に比べてキャパシ
タのキャパシタンスを増加させることができる。
０ａの側面を活用するために形成する物質層である。し
たがって、第２の実施の実施の形態に係るキャパシタの
製造方法によれば、第１の実施の形態に比べてキャパシ
タのキャパシタンスを増加させることができる。
【００４５】次に、図１０に示したように、第１及び第
２物質層パターン５０ａ，５２ａの側面に第３物質層パ
ターンを形成する。具体的には、層間絶縁膜４４の表面
を蝕刻の終了点として図９に示す結果物の全面を異方性
食刻することにより、第３物質層（図９の５６参照）
は、異方性食刻の性質により平らな部分が完全に取り除
かれ、第１及び第２物質層パターン５０ａ，５２ａの側
面に第３物質層パターンとしてのスペーサ５６ａが形成
される。すなわち、ドーピング濃度が低いスペーサ５６
ａがドーピング濃度の高い第１物質層パターン５０ａの
側面に形成されるため、キャパシタの下部電極の全面
に、従来のものより大きいＨＳＧが形成される。
２物質層パターン５０ａ，５２ａの側面に第３物質層パ
ターンを形成する。具体的には、層間絶縁膜４４の表面
を蝕刻の終了点として図９に示す結果物の全面を異方性
食刻することにより、第３物質層（図９の５６参照）
は、異方性食刻の性質により平らな部分が完全に取り除
かれ、第１及び第２物質層パターン５０ａ，５２ａの側
面に第３物質層パターンとしてのスペーサ５６ａが形成
される。すなわち、ドーピング濃度が低いスペーサ５６
ａがドーピング濃度の高い第１物質層パターン５０ａの
側面に形成されるため、キャパシタの下部電極の全面
に、従来のものより大きいＨＳＧが形成される。
【００４６】次いで、図１１に示したように、第３ＨＳ
Ｇ膜（Ｇ３）を形成する。具体的には、図１１に示す結
果物をホットウェル型の反応チャンバにローディングす
る。その後、第２物質層パターン５２ａとスペーサ５６
ａの全面にグレーン核を形成して、その結果物をin-sit
u方式によりアニーリングして、グレーン核をＨＳＧに
成長させる。
Ｇ膜（Ｇ３）を形成する。具体的には、図１１に示す結
果物をホットウェル型の反応チャンバにローディングす
る。その後、第２物質層パターン５２ａとスペーサ５６
ａの全面にグレーン核を形成して、その結果物をin-sit
u方式によりアニーリングして、グレーン核をＨＳＧに
成長させる。
【００４７】該グレーン核を形成するためには、例えば
ホットウェル型の反応チャンバに略一定量のシランやジ
シランを所定の温度下で所定の時間だけフローさせれば
良い。具体的には、例えば、ホットウェル型の反応チャ
ンバを使用し、１８ｓｃｃｍのジシラン（Ｓｉ2Ｈ6）を
６００℃の温度で１８５秒間フローさせれば良い。
ホットウェル型の反応チャンバに略一定量のシランやジ
シランを所定の温度下で所定の時間だけフローさせれば
良い。具体的には、例えば、ホットウェル型の反応チャ
ンバを使用し、１８ｓｃｃｍのジシラン（Ｓｉ2Ｈ6）を
６００℃の温度で１８５秒間フローさせれば良い。
【００４８】この実施の形態では、上記のようにして形
成されたグレーン核を、第１の実施の形態で述べたよう
にin-situアニーリング方式で略一定の温度（例えば、
６００℃）でグレーン核を形成する場合よりも長時間
（例えば、４２０秒）アニーリングする。その結果、該
グレーン核は、サイズの大きな第３ＨＳＧ（Ｇ３）に成
長する。
成されたグレーン核を、第１の実施の形態で述べたよう
にin-situアニーリング方式で略一定の温度（例えば、
６００℃）でグレーン核を形成する場合よりも長時間
（例えば、４２０秒）アニーリングする。その結果、該
グレーン核は、サイズの大きな第３ＨＳＧ（Ｇ３）に成
長する。
【００４９】第３ＨＳＧ（Ｇ３）は、第２物質層パター
ン５２ａとスペーサ５６ａの全面に形成される。ところ
で、第２物質層パターン５２ａとスペーサ５６ａのドー
ピング濃度は、１０19原子／ｃｍ3以下であり、一般の
ドーピングシリコン層のドーピング濃度よりも低い。上
述したように、ＨＳＧのサイズはベースとなる物質層の
ドーピング濃度が低くなるほど大きくなる。したがっ
て、第３ＨＳＧのサイズは、第１物質層パターン５０ａ
に直接形成される場合よりも大きくなる。その結果、キ
ャパシタ電極の表面積が増加するため、キャパシタンス
も増加する。
ン５２ａとスペーサ５６ａの全面に形成される。ところ
で、第２物質層パターン５２ａとスペーサ５６ａのドー
ピング濃度は、１０19原子／ｃｍ3以下であり、一般の
ドーピングシリコン層のドーピング濃度よりも低い。上
述したように、ＨＳＧのサイズはベースとなる物質層の
ドーピング濃度が低くなるほど大きくなる。したがっ
て、第３ＨＳＧのサイズは、第１物質層パターン５０ａ
に直接形成される場合よりも大きくなる。その結果、キ
ャパシタ電極の表面積が増加するため、キャパシタンス
も増加する。
【００５０】しかしながら、キャパシタの表面積の増加
によりキャパシタンスを増加させる一方で、実際のキャ
パシタの動作で重要な要素となるＣ′値は小さくなる。
これは、第３ＨＳＧ膜が形成されているベース物質層に
ドーピングされた不純物の濃度が低いからである。そこ
で、この問題を解決するため、第１の実施の形態と同様
に熱処理工程やイオン注入工程を付加することが好まし
い。
によりキャパシタンスを増加させる一方で、実際のキャ
パシタの動作で重要な要素となるＣ′値は小さくなる。
これは、第３ＨＳＧ膜が形成されているベース物質層に
ドーピングされた不純物の濃度が低いからである。そこ
で、この問題を解決するため、第１の実施の形態と同様
に熱処理工程やイオン注入工程を付加することが好まし
い。
【００５１】上記熱処理工程を施すことにより、第２物
質層パターン５２ａとスペーサ５６ａよりも高濃度でド
ーピングされた第１物質層パターン５０ａから第３ＨＳ
Ｇ膜（Ｇ３）にドーピング物質が拡散する。したがっ
て、第３ＨＳＧ膜（Ｇ３）のドーピング濃度は、１０19
原子／ｃｍ3以上となり、その結果、キャパシタのＣ′
値を従来のキャパシタの製造方法におけるＣ′値と略同
様の水準に高めることができる。
質層パターン５２ａとスペーサ５６ａよりも高濃度でド
ーピングされた第１物質層パターン５０ａから第３ＨＳ
Ｇ膜（Ｇ３）にドーピング物質が拡散する。したがっ
て、第３ＨＳＧ膜（Ｇ３）のドーピング濃度は、１０19
原子／ｃｍ3以上となり、その結果、キャパシタのＣ′
値を従来のキャパシタの製造方法におけるＣ′値と略同
様の水準に高めることができる。
【００５２】一方、第２の実施の形態におけるイオン注
入工程においては、イオン注入エネルギーは、イオンが
第２物質層パターン５２ａの一定の深さ内に分布するよ
うに調節される。例えば、このイオンは第３ＨＳＧ膜
（Ｇ３）の表面から１０００Åの範囲内の深さに分布す
る程度のエネルギーで注入される。このようなイオン注
入エネルギーを採用すると、大部分のイオンが第３ＨＳ
Ｇ膜（Ｇ３）に分布することになるため、第３ＨＳＧ膜
（Ｇ３）のドーピング濃度を高めることができる。
入工程においては、イオン注入エネルギーは、イオンが
第２物質層パターン５２ａの一定の深さ内に分布するよ
うに調節される。例えば、このイオンは第３ＨＳＧ膜
（Ｇ３）の表面から１０００Åの範囲内の深さに分布す
る程度のエネルギーで注入される。このようなイオン注
入エネルギーを採用すると、大部分のイオンが第３ＨＳ
Ｇ膜（Ｇ３）に分布することになるため、第３ＨＳＧ膜
（Ｇ３）のドーピング濃度を高めることができる。
【００５３】しかしながら、上記イオン注入方法を用い
る場合において、半導体基板４０に垂直方向にイオンを
注入する場合には、第１物質層パターン５０ａの上部に
形成されている第３ＨＳＧ膜（Ｇ３）のイオン濃度を増
加させることは容易であるが、第１物質層パターン５０
ａの側面に形成されている第３ＨＳＧ膜（Ｇ３）のイオ
ン濃度は相対的低い濃度となる。そこで、第１物質層パ
ターン５０ａの側面に形成されている第３ＨＳＧ膜（Ｇ
３）のドーピング濃度を高めるため、イオン注入の際に
半導体基板４０を斜めにするか、或いは半導体基板４０
に対してイオン注入に用いられるイオン源自体を斜めに
することが好ましい。
る場合において、半導体基板４０に垂直方向にイオンを
注入する場合には、第１物質層パターン５０ａの上部に
形成されている第３ＨＳＧ膜（Ｇ３）のイオン濃度を増
加させることは容易であるが、第１物質層パターン５０
ａの側面に形成されている第３ＨＳＧ膜（Ｇ３）のイオ
ン濃度は相対的低い濃度となる。そこで、第１物質層パ
ターン５０ａの側面に形成されている第３ＨＳＧ膜（Ｇ
３）のドーピング濃度を高めるため、イオン注入の際に
半導体基板４０を斜めにするか、或いは半導体基板４０
に対してイオン注入に用いられるイオン源自体を斜めに
することが好ましい。
【００５４】本発明の第２の実施の形態に係るキャパシ
タの製造方法によれば、従来の技術によるキャパシタの
製造方法に比べてキャパシタのキャパシタンスを増加さ
せると共に下部電極の側面の表面積を効率よく増大させ
ることができる。したがって、第１の実施の形態に係る
キャパシタの製造方法よりもキャパシタのキャパシタン
スをさらに増加させることができる。
タの製造方法によれば、従来の技術によるキャパシタの
製造方法に比べてキャパシタのキャパシタンスを増加さ
せると共に下部電極の側面の表面積を効率よく増大させ
ることができる。したがって、第１の実施の形態に係る
キャパシタの製造方法よりもキャパシタのキャパシタン
スをさらに増加させることができる。
【００５５】［ドーピング濃度とＨＳＧのサイズとの関
係］第１及び第２の実施の形態に係るキャパシタの製造
方法における第２物質層５２の形成段階において、ドー
ピング濃度を変化させた場合のＨＳＧのサイズの変化を
図１２の（Ａ）及び（Ｂ）を参照して詳しく説明する。
係］第１及び第２の実施の形態に係るキャパシタの製造
方法における第２物質層５２の形成段階において、ドー
ピング濃度を変化させた場合のＨＳＧのサイズの変化を
図１２の（Ａ）及び（Ｂ）を参照して詳しく説明する。
【００５６】図１２の（Ａ）及び（Ｂ）は、走査電子顕
微鏡（ＳＥＭ）写真である（５５００倍率）。図１２の
（Ａ）は、第１及び第２の実施の形態に基づいて第２物
質層５２を形成する際に、in-situ方式で不純物を注入
する過程で導電性不純物、例えばＰＨ3（０．８％、窒
素（Ｎ2）ベース、５０ｓｃｃｍ）をフローさせた場合
に形成されるＨＳＧの写真である。一方、図１２の
（Ｂ）は、ＰＨ3（０．８％、窒素（Ｎ2）ベース、３６
ｓｃｃｍ）をフローさせた場合に形成されるＨＳＧの写
真である。
微鏡（ＳＥＭ）写真である（５５００倍率）。図１２の
（Ａ）は、第１及び第２の実施の形態に基づいて第２物
質層５２を形成する際に、in-situ方式で不純物を注入
する過程で導電性不純物、例えばＰＨ3（０．８％、窒
素（Ｎ2）ベース、５０ｓｃｃｍ）をフローさせた場合
に形成されるＨＳＧの写真である。一方、図１２の
（Ｂ）は、ＰＨ3（０．８％、窒素（Ｎ2）ベース、３６
ｓｃｃｍ）をフローさせた場合に形成されるＨＳＧの写
真である。
【００５７】図１２の（Ａ）及び（Ｂ）を比較すると、
ＨＳＧの外周（サイズ）は、第２物質層５２のドーピン
グ濃度の低い方が大きいということがわかる。すなわ
ち、ＨＳＧの形成に用いられるベース物質のドーピング
濃度が低いほど、形成されるＨＳＧのサイズは大きくな
り、大きな表面積を有するＨＳＧを得ることができる。
ＨＳＧの外周（サイズ）は、第２物質層５２のドーピン
グ濃度の低い方が大きいということがわかる。すなわ
ち、ＨＳＧの形成に用いられるベース物質のドーピング
濃度が低いほど、形成されるＨＳＧのサイズは大きくな
り、大きな表面積を有するＨＳＧを得ることができる。
【００５８】次に、この結果を実際のキャパシタに適用
する場合を説明する。図１２の（Ａ）に示す例において
は、５０ｓｃｃｍのＰＨ3をフローさせた後であってＨ
ＳＧを形成する前に測定したキャパシタンスは１７ｆＦ
（femto Farad）であった。しかしながら、ＨＳＧを形
成した後のキャパシタンスは２３ｆＦであった。すなわ
ち、ＨＳＧの形成によりキャパシタンスが３５％も増加
した。
する場合を説明する。図１２の（Ａ）に示す例において
は、５０ｓｃｃｍのＰＨ3をフローさせた後であってＨ
ＳＧを形成する前に測定したキャパシタンスは１７ｆＦ
（femto Farad）であった。しかしながら、ＨＳＧを形
成した後のキャパシタンスは２３ｆＦであった。すなわ
ち、ＨＳＧの形成によりキャパシタンスが３５％も増加
した。
【００５９】図１２の（Ｂ）に示す例においては、３６
ｓｃｃｍのＰＨ3をフローさせた後であって下部電極に
ＨＳＧを形成する前と後のキャパシタンスは、夫々１６
ｆＦと２８ｆＦであり、ＨＳＧの形成によりキャパシタ
ンスは７５％も増加した。この結果から、ドーピング濃
度の低いシリコン層からＨＳＧを形成する場合、キャパ
シタンスはさらに増加することがわかる。
ｓｃｃｍのＰＨ3をフローさせた後であって下部電極に
ＨＳＧを形成する前と後のキャパシタンスは、夫々１６
ｆＦと２８ｆＦであり、ＨＳＧの形成によりキャパシタ
ンスは７５％も増加した。この結果から、ドーピング濃
度の低いシリコン層からＨＳＧを形成する場合、キャパ
シタンスはさらに増加することがわかる。
【００６０】しかしながら、図１２の（Ａ）及び（Ｂ）
の例におけるＣ′値は、夫々０．９、０．６であった。
このようなＣ′値の低下を防ぐために、上述のようにＨ
ＳＧを形成した後に熱処理工程やイオン注入工程を施す
ことが好ましい。
の例におけるＣ′値は、夫々０．９、０．６であった。
このようなＣ′値の低下を防ぐために、上述のようにＨ
ＳＧを形成した後に熱処理工程やイオン注入工程を施す
ことが好ましい。
【００６１】以上、本発明の好適な実施の形態に係る半
導体装置のキャパシタ製造方法によれば、先ず、一般の
ドーピング濃度より低いドーピングレベルを有するシリ
コン層（０〜１０19原子／ｃｍ3）を、相対的にドーピ
ング濃度の高い（１０19〜１０21原子／ｃｍ3）キャパ
シタの下部電極の表面にin-situ方式で形成する。次い
で、グレーン核を形成した後に、in-situ方式でアニー
リングを施して、大きいＨＳＧを形成して下部電極の表
面積を増加させる。そして、更に、その結果物を熱処理
するか、全面にイオン注入を行うことにより、ＨＳＧの
ドーピング濃度を高める。
導体装置のキャパシタ製造方法によれば、先ず、一般の
ドーピング濃度より低いドーピングレベルを有するシリ
コン層（０〜１０19原子／ｃｍ3）を、相対的にドーピ
ング濃度の高い（１０19〜１０21原子／ｃｍ3）キャパ
シタの下部電極の表面にin-situ方式で形成する。次い
で、グレーン核を形成した後に、in-situ方式でアニー
リングを施して、大きいＨＳＧを形成して下部電極の表
面積を増加させる。そして、更に、その結果物を熱処理
するか、全面にイオン注入を行うことにより、ＨＳＧの
ドーピング濃度を高める。
【００６２】本発明は、上記の実施の形態に限定され
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
ず、本発明の技術的思想の範囲内で様々な変形が可能で
ある。
【００６３】
【発明の効果】本発明に拠れば、キャパシタのキャパシ
タンスのみならず、Ｃ′値も増大させることにより、キ
ャパシタの再現性及び動作の安定性を確保することがで
きる。ここで、大きいＣ′値とは、キャパシタの最大キ
ャパシタンスと最低キャパシタンスとの差が小さいこと
を示すので、キャパシタの動作中にキャパシタのキャパ
シタンスを低下させるソフトエラーのような要因が発生
しても、キャパシタに貯蔵されているデータの損失を防
ぐことができる。これにより、キャパシタの信頼性を高
める。
タンスのみならず、Ｃ′値も増大させることにより、キ
ャパシタの再現性及び動作の安定性を確保することがで
きる。ここで、大きいＣ′値とは、キャパシタの最大キ
ャパシタンスと最低キャパシタンスとの差が小さいこと
を示すので、キャパシタの動作中にキャパシタのキャパ
シタンスを低下させるソフトエラーのような要因が発生
しても、キャパシタに貯蔵されているデータの損失を防
ぐことができる。これにより、キャパシタの信頼性を高
める。
【００６４】
【図１】従来の技術による半導体装置のキャパシタ製造
方法の段階を示す図面である。
方法の段階を示す図面である。
【図２】従来の技術による半導体装置のキャパシタ製造
方法の段階を示す図面である。
方法の段階を示す図面である。
【図３】従来の技術による半導体装置のキャパシタ製造
方法の段階を示す図面である。
方法の段階を示す図面である。
【図４】従来の技術による半導体装置のキャパシタ製造
方法の段階を示す図面である。
方法の段階を示す図面である。
【図５】本発明の第１実施例による半導体装置のキャパ
シタ製造方法の段階を示す図面である。
シタ製造方法の段階を示す図面である。
【図６】本発明の第１の実施の形態に係る半導体装置の
キャパシタ製造方法の段階を示す図面である。
キャパシタ製造方法の段階を示す図面である。
【図７】本発明の第１の実施の形態に係る半導体装置の
キャパシタ製造方法の段階を示す図面である。
キャパシタ製造方法の段階を示す図面である。
【図８】本発明の第１の実施の形態に係る半導体装置の
キャパシタ製造方法の段階を示す図面である。
キャパシタ製造方法の段階を示す図面である。
【図９】本発明の第２の実施の形態に係る半導体装置の
キャパシタ製造方法の段階を示す図面である。
キャパシタ製造方法の段階を示す図面である。
【図１０】本発明の第２の実施の形態に係る半導体装置
のキャパシタ製造方法の段階を示す図面である。
のキャパシタ製造方法の段階を示す図面である。
【図１１】本発明の第２の実施の形態に係る半導体装置
のキャパシタ製造方法の段階を示す図面である。
のキャパシタ製造方法の段階を示す図面である。
【図１２】ドーピング濃度と半球型のグレーン（ＨＳ
Ｇ）のサイズとの関係を示すＳＥＭ写真である。
Ｇ）のサイズとの関係を示すＳＥＭ写真である。
１０ 半導体基板 １２ フィールド酸化膜 １４ 層間絶縁膜 １６ 第１フォトレジストパターン １８ コンタクトホール ２０ 導電層 ２０ａ 下部電極パターン ２２ 第２フォトレジストパターン ２６ ＨＳＧ膜（半球型のグレーン膜） ４０ 半導体基板 ４２ フィールド酸化膜 ４４ 層間絶縁層 ４６ 第１フォトレジストパターン ４８ コンタクトホール ５０ 第１物質層 ５０ａ 第１物質層パターン ５２ 第２物質層 ５２ａ 第２物質層パターン ５４ 第２フォトレジストパターン ５６ 第３物質層 ５６ａ スペーサ Ｇ１ 第１ＨＳＧ膜 Ｇ２ 第２ＨＳＧ膜 Ｇ３ 第３ＨＳＧ膜
Claims (29)
- 【請求項１】 ＨＳＧ（半球型のグレーン膜）を有する
半導体装置のキャパシタ製造方法であって、 （ａ）半導体基板にフィールド酸化膜を形成して前記半
導体基板の全面を活性領域とフィールド領域とに区分す
る段階と、 （ｂ）前記半導体基板の全面に前記活性領域の一部を露
出させるコンタクトホールを含む層間絶縁膜を形成する
段階と、 （ｃ）前記層間絶縁膜上に前記コンタクトホールを埋め
込むドーピングされた第１物質層を形成する段階と、 （ｄ）前記第１物質層上に、該第１物質層よりドーピン
グ濃度の低い第２物質層を形成する段階と、 （ｅ）前記第１及び第２物質層をパタニングして第１及
び第２物質層パターンを形成する段階と、 （ｆ）前記第１物質層パターンには第１ＨＳＧ膜を形成
し、前記第２物質層パターンには前記第１ＨＳＧ膜とは
表面積の異なる第２ＨＳＧ膜を形成する段階と、 （ｇ）前記第２ＨＳＧ膜のドーピング濃度を高める段階
と、 を含むことを特徴とする半導体装置のキャパシタ製造方
法。 - 【請求項２】 前記第１及び第２物質層は、in−situ方
式で形成することを特徴とする請求項１に記載の半導体
装置のキャパシタ製造方法。 - 【請求項３】 前記第２物質層パターンのドーピング濃
度は、１０19原子／ｃｍ3以下となるように形成するこ
とを特徴とする請求項１に記載の半導体装置のキャパシ
タ製造方法。 - 【請求項４】 前記第２物質層パターンは、１０〜１０
００Å程度の厚さで形成することを特徴とする請求項１
に記載の半導体装置のキャパシタ製造方法。 - 【請求項５】 前記（ｆ）段階は、 （ｆ′）前記第１及び第２物質層パターンの全面にグレ
ーン核（grain seedling）を形成する段階と、 （ｆ″）前記グレーン核が形成されている前記第１及び
第２物質層パターンをアニーリングする段階と、 を含むことを特徴とする請求項１に記載の半導体装置の
キャパシタ製造方法。 - 【請求項６】 前記第１及び第２物質層は、in-situ方
式でドーピングされたシリコン層で形成することを特徴
とする請求項２に記載の半導体装置のキャパシタ製造方
法。 - 【請求項７】 前記シリコン層は、シラン（ＳｉＨ4）
とジシラン（Ｓｉ2Ｈ 6）よりなる一群から選ばれるいず
れか一つのガスをソースガスとして用いて形成すること
を特徴とする請求項２に記載の半導体装置のキャパシタ
製造方法。 - 【請求項８】 前記シリコン層は、シラン（ＳｉＨ4 ）
とジシラン（Ｓｉ2Ｈ6 ）との混合ガスをソースガスと
して用いてドーピングすることを特徴とする請求項６に
記載の半導体装置のキャパシタ製造方法。 - 【請求項９】 前記シリコン層は、リン（Ｐ）、砒素
（Ａｓ）及びボロン（Ｂ）よりなる一群から選ばれるい
ずれか一つを用いてドーピングすることを特徴とする請
求項６に記載の半導体装置のキャパシタ製造方法。 - 【請求項１０】 前記（ｆ′）段階と前記（ｆ″）段階
は、in-situ方式により行われることを特徴とする請求
項５に記載の半導体装置のキャパシタ製造方法。 - 【請求項１１】 前記グレーン核は、シラン（Ｓｉ
Ｈ4）とジシラン（Ｓｉ2Ｈ6）よりなる一群から選ばれ
るいずれか一つのガスを所定の温度で所定の時間だけフ
ローさせることにより形成することを特徴とする請求項
５に記載の半導体装置のキャパシタ製造方法。 - 【請求項１２】 前記グレーン核は、シラン（ＳｉＨ
4 ）とジシラン（Ｓｉ 2Ｈ6）よりなる一群から選ばれる
いずれか一つのガスを、約１８ｓｃｃｍ及び約６００℃
の条件で約１８５秒間フローさせることにより形成する
ことを特徴とする請求項１１に記載の半導体装置のキャ
パシタ製造方法。 - 【請求項１３】 前記（ｆ″）段階は、約６００℃で約
４２０秒間行われることを特徴とする請求項５に記載の
半導体装置のキャパシタ製造方法。 - 【請求項１４】 前記（ｇ）段階は、前記第１及び第２
ＨＳＧ膜が形成されている結果物を７５０〜９５０℃の
温度で熱処理する段階を含むことを特徴とする請求項１
に記載の半導体装置のキャパシタ製造方法。 - 【請求項１５】 前記（ｇ）段階は、前記第２ＨＳＧ膜
の全面に前記第１物質層パターンの表面から所定の深さ
に不純物が分布するように導電性不純物をイオン注入す
ることを特徴とする請求項１に記載の半導体装置のキャ
パシタ製造方法。 - 【請求項１６】 ＨＳＧ（半球型のグレーン膜）を有す
る半導体装置のキャパシタ製造方法であって、 （ａ）半導体基板にフィールド酸化膜を形成して前記半
導体基板の全面を活性領域とフィールド領域とに区分す
る段階と、 （ｂ）前記活性領域の一部を露出させるコンタクトホー
ルを含む層間絶縁膜を、前記フィールド酸化膜が形成さ
れている半導体基板の全面に形成する段階と、 （ｃ）前記層間絶縁膜上に前記コンタクトホールを埋め
込むドーピングされた第１物質層を形成する段階と、 （ｄ）前記第１物質層上に、該第１物質層よりドーピン
グ濃度の低い第２物質層を形成する段階と、 （ｅ）前記第１及び第２物質層をパタニングして第１及
び第２物質層パターンを形成する段階と、 （ｆ）前記第１物質層パターンの側面に第１物質層パタ
ーンより低いドーピング濃度を有する第３物質層パター
ンであるスペーサを形成する段階と、 （ｇ）前記パターンの全面にＨＳＧ膜を形成する段階
と、 （ｈ）前記ＨＳＧ膜のドーピング濃度を高める段階と、 を含むことを特徴とする半導体装置のキャパシタ製造方
法。 - 【請求項１７】 前記第１及び第２物質層は、in-situ
方式で形成することを特徴とする請求項１６に記載の半
導体装置のキャパシタ製造方法。 - 【請求項１８】 前記第２物質層パターン及びスペーサ
は、１０19原子／ｃｍ3以下の濃度となるように導電性
不純物をドーピングすることを特徴とする請求項１６に
記載の半導体装置のキャパシタ製造方法。 - 【請求項１９】 前記第２物質層パターン及びスペーサ
は、１０〜１０００Å程度の厚さで形成することを特徴
とする請求項１６に記載の半導体装置のキャパシタ製造
方法。 - 【請求項２０】 前記（ｇ）段階は、 （ｇ′）前記第２物質層パターン及びスペーサの全面に
グレーン核を形成する段階と、 （ｇ″）前記グレーン核が形成されている結果物をアニ
ーリングする段階と、 を含み、これによりＨＳＧ膜を形成することを特徴とす
る請求項１６に記載の半導体装置のキャパシタ製造方
法。 - 【請求項２１】 前記（ｇ′）段階及び（ｇ″）段階
は、in-situ方式により行われることを特徴とする請求
項２０に記載の半導体装置のキャパシタ製造方法。 - 【請求項２２】 前記グレーン核は、シラン（ＳｉＨ
4 ）とジシラン（Ｓｉ 2Ｈ6）よりなる一群から選ばれる
いずれか一つのガスを所定の温度で所定の時間だけフロ
ーさせることにより形成することを特徴とする請求項２
０に記載の半導体装置のキャパシタ製造方法。 - 【請求項２３】 前記（ｇ″）段階は、約６００℃で約
４２０秒間行われることを特徴とする請求項２０に記載
の半導体装置のキャパシタ製造方法。 - 【請求項２４】 前記（ｈ）段階は、前記ＨＳＧ膜が形
成されている結果物を７５０〜９５０℃の温度で熱処理
する段階を含むことを特徴とする請求項１６に記載の半
導体装置のキャパシタ製造方法。 - 【請求項２５】 前記（ｈ）段階は、前記ＨＳＧ膜が形
成されている結果物の全面に前記第１物質層パターンの
表面から所定の深さに不純物が分布するように導電性不
純物をイオン注入することを特徴とする請求項１６に記
載の半導体装置のキャパシタ製造方法。 - 【請求項２６】 前記ＨＳＧ膜の側面のドーピング濃度
を高めるため、前記半導体基板を斜めにしてイオン注入
を行うことを特徴とする請求項２５に記載の半導体装置
のキャパシタ製造方法。 - 【請求項２７】 前記ＨＳＧ膜の側面のドーピング濃度
を高めるため、前記イオン注入に用いるイオン源を前記
半導体基板に対して斜めにしてイオン注入を行うことを
特徴とする請求項２５に記載の半導体装置のキャパシタ
製造方法。 - 【請求項２８】 前記第１及び第２物質層とスペーサ
は、in-situ方式によりドーピングされたシリコン層で
形成することを特徴とする請求項１８に記載の半導体装
置のキャパシタ製造方法。 - 【請求項２９】 請求項１乃至請求項２８のいずれか１
項に記載の製造方法により製造されるキャパシタと実質
的に同一の構造を有するキャパシタを含む半導体装置。
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960025226A KR100230363B1 (ko) | 1996-06-28 | 1996-06-28 | 반도체장치의 커패시터 제조방법 |
| KR96-25226 | 1996-06-28 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1070249A true JPH1070249A (ja) | 1998-03-10 |
Family
ID=19464366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9167195A Pending JPH1070249A (ja) | 1996-06-28 | 1997-06-24 | キャパシタの製造方法及び半導体装置 |
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|---|---|
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| JP (1) | JPH1070249A (ja) |
| KR (1) | KR100230363B1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| US6376328B1 (en) | 1999-06-01 | 2002-04-23 | Nec Corporation | Method for producing capacitor elements, and capacitor element |
| JP2009500835A (ja) * | 2005-11-25 | 2009-01-08 | フラウンホーファーゲゼルシャフト ツール フォルデルング デル アンゲヴァンテン フォルシユング エー．フアー． | 双極性のキャリアウエハ、及び可動双極性の静電的ウエハ構成 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH10223893A (ja) * | 1997-02-05 | 1998-08-21 | Mitsubishi Electric Corp | シリサイド層形成方法および半導体集積回路 |
| KR100304852B1 (ko) * | 1998-06-09 | 2001-11-22 | 윤종용 | 반도체소자의커패시터및그제조방법 |
| US6046083A (en) * | 1998-06-26 | 2000-04-04 | Vanguard International Semiconductor Corporation | Growth enhancement of hemispherical grain silicon on a doped polysilicon storage node capacitor structure, for dynamic random access memory applications |
| JP2992516B1 (ja) * | 1998-09-04 | 1999-12-20 | 株式会社日立製作所 | 半導体装置の製造方法 |
| KR100575855B1 (ko) * | 1999-10-26 | 2006-05-03 | 주식회사 하이닉스반도체 | 반도체장치의 캐패시터 제조방법 |
| KR100368978B1 (ko) * | 2001-04-30 | 2003-01-24 | 주식회사 하이닉스반도체 | 반도체소자의 캐패시터 제조방법 |
| US6432772B1 (en) * | 2001-08-30 | 2002-08-13 | United Microelectronics Corp. | Method of forming a lower storage node of a capacitor |
| US6576977B1 (en) | 2002-09-17 | 2003-06-10 | National Semiconductor Corporation | Low cost bias technique for dual plate integrated capacitors |
| US11950430B2 (en) * | 2020-10-30 | 2024-04-02 | Ferroelectric Memory Gmbh | Memory cell, capacitive memory structure, and methods thereof |
Family Cites Families (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5366917A (en) * | 1990-03-20 | 1994-11-22 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| US5691249A (en) * | 1990-03-20 | 1997-11-25 | Nec Corporation | Method for fabricating polycrystalline silicon having micro roughness on the surface |
| TW209253B (ja) * | 1990-09-21 | 1993-07-11 | Nidden Aneruba Kk | |
| JP2679433B2 (ja) * | 1991-03-14 | 1997-11-19 | 日本電気株式会社 | 多結晶シリコン膜の形成方法 |
| JP2508948B2 (ja) * | 1991-06-21 | 1996-06-19 | 日本電気株式会社 | 半導体装置の製造方法 |
| EP0553791A1 (en) * | 1992-01-31 | 1993-08-04 | Nec Corporation | Capacitor electrode for dram and process of fabrication thereof |
| KR960002097B1 (ko) * | 1992-02-28 | 1996-02-10 | 삼성전자주식회사 | 반도체장치의 커패시터 제조방법 |
| JP2867799B2 (ja) * | 1992-06-22 | 1999-03-10 | 日本電気株式会社 | 半導体装置の製造方法 |
| DE4321638A1 (de) * | 1992-09-19 | 1994-03-24 | Samsung Electronics Co Ltd | Halbleiterspeicherbauelement mit einem Kondensator und Verfahren zu seiner Herstellung |
| JPH06188385A (ja) * | 1992-10-22 | 1994-07-08 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
| JP2682386B2 (ja) * | 1993-07-27 | 1997-11-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2658824B2 (ja) * | 1993-08-31 | 1997-09-30 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP2658840B2 (ja) * | 1993-12-01 | 1997-09-30 | 日本電気株式会社 | プロセスシミュレータおよびこれを用いたｃｖｄ装置およびプロセスシミュレーション方法 |
| JPH07161931A (ja) * | 1993-12-02 | 1995-06-23 | Nec Corp | 半導体装置の製造方法 |
| JP2727981B2 (ja) * | 1993-12-27 | 1998-03-18 | 日本電気株式会社 | 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法 |
| JP3029235B2 (ja) * | 1993-12-29 | 2000-04-04 | 現代電子産業株式会社 | 半導体素子の電荷貯蔵電極形成方法 |
| JP2728025B2 (ja) * | 1995-04-13 | 1998-03-18 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5597754A (en) * | 1995-05-25 | 1997-01-28 | Industrial Technology Research Institute | Increased surface area for DRAM, storage node capacitors, using a novel polysilicon deposition and anneal process |
| US5554557A (en) * | 1996-02-02 | 1996-09-10 | Vanguard International Semiconductor Corp. | Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell |
-
1996
- 1996-06-28 KR KR1019960025226A patent/KR100230363B1/ko not_active IP Right Cessation
-
1997
- 1997-06-24 JP JP9167195A patent/JPH1070249A/ja active Pending
- 1997-06-27 US US08/884,149 patent/US5963805A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6335242B1 (en) | 1998-05-20 | 2002-01-01 | Nec Corporation | Method for fabricating semiconductor device having a HSG layer |
| US6376328B1 (en) | 1999-06-01 | 2002-04-23 | Nec Corporation | Method for producing capacitor elements, and capacitor element |
| JP2009500835A (ja) * | 2005-11-25 | 2009-01-08 | フラウンホーファーゲゼルシャフト ツール フォルデルング デル アンゲヴァンテン フォルシユング エー．フアー． | 双極性のキャリアウエハ、及び可動双極性の静電的ウエハ構成 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100230363B1 (ko) | 1999-11-15 |
| US5963805A (en) | 1999-10-05 |
| KR980006372A (ko) | 1998-03-30 |
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