JPH07161931A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH07161931A JPH07161931A JP5302473A JP30247393A JPH07161931A JP H07161931 A JPH07161931 A JP H07161931A JP 5302473 A JP5302473 A JP 5302473A JP 30247393 A JP30247393 A JP 30247393A JP H07161931 A JPH07161931 A JP H07161931A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- oxide film
- tantalum oxide
- tungsten
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/014—Capacitor
Landscapes
- Engineering & Computer Science (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
- Electrodes Of Semiconductors (AREA)
- Semiconductor Integrated Circuits (AREA)
- Formation Of Insulating Films (AREA)
Abstract
(57)【要約】
【目的】リーク電流特性を劣化させずに、容量値を増大
させるＤＲＡＭの容量素子の形成方法を提供する。 【構成】多結晶シリコン膜１０２を形成し、この表面に
タングステン系金属膜１０３を形成し、容量下部電極２
Ａを形成する。容量絶縁膜である酸化タンタル膜に酸化
プラズマ処理による緻密化処理を施して酸化タンタル膜
１１Ａを形成する。
させるＤＲＡＭの容量素子の形成方法を提供する。 【構成】多結晶シリコン膜１０２を形成し、この表面に
タングステン系金属膜１０３を形成し、容量下部電極２
Ａを形成する。容量絶縁膜である酸化タンタル膜に酸化
プラズマ処理による緻密化処理を施して酸化タンタル膜
１１Ａを形成する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特に酸化タンタル膜を容量絶縁膜として用いるＤ
ＲＡＭの容量素子の形成方法に関する。
関し、特に酸化タンタル膜を容量絶縁膜として用いるＤ
ＲＡＭの容量素子の形成方法に関する。
【０００２】
【従来の技術】２５６ＭビットＤＲＡＭ以降の超ＬＳＩ
メモリデバイスの容量素子においては、単位面積当りの
容量値を大きくできる高誘電率を有した容量絶縁膜の採
用が検討されている。このような容量絶縁膜の中で、化
学気相成長法（ＣＶＤ法）による酸化タンタル膜は、比
誘電率εr が２５〜３０と大きく、優れたステップカバ
レッジ特性を有しており、さらに成膜方法が高誘電率を
有した他の絶縁膜と比較して極めて容易であることなど
から、多くの研究がなされている。
メモリデバイスの容量素子においては、単位面積当りの
容量値を大きくできる高誘電率を有した容量絶縁膜の採
用が検討されている。このような容量絶縁膜の中で、化
学気相成長法（ＣＶＤ法）による酸化タンタル膜は、比
誘電率εr が２５〜３０と大きく、優れたステップカバ
レッジ特性を有しており、さらに成膜方法が高誘電率を
有した他の絶縁膜と比較して極めて容易であることなど
から、多くの研究がなされている。
【０００３】ＤＲＡＭのセルの容量素子の製造工程の断
面図である図１０を参照すると、容量絶縁膜として酸化
タンタル膜を用いた従来のＤＲＡＭのスタック型の容量
素子の製造方法は、以下のようになっている。
面図である図１０を参照すると、容量絶縁膜として酸化
タンタル膜を用いた従来のＤＲＡＭのスタック型の容量
素子の製造方法は、以下のようになっている。
【０００４】まず、以下の構造を形成する。Ｐ型シリコ
ン基板表面にトランジスタを形成する。このトランジス
タを層間絶縁膜４７により覆う。層間絶縁膜４７にトラ
ンジスタのＮ型のソース，ドレイン領域の一方に達する
コンタクト孔５８を形成する。コンタクト孔５８を介し
てこのＮ型のソース，ドレイン領域に接続されるビット
線５６を、層間絶縁膜４７表面上に形成する。層間絶縁
膜４８を形成して、このビット線５６を含めて層間絶縁
膜４７表面上を覆う。
ン基板表面にトランジスタを形成する。このトランジス
タを層間絶縁膜４７により覆う。層間絶縁膜４７にトラ
ンジスタのＮ型のソース，ドレイン領域の一方に達する
コンタクト孔５８を形成する。コンタクト孔５８を介し
てこのＮ型のソース，ドレイン領域に接続されるビット
線５６を、層間絶縁膜４７表面上に形成する。層間絶縁
膜４８を形成して、このビット線５６を含めて層間絶縁
膜４７表面上を覆う。
【０００５】このような構造のもとで、まず、層間絶縁
膜４８，４７を貫通して上記トランジスタのソース，ド
レイン領域の他方に達するコンタクト孔５７が形成され
る。全面に燐がドープされた多結晶シリコン膜が形成さ
れ、この多結晶シリコン膜がパターニングされて容量下
部電極２が形成される。次に、有機原料であるペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）ガスと酸素と
を用いた減圧気相成長法により、容量下部電極２表面上
を含めた層間絶縁膜４８表面上に酸化タンタル膜１１が
形成される〔図１０（ａ）〕。次に、この酸化タンタル
膜１１のリーク電流特性を改善するために酸素雰囲気で
の高温熱処理が行なわれ、酸化タンタル膜１１が酸化タ
ンタル膜１１Ｂになる〔図１０（ｂ）〕。この熱処理温
度は、一般的に７００〜９００℃である。続いて、容量
上部電極３が形成される〔図１０（ｃ）〕。この上部電
極３としては、タングステン膜等が用いられる。
膜４８，４７を貫通して上記トランジスタのソース，ド
レイン領域の他方に達するコンタクト孔５７が形成され
る。全面に燐がドープされた多結晶シリコン膜が形成さ
れ、この多結晶シリコン膜がパターニングされて容量下
部電極２が形成される。次に、有機原料であるペンタエ
トキシタンタル（Ｔａ（ＯＣ2 Ｈ5 ）5 ）ガスと酸素と
を用いた減圧気相成長法により、容量下部電極２表面上
を含めた層間絶縁膜４８表面上に酸化タンタル膜１１が
形成される〔図１０（ａ）〕。次に、この酸化タンタル
膜１１のリーク電流特性を改善するために酸素雰囲気で
の高温熱処理が行なわれ、酸化タンタル膜１１が酸化タ
ンタル膜１１Ｂになる〔図１０（ｂ）〕。この熱処理温
度は、一般的に７００〜９００℃である。続いて、容量
上部電極３が形成される〔図１０（ｃ）〕。この上部電
極３としては、タングステン膜等が用いられる。
【０００６】
【発明が解決しようとする課題】上述した容量素子にお
いては、以下に述べる問題点がある。従来の容量素子形
成工程において、容量下部電極２を構成する多結晶シリ
コン膜表面上に酸化タンタル膜１１を形成し、リーク電
流特性改善のために、酸素雰囲気での高温熱処理を施す
ことにより、酸化タンタル膜１１を酸化タンタル膜１１
Ｂにしている。このように形成された容量絶縁膜を有す
る容量素子では、酸化シリコン膜換算膜厚（比誘電率ε
r ＝３．９）にして約３ｎｍ（ＣS ＝１１．５ｆＦ／μ
ｍ2 ）の容量値しか得られない。これは、この酸素雰囲
気での高温熱処理により、酸化タンタル膜１１Ｂと容量
下部電極２との界面に約２ｎｍ程度の厚めの酸化シリコ
ン膜が形成されるためである。また、酸素雰囲気での高
温熱処理を行なわない成長直後（ａｓ−ｄｅｐｏｓｉｔ
ｅｄ）の酸化タンタル膜１１を用いた容量素子において
も、酸化シリコン膜換算膜厚にして約２．５ｎｍ（ＣS
＝１４ｆＦ／μｍ2 ）程度の容量値しか得られない。こ
れは、容量下部電極２表面にもともと１ｎｍ強の膜厚の
自然酸化膜が形成されているためである。この（約２ｎ
ｍ程度の酸化シリコン膜と酸化タンタル膜１１Ｂとが積
層された）容量絶縁膜を２５６ＭビットＤＲＡＭなどの
容量素子へ適用した場合、十分な容量値は得られない。
いては、以下に述べる問題点がある。従来の容量素子形
成工程において、容量下部電極２を構成する多結晶シリ
コン膜表面上に酸化タンタル膜１１を形成し、リーク電
流特性改善のために、酸素雰囲気での高温熱処理を施す
ことにより、酸化タンタル膜１１を酸化タンタル膜１１
Ｂにしている。このように形成された容量絶縁膜を有す
る容量素子では、酸化シリコン膜換算膜厚（比誘電率ε
r ＝３．９）にして約３ｎｍ（ＣS ＝１１．５ｆＦ／μ
ｍ2 ）の容量値しか得られない。これは、この酸素雰囲
気での高温熱処理により、酸化タンタル膜１１Ｂと容量
下部電極２との界面に約２ｎｍ程度の厚めの酸化シリコ
ン膜が形成されるためである。また、酸素雰囲気での高
温熱処理を行なわない成長直後（ａｓ−ｄｅｐｏｓｉｔ
ｅｄ）の酸化タンタル膜１１を用いた容量素子において
も、酸化シリコン膜換算膜厚にして約２．５ｎｍ（ＣS
＝１４ｆＦ／μｍ2 ）程度の容量値しか得られない。こ
れは、容量下部電極２表面にもともと１ｎｍ強の膜厚の
自然酸化膜が形成されているためである。この（約２ｎ
ｍ程度の酸化シリコン膜と酸化タンタル膜１１Ｂとが積
層された）容量絶縁膜を２５６ＭビットＤＲＡＭなどの
容量素子へ適用した場合、十分な容量値は得られない。
【０００７】容量下部電極２表面に形成された（およ
び、さらに形成される）自然酸化膜という点に着目する
ならば、容量下部電極２表面の自然酸化膜を除去した後
にこの表面を金属膜で覆うという方法が考えられるが、
リーク電流特性改善のための酸素雰囲気での高温熱処理
（酸化タンタル膜１１を酸化タンタル膜１１Ｂに変換）
が高温であることから、この金属膜の表面も酸素雰囲気
にほぼ直接に晒されることになり、金属膜表面にも酸化
金属膜が形成される。この結果、実効的な酸化シリコン
膜換算膜厚の低減は容易に実現しないことになる。さら
に、この高温熱処理によって、熱膨張率の相違から、こ
の金属膜が剥離しやすくなるという別の問題点も生じ
る。
び、さらに形成される）自然酸化膜という点に着目する
ならば、容量下部電極２表面の自然酸化膜を除去した後
にこの表面を金属膜で覆うという方法が考えられるが、
リーク電流特性改善のための酸素雰囲気での高温熱処理
（酸化タンタル膜１１を酸化タンタル膜１１Ｂに変換）
が高温であることから、この金属膜の表面も酸素雰囲気
にほぼ直接に晒されることになり、金属膜表面にも酸化
金属膜が形成される。この結果、実効的な酸化シリコン
膜換算膜厚の低減は容易に実現しないことになる。さら
に、この高温熱処理によって、熱膨張率の相違から、こ
の金属膜が剥離しやすくなるという別の問題点も生じ
る。
【０００８】したがって、本発明の目的は、リーク電流
特性改善のための酸化タンタル膜に対して行なう処理に
関して、比較的低温で可能な処理を提供することにな
る。
特性改善のための酸化タンタル膜に対して行なう処理に
関して、比較的低温で可能な処理を提供することにな
る。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法の第１の態様は、第１の金属元素を含んだ第１の
導電体膜を表面に有する容量下部電極を形成する工程
と、酸化タンタル膜からなる容量絶縁膜を形成する工程
と、上記酸化タンタル膜を緻密化処理する工程と、第２
の金属元素を含んだ第１の導電体膜からなる容量上部電
極を形成する工程とを有する。
造方法の第１の態様は、第１の金属元素を含んだ第１の
導電体膜を表面に有する容量下部電極を形成する工程
と、酸化タンタル膜からなる容量絶縁膜を形成する工程
と、上記酸化タンタル膜を緻密化処理する工程と、第２
の金属元素を含んだ第１の導電体膜からなる容量上部電
極を形成する工程とを有する。
【００１０】好ましくは、上記第１の金属元素がタング
ステンもしくはモリブデンであり、上記酸化タンタル膜
の形成方法が有機系のタンタル原料を用いた化学気相成
長法であり、上記酸化タンタル膜の緻密化処理が酸化ガ
スを用いたプラズマ処理であり、上記第２の金属元素が
タングステン，モリブデンもしくはチタンである。
ステンもしくはモリブデンであり、上記酸化タンタル膜
の形成方法が有機系のタンタル原料を用いた化学気相成
長法であり、上記酸化タンタル膜の緻密化処理が酸化ガ
スを用いたプラズマ処理であり、上記第２の金属元素が
タングステン，モリブデンもしくはチタンである。
【００１１】本発明の半導体装置の製造方法の第２の態
様は、半球形状結晶粒に覆われた表面を有するシリコン
膜パターンを形成する工程と、上記シリコン膜パターン
の表面に第１の金属元素を含んだ第１の導電体膜を形成
し、容量下部電極を形成する工程と、酸化タンタル膜か
らなる容量絶縁膜を形成する工程と、上記酸化タンタル
膜を緻密化処理する工程と、第２の金属元素を含んだ第
１の導電体膜からなる容量上部電極を形成する工程とを
有する。
様は、半球形状結晶粒に覆われた表面を有するシリコン
膜パターンを形成する工程と、上記シリコン膜パターン
の表面に第１の金属元素を含んだ第１の導電体膜を形成
し、容量下部電極を形成する工程と、酸化タンタル膜か
らなる容量絶縁膜を形成する工程と、上記酸化タンタル
膜を緻密化処理する工程と、第２の金属元素を含んだ第
１の導電体膜からなる容量上部電極を形成する工程とを
有する。
【００１２】
【実施例】次に、本発明について図面を参照して説明す
る。本発明の実施例の説明に先だって、まず、本発明の
実施例が適用される半導体装置について説明する。
る。本発明の実施例の説明に先だって、まず、本発明の
実施例が適用される半導体装置について説明する。
【００１３】半導体装置の断面模式図である図１を参照
すると、本発明の一実施例が適用されるＤＲＡＭは、以
下のような構造になっている。
すると、本発明の一実施例が適用されるＤＲＡＭは、以
下のような構造になっている。
【００１４】Ｐ型シリコン基板４１表面にはＮウェル４
２が形成され、Ｎウェル４２表面には第１のＰウェル４
３ａが形成され、Ｎウェル４２周辺の表面にはＮ型分離
領域４５が形成されている。Ｎウェル４２を除いたＰ型
シリコン基板４１表面には第２のＰウェル４３ｂが形成
されている。Ｐウェル４３ａとＰウェル４３ｂとは、上
記Ｎ型分離領域４５とこの表面上に設けられたフィール
ド酸化膜４６とにより素子分離されている。
２が形成され、Ｎウェル４２表面には第１のＰウェル４
３ａが形成され、Ｎウェル４２周辺の表面にはＮ型分離
領域４５が形成されている。Ｎウェル４２を除いたＰ型
シリコン基板４１表面には第２のＰウェル４３ｂが形成
されている。Ｐウェル４３ａとＰウェル４３ｂとは、上
記Ｎ型分離領域４５とこの表面上に設けられたフィール
ド酸化膜４６とにより素子分離されている。
【００１５】第１のＰウェル４３ａ表面上には、フィー
ルド酸化膜４６により素子分離された活性領域にメモリ
セルを構成するそれぞれのトランジスタ５０が形成され
ている。図４では、一対のメモリセルのみを図示してあ
る。それぞれのトランジスタ５０は、Ｐウェル４３ａ表
面に設けられたＮ型のソース・ドレイン領域５１ａ，５
１ｂと、Ｐウェル４３ａ表面上に設けられたゲート絶縁
膜５２と、ゲート絶縁膜５２を介してＰウェル４３ａ表
面上に設けられた多結晶シリコン膜５３およびシリサイ
ド膜５４が積層してなるゲート電極５５とから構成され
ている。これらのトランジスタ５０は、第１の層間絶縁
膜４７により覆われている。この層間絶縁膜４７には、
一対のトランジスタ５０が共有する（一方の）ソース・
ドレイン領域５１ａに達するコンタクト孔５８が設けら
れている。層間絶縁膜４７表面上に設けられたビット線
５６は、このコンタクト孔５８を介して、上記ソース・
ドレイン領域５１ａに接続されている。
ルド酸化膜４６により素子分離された活性領域にメモリ
セルを構成するそれぞれのトランジスタ５０が形成され
ている。図４では、一対のメモリセルのみを図示してあ
る。それぞれのトランジスタ５０は、Ｐウェル４３ａ表
面に設けられたＮ型のソース・ドレイン領域５１ａ，５
１ｂと、Ｐウェル４３ａ表面上に設けられたゲート絶縁
膜５２と、ゲート絶縁膜５２を介してＰウェル４３ａ表
面上に設けられた多結晶シリコン膜５３およびシリサイ
ド膜５４が積層してなるゲート電極５５とから構成され
ている。これらのトランジスタ５０は、第１の層間絶縁
膜４７により覆われている。この層間絶縁膜４７には、
一対のトランジスタ５０が共有する（一方の）ソース・
ドレイン領域５１ａに達するコンタクト孔５８が設けら
れている。層間絶縁膜４７表面上に設けられたビット線
５６は、このコンタクト孔５８を介して、上記ソース・
ドレイン領域５１ａに接続されている。
【００１６】このビット線５６は第２の層間絶縁膜４８
により覆われている。この層間絶縁膜４８の上には、
（点線で囲んだ）容量素子部７０が設けられている。す
なわち、本実施例によるスタック型の容量素子は、容量
下部電極２Ａと、容量絶縁膜としての酸化タンタル膜１
１Ａと、容量上部電極３とから構成されている。層間絶
縁膜４８，４７を貫通して一対のトランジスタ５０のそ
れぞれの（他方の）Ｎ型のソース・ドレイン領域５１ｂ
に達するコンタクト孔５７を介して、一対の容量下部電
極２Ａは、それぞれのソース・ドレイン領域５１ｂに接
続されている。また、上記容量上部電極３は、一対のメ
モリセルのそれぞれの容量素子に共通して連続的に形成
されている。この容量上部電極３は第２の層間絶縁膜４
８表面上に延在し、上層配線と接続するための取り出し
部分となる容量上部電極３ａが設けられている。
により覆われている。この層間絶縁膜４８の上には、
（点線で囲んだ）容量素子部７０が設けられている。す
なわち、本実施例によるスタック型の容量素子は、容量
下部電極２Ａと、容量絶縁膜としての酸化タンタル膜１
１Ａと、容量上部電極３とから構成されている。層間絶
縁膜４８，４７を貫通して一対のトランジスタ５０のそ
れぞれの（他方の）Ｎ型のソース・ドレイン領域５１ｂ
に達するコンタクト孔５７を介して、一対の容量下部電
極２Ａは、それぞれのソース・ドレイン領域５１ｂに接
続されている。また、上記容量上部電極３は、一対のメ
モリセルのそれぞれの容量素子に共通して連続的に形成
されている。この容量上部電極３は第２の層間絶縁膜４
８表面上に延在し、上層配線と接続するための取り出し
部分となる容量上部電極３ａが設けられている。
【００１７】上記容量素子部７０は、第３の層間絶縁膜
４９により覆われている。層間絶縁膜４９に設けられた
コンタクト孔６７を介して、層間絶縁膜４９表面上に設
けられた複数のアルミ電極７１のうちの１つのアルミ電
極７１ａは、上記容量上部電極３ａに接続されている。
このアルミ電極７１ａは接地電位等の固定電位になって
いる。コンタクト孔６７の側面および底面は窒化チタン
膜７２に覆われ、コンタクト孔６７はタングステン膜７
３により充填されている。また、アルミ電極７１等の底
面にも窒化チタン膜７２が設けられている。
４９により覆われている。層間絶縁膜４９に設けられた
コンタクト孔６７を介して、層間絶縁膜４９表面上に設
けられた複数のアルミ電極７１のうちの１つのアルミ電
極７１ａは、上記容量上部電極３ａに接続されている。
このアルミ電極７１ａは接地電位等の固定電位になって
いる。コンタクト孔６７の側面および底面は窒化チタン
膜７２に覆われ、コンタクト孔６７はタングステン膜７
３により充填されている。また、アルミ電極７１等の底
面にも窒化チタン膜７２が設けられている。
【００１８】一方、記憶装置の周辺回路を構成するトラ
ンジスタ６０は、Ｐウェル４３ｂ表面に設けられたＮ型
のソース・ドレイン領域５１と、Ｐウェル４３ｂ表面上
に設けられたゲート絶縁膜５２と、ゲート絶縁膜５２を
介してＰウェル４３ｂ表面上に設けられた多結晶シリコ
ン膜５３およびシリサイド膜５４が積層してなるゲート
電極５５とから構成されている。ソース・ドレイン領域
５１の一方に、層間絶縁膜４９，４８，４７を通して設
けられたコンタクト孔６８を介して、アルミ電極７１ｂ
が接続されている。このコンタクト孔６８も、上記コン
タクト孔６７と同様に、側面および底面は窒化チタン膜
７２に覆われ、タングステン膜７３により充填されてい
る。同様に、周辺回路の他のトランジスタ６０のゲート
電極５５は、コンタクト孔を介してアルミ電極７１ｃに
接続されている。
ンジスタ６０は、Ｐウェル４３ｂ表面に設けられたＮ型
のソース・ドレイン領域５１と、Ｐウェル４３ｂ表面上
に設けられたゲート絶縁膜５２と、ゲート絶縁膜５２を
介してＰウェル４３ｂ表面上に設けられた多結晶シリコ
ン膜５３およびシリサイド膜５４が積層してなるゲート
電極５５とから構成されている。ソース・ドレイン領域
５１の一方に、層間絶縁膜４９，４８，４７を通して設
けられたコンタクト孔６８を介して、アルミ電極７１ｂ
が接続されている。このコンタクト孔６８も、上記コン
タクト孔６７と同様に、側面および底面は窒化チタン膜
７２に覆われ、タングステン膜７３により充填されてい
る。同様に、周辺回路の他のトランジスタ６０のゲート
電極５５は、コンタクト孔を介してアルミ電極７１ｃに
接続されている。
【００１９】次に、本発明の第１の実施例について説明
する。
する。
【００２０】半導体装置の製造工程の断面図であり，図
１の容量素子部７０の部分拡大断面図である図２と、化
学気相成長装置の断面模式図である図３とを参照する
と、本発明の第１の実施例は、以下のようになってい
る。
１の容量素子部７０の部分拡大断面図である図２と、化
学気相成長装置の断面模式図である図３とを参照する
と、本発明の第１の実施例は、以下のようになってい
る。
【００２１】まず、第２の層間絶縁膜４８を形成し、層
間絶縁膜４８，４７を貫通するコンタクト孔５７を形成
する。その後、化学気相成長（ＣＶＤ）法により多結晶
シリコン膜を堆積し、この多結晶シリコン膜に燐をドー
プした後、パターニングを行ない多結晶シリコン膜１０
２を形成する〔図２（ａ）〕。なお、コンタクト孔５７
内を充填する材料としては、多結晶シリコン膜１０２を
形成するために形成された燐がドープされた多結晶シリ
コン膜でもよいが、予じめ別途形成するＮ型の多結晶シ
リコン膜，もしくはタングステン膜等でもよい。
間絶縁膜４８，４７を貫通するコンタクト孔５７を形成
する。その後、化学気相成長（ＣＶＤ）法により多結晶
シリコン膜を堆積し、この多結晶シリコン膜に燐をドー
プした後、パターニングを行ない多結晶シリコン膜１０
２を形成する〔図２（ａ）〕。なお、コンタクト孔５７
内を充填する材料としては、多結晶シリコン膜１０２を
形成するために形成された燐がドープされた多結晶シリ
コン膜でもよいが、予じめ別途形成するＮ型の多結晶シ
リコン膜，もしくはタングステン膜等でもよい。
【００２２】次に、この多結晶シリコン膜１０２表面の
自然酸化膜を希釈弗酸により除去した後、タングステン
系金属膜１０３を多結晶シリコン膜１０２表面に形成
し、これら多結晶シリコン膜１０２およびタングステン
系金属膜１０３からなる容量下部電極２Ａを形成する
〔図２（ｂ）〕。上記タングステン系金属膜１０３とし
ては、タングステン膜，タングステンシリサイド膜およ
び窒化タングステン膜の少なくとも１つを含んでいる。
なお、タングステン系金属膜１０３の代りにモリブデン
膜，モリブデンシリサイド膜および窒化モリブデン膜の
少なくとも１つを含んだモリブデン系金属膜でもよく、
さらにはタングステン系金属膜とモリブデン系金属膜と
の積層膜でもよい。
自然酸化膜を希釈弗酸により除去した後、タングステン
系金属膜１０３を多結晶シリコン膜１０２表面に形成
し、これら多結晶シリコン膜１０２およびタングステン
系金属膜１０３からなる容量下部電極２Ａを形成する
〔図２（ｂ）〕。上記タングステン系金属膜１０３とし
ては、タングステン膜，タングステンシリサイド膜およ
び窒化タングステン膜の少なくとも１つを含んでいる。
なお、タングステン系金属膜１０３の代りにモリブデン
膜，モリブデンシリサイド膜および窒化モリブデン膜の
少なくとも１つを含んだモリブデン系金属膜でもよく、
さらにはタングステン系金属膜とモリブデン系金属膜と
の積層膜でもよい。
【００２３】次に、この容量下部電極２Ａ表面上を含め
た層間絶縁膜４８表面上に、酸化タンタル膜（図示せ
ず）をＣＶＤ法により堆積する。
た層間絶縁膜４８表面上に、酸化タンタル膜（図示せ
ず）をＣＶＤ法により堆積する。
【００２４】この酸化タンタル膜の形成には、図３に示
す減圧化学気相成長（ＬＰＣＶＤ）装置を使用する。原
料ガスとしては、ペンタエトキシタンタル（Ｔａ（ＯＣ
2 Ｈ5 ）5 ）ガスと酸素とを用いる。ペンタエトキシタ
ンタルガスは、ペンタエトキシタンタルがヒータ１４に
より気化室１５内で気化され、キャリアガスアルゴンの
導入管２３によりバルブ２２ｃを通して送られてきたキ
ャリアガスであるアルゴンガスにより、バブル２２ｄを
通して、半導体ウェハ１８を搭載した基板ホルダ１７を
載置した反応炉１９へ導入される。同時に、酸素ガス
が、酸素ガスの導入管１２からバルブ２２ｂを通して反
応炉１９へ導入される。反応室１９はヒータ１６により
熱せられており、導入された有機タンタルガスと酸素ガ
スとが化学気相反応を起し、半導体ウェハ１８表面に酸
化タンタル膜が堆積する。成長条件としては、気化室１
５の加熱温度が３０〜２００℃，キャリアガスとしての
アルゴンガスの流量が１０〜１０００ｓｃｃｍ，酸素ガ
スの流量が０．１〜２０ＳＬＭ，圧力が１．３×１０2
〜１．３×１０4 Ｐａで行なうのが適している。この反
応室１９には、上記導入管１２，２３の他にアルゴンガ
スの導入管１３が接続され、バルブ２２ａを介してアル
ゴンガスが導入される。また、この反応室には、排気口
２１を有する真空ポンプ２０が接続されている。
す減圧化学気相成長（ＬＰＣＶＤ）装置を使用する。原
料ガスとしては、ペンタエトキシタンタル（Ｔａ（ＯＣ
2 Ｈ5 ）5 ）ガスと酸素とを用いる。ペンタエトキシタ
ンタルガスは、ペンタエトキシタンタルがヒータ１４に
より気化室１５内で気化され、キャリアガスアルゴンの
導入管２３によりバルブ２２ｃを通して送られてきたキ
ャリアガスであるアルゴンガスにより、バブル２２ｄを
通して、半導体ウェハ１８を搭載した基板ホルダ１７を
載置した反応炉１９へ導入される。同時に、酸素ガス
が、酸素ガスの導入管１２からバルブ２２ｂを通して反
応炉１９へ導入される。反応室１９はヒータ１６により
熱せられており、導入された有機タンタルガスと酸素ガ
スとが化学気相反応を起し、半導体ウェハ１８表面に酸
化タンタル膜が堆積する。成長条件としては、気化室１
５の加熱温度が３０〜２００℃，キャリアガスとしての
アルゴンガスの流量が１０〜１０００ｓｃｃｍ，酸素ガ
スの流量が０．１〜２０ＳＬＭ，圧力が１．３×１０2
〜１．３×１０4 Ｐａで行なうのが適している。この反
応室１９には、上記導入管１２，２３の他にアルゴンガ
スの導入管１３が接続され、バルブ２２ａを介してアル
ゴンガスが導入される。また、この反応室には、排気口
２１を有する真空ポンプ２０が接続されている。
【００２５】上記酸化タンタンル膜が堆積された後、こ
の酸化タンタル膜が緻密化処理されて酸化タンタル膜１
１Ａが形成される〔図２（ｃ）〕。この処理は、酸化ガ
スを用いたプラズマ処理であり、酸化ガスとしては酸素
ガス，水分を含んだ酸素ガスもしくは亜酸化窒素（Ｎ2
Ｏ）ガスである。また、この処理温度は、室温〜３００
℃程度が好ましい。水分を含んだ酸素ガスの場合には、
この水分の添加量が１〜１０００ｐｐｍの範囲であるこ
とが好ましい。
の酸化タンタル膜が緻密化処理されて酸化タンタル膜１
１Ａが形成される〔図２（ｃ）〕。この処理は、酸化ガ
スを用いたプラズマ処理であり、酸化ガスとしては酸素
ガス，水分を含んだ酸素ガスもしくは亜酸化窒素（Ｎ2
Ｏ）ガスである。また、この処理温度は、室温〜３００
℃程度が好ましい。水分を含んだ酸素ガスの場合には、
この水分の添加量が１〜１０００ｐｐｍの範囲であるこ
とが好ましい。
【００２６】続いて、全面に窒化チタン膜（図示せず）
を堆積し、この窒化チタン膜（および酸化タンタル膜１
１Ａ）をパターニングする。さらに、窒化処理が行なわ
れ、窒化チタン膜からなる容量上部電極３が形成される
〔図２（ｄ）〕。この窒化処理は、アンモニアガスを用
いたプラズマ処理である。この条件は、温度が室温〜６
００℃，圧力が１．３×１０2 〜１．３×１０4 Ｐａ，
パワーが５０〜５００Ｗあるのが適している。ガスとし
ては、アンモニアガスの他に窒素ガスあるいは亜酸化窒
素（Ｎ2 Ｏ）ガスを用いてもよい。
を堆積し、この窒化チタン膜（および酸化タンタル膜１
１Ａ）をパターニングする。さらに、窒化処理が行なわ
れ、窒化チタン膜からなる容量上部電極３が形成される
〔図２（ｄ）〕。この窒化処理は、アンモニアガスを用
いたプラズマ処理である。この条件は、温度が室温〜６
００℃，圧力が１．３×１０2 〜１．３×１０4 Ｐａ，
パワーが５０〜５００Ｗあるのが適している。ガスとし
ては、アンモニアガスの他に窒素ガスあるいは亜酸化窒
素（Ｎ2 Ｏ）ガスを用いてもよい。
【００２７】なお、本実施例では容量上部電極３として
窒化チタン膜を用いたが、本発明はこれに限定されるも
のではなく、タングステン膜，モリブデン膜，窒化チタ
ン膜を最下層にした積層膜，窒化タングステン膜あるい
は窒化モリブデン膜を最下層にした積層膜等でもよい。
窒化チタン膜を用いたが、本発明はこれに限定されるも
のではなく、タングステン膜，モリブデン膜，窒化チタ
ン膜を最下層にした積層膜，窒化タングステン膜あるい
は窒化モリブデン膜を最下層にした積層膜等でもよい。
【００２８】その後、第３の層間絶縁膜４９の堆積およ
びリフロー、コンタクト孔６７，６８等の形成およびコ
ンタクト燐拡散層の形成、アルミ電極７１，７１ａ，７
１ｂ，７１ｃ等の形成（図１参照）が行なわれ、ＤＲＡ
Ｍが完成する。容量素子部７０が形成された後の高温熱
処理としては、層間絶縁膜４９のリフロー，コンタクト
孔６８底面へのコンタクト燐拡散層の形成のための活性
化処理等があり、７００〜８５０℃程度である。
びリフロー、コンタクト孔６７，６８等の形成およびコ
ンタクト燐拡散層の形成、アルミ電極７１，７１ａ，７
１ｂ，７１ｃ等の形成（図１参照）が行なわれ、ＤＲＡ
Ｍが完成する。容量素子部７０が形成された後の高温熱
処理としては、層間絶縁膜４９のリフロー，コンタクト
孔６８底面へのコンタクト燐拡散層の形成のための活性
化処理等があり、７００〜８５０℃程度である。
【００２９】なお、これらの高温熱処理に際しては、上
記容量下部電極２Ａを構成するタングステン系金属膜１
０３表面が緻密化された酸化タンタル膜１１Ａ（および
容量上部電極３，層間絶縁膜４９等）により覆われてい
るため、このタングステン系金属膜１０３表面に酸化金
属膜等が形成されることはない。さらにこのために、タ
ングステン系金属膜１０３が剥離されるこのも避けられ
る。
記容量下部電極２Ａを構成するタングステン系金属膜１
０３表面が緻密化された酸化タンタル膜１１Ａ（および
容量上部電極３，層間絶縁膜４９等）により覆われてい
るため、このタングステン系金属膜１０３表面に酸化金
属膜等が形成されることはない。さらにこのために、タ
ングステン系金属膜１０３が剥離されるこのも避けられ
る。
【００３０】リーク電流特性のグラフである図４を参照
すると、上記第１の実施例による容量素子では、酸化プ
ラズマ処理温度の上昇に伴ない、リーク電流密度Ｊは著
しく減少する。これは、成膜直後の酸化タンタル膜中に
含まれる水分やカーボンが処理温度の増加に伴ない外方
拡散し、さらに酸化タンタル膜中の酸素空孔が酸素プラ
ズマ処理によるイオンボンバードにより埋められ、この
膜が緻密化する（酸化タンタル膜１１Ａとなる）ためと
考えられる。
すると、上記第１の実施例による容量素子では、酸化プ
ラズマ処理温度の上昇に伴ない、リーク電流密度Ｊは著
しく減少する。これは、成膜直後の酸化タンタル膜中に
含まれる水分やカーボンが処理温度の増加に伴ない外方
拡散し、さらに酸化タンタル膜中の酸素空孔が酸素プラ
ズマ処理によるイオンボンバードにより埋められ、この
膜が緻密化する（酸化タンタル膜１１Ａとなる）ためと
考えられる。
【００３１】酸化シリコン膜換算膜厚ｔeqの酸化プラズ
マ処理温度依存性をを示す図５を参照すると、上記第１
の実施例による容量素子の容量絶縁膜の酸化シリコン膜
換算膜厚は、以下のようになっている。タングステン系
金属膜１０３がタングステン膜からなる場合、ｔeq≒
１．６ｎｍである。タングステン系金属膜１０３がタン
グステンシリサイド膜からなる場合、ｔeq≒２ｎｍであ
る。これに対して、従来のように容量下部電極が多結晶
シリコン膜のみからなる場合、ｔeq≒３ｎｍである。こ
のことから、本実施例の採用により、容量絶縁膜の実効
膜厚の薄膜化が実現することが明らかになる。なお、タ
ングステン系金属膜１０３がタングステンシリサイド膜
からなる場合の方が薄膜化の度合が低いのは、シリサイ
ド中のシリコンが酸化されるためである。また、いずれ
の場合でも、酸化プラズマ処理温度が３００℃より高く
なると、タングステン系金属膜１０３表面の酸化が顕在
化する。
マ処理温度依存性をを示す図５を参照すると、上記第１
の実施例による容量素子の容量絶縁膜の酸化シリコン膜
換算膜厚は、以下のようになっている。タングステン系
金属膜１０３がタングステン膜からなる場合、ｔeq≒
１．６ｎｍである。タングステン系金属膜１０３がタン
グステンシリサイド膜からなる場合、ｔeq≒２ｎｍであ
る。これに対して、従来のように容量下部電極が多結晶
シリコン膜のみからなる場合、ｔeq≒３ｎｍである。こ
のことから、本実施例の採用により、容量絶縁膜の実効
膜厚の薄膜化が実現することが明らかになる。なお、タ
ングステン系金属膜１０３がタングステンシリサイド膜
からなる場合の方が薄膜化の度合が低いのは、シリサイ
ド中のシリコンが酸化されるためである。また、いずれ
の場合でも、酸化プラズマ処理温度が３００℃より高く
なると、タングステン系金属膜１０３表面の酸化が顕在
化する。
【００３２】半導体装置の製造工程の断面図であり，図
１の容量素子部７０に対応する部分の部分拡大断面図で
ある図６を参照すると、本発明の第２の実施例は、以下
のようになっている。
１の容量素子部７０に対応する部分の部分拡大断面図で
ある図６を参照すると、本発明の第２の実施例は、以下
のようになっている。
【００３３】まず、上記第１の実施例と同様に、第２の
層間絶縁膜４８を形成し、層間絶縁膜４８，４７を貫通
するコンタクト孔５７を形成する。その後、ＣＶＤ法に
より燐がドープされた非晶質シリコン膜を堆積し、この
非晶質シリコン膜のパターニングを行ない非晶質シリコ
ン膜１１２を形成する〔図６（ａ）〕。なお、コンタク
ト孔５７内を充填する材料としては、非晶質シリコン膜
１１２を形成するために形成された燐がドープされた非
晶質シリコン膜でもよいが、予じめ別途形成するＮ型の
多結晶シリコン膜，もしくはタングステン膜等でもよ
い。
層間絶縁膜４８を形成し、層間絶縁膜４８，４７を貫通
するコンタクト孔５７を形成する。その後、ＣＶＤ法に
より燐がドープされた非晶質シリコン膜を堆積し、この
非晶質シリコン膜のパターニングを行ない非晶質シリコ
ン膜１１２を形成する〔図６（ａ）〕。なお、コンタク
ト孔５７内を充填する材料としては、非晶質シリコン膜
１１２を形成するために形成された燐がドープされた非
晶質シリコン膜でもよいが、予じめ別途形成するＮ型の
多結晶シリコン膜，もしくはタングステン膜等でもよ
い。
【００３４】次に、この非晶質シリコン膜１１２表面の
自然酸化膜を希釈弗酸により除去した後、ジシラン（Ｓ
ｉ2 Ｈ6 ）ガスを用いた分子線照射により、非晶質シリ
コン膜１１２表面を粗面シリコン（半球形状シリコン結
晶粒（ＨＳＧ）を有した表面）に変換し、非晶質シリコ
ン膜１１２ａを形成する。続いて、非晶質シリコン膜１
１２ａ表面に、窒化チタン膜とタングステン膜とが積層
されてなる膜を形成し、これをパターニングして導電体
膜１１３を形成する。本実施例における容量下部電極２
Ａは、これら非晶質シリコン膜１１２ａおよび導電体膜
１１３からなる〔図６（ｂ）〕。なお、上記導電体膜１
１３の膜厚は、１００ｎｍ以下であることが好ましい。
これは、ＨＳＧの粒径が一般的に２０〜２００ｎｍの範
囲で制御されるため、導電体膜の膜厚が１００ｎｍ以上
になると粗面状態が維持されず、表面積増大の効果が低
減されるためである。
自然酸化膜を希釈弗酸により除去した後、ジシラン（Ｓ
ｉ2 Ｈ6 ）ガスを用いた分子線照射により、非晶質シリ
コン膜１１２表面を粗面シリコン（半球形状シリコン結
晶粒（ＨＳＧ）を有した表面）に変換し、非晶質シリコ
ン膜１１２ａを形成する。続いて、非晶質シリコン膜１
１２ａ表面に、窒化チタン膜とタングステン膜とが積層
されてなる膜を形成し、これをパターニングして導電体
膜１１３を形成する。本実施例における容量下部電極２
Ａは、これら非晶質シリコン膜１１２ａおよび導電体膜
１１３からなる〔図６（ｂ）〕。なお、上記導電体膜１
１３の膜厚は、１００ｎｍ以下であることが好ましい。
これは、ＨＳＧの粒径が一般的に２０〜２００ｎｍの範
囲で制御されるため、導電体膜の膜厚が１００ｎｍ以上
になると粗面状態が維持されず、表面積増大の効果が低
減されるためである。
【００３５】本実施例では、導電体膜１１３として窒化
チタン膜とタングステン膜との積層膜を採用したが、本
発明はこれに限定されるものではない。導電体膜１１３
としては、窒化チタン膜にモリブデン膜，タングステン
シリサイド膜，モリブデンシリサイド膜等を積層した膜
でもよく、窒化タングステン膜，窒化モリブデン膜等に
タングステン膜やこれらモリブデン膜，タングステンシ
リサイド膜，モリブデンシリサイド膜等を積層した膜で
もよい。
チタン膜とタングステン膜との積層膜を採用したが、本
発明はこれに限定されるものではない。導電体膜１１３
としては、窒化チタン膜にモリブデン膜，タングステン
シリサイド膜，モリブデンシリサイド膜等を積層した膜
でもよく、窒化タングステン膜，窒化モリブデン膜等に
タングステン膜やこれらモリブデン膜，タングステンシ
リサイド膜，モリブデンシリサイド膜等を積層した膜で
もよい。
【００３６】次に、上記第１の実施例と同様に、緻密化
された酸化タンタル膜１１Ａを形成し〔図６（ｃ）〕、
容量上部電極３を形成する〔図６（ｄ）〕。以降の工程
も、上記第１の実施例と同様である。
された酸化タンタル膜１１Ａを形成し〔図６（ｃ）〕、
容量上部電極３を形成する〔図６（ｄ）〕。以降の工程
も、上記第１の実施例と同様である。
【００３７】単位面積当たりの容量値のグラフである図
７を参照すると、上記第２の実施例による容量値は、上
記第１の実施例による容量値，従来の多結晶シリコン膜
のみからなる容量下部電極を有した容量素子の容量値お
よび従来のＨＳＧ構造を有した非晶質シリコン膜からな
る容量下部電極を有した容量素子の容量値に対して、そ
れぞれ１．６倍，２．６倍および１．８倍となる。本実
施例では、ＨＳＧの採用により、容量下部電極２Ａの実
効表面積が増大したためである。
７を参照すると、上記第２の実施例による容量値は、上
記第１の実施例による容量値，従来の多結晶シリコン膜
のみからなる容量下部電極を有した容量素子の容量値お
よび従来のＨＳＧ構造を有した非晶質シリコン膜からな
る容量下部電極を有した容量素子の容量値に対して、そ
れぞれ１．６倍，２．６倍および１．８倍となる。本実
施例では、ＨＳＧの採用により、容量下部電極２Ａの実
効表面積が増大したためである。
【００３８】スタック型容量素子の高さｈに対する１セ
ル当たりの容量値の変化を示すグラフである図８を参照
すると、１セルのセル面積が０．２４μｍ2 （１Ｇビッ
トＤＲＡＭのセル面積に相当する），ｔeq＝１．６ｎｍ
の場合、上記第２の実施例は、上記第１の実施例の約
１．４倍の容量値が得られる。例えば、本実施例ではｈ
＝０．６μｍのとき、単位面積当たりの容量値は３０ｆ
Ｆとなる。
ル当たりの容量値の変化を示すグラフである図８を参照
すると、１セルのセル面積が０．２４μｍ2 （１Ｇビッ
トＤＲＡＭのセル面積に相当する），ｔeq＝１．６ｎｍ
の場合、上記第２の実施例は、上記第１の実施例の約
１．４倍の容量値が得られる。例えば、本実施例ではｈ
＝０．６μｍのとき、単位面積当たりの容量値は３０ｆ
Ｆとなる。
【００３９】リーク電流特性のグラフである図９を参照
すると、上記第２の実施例による容量素子のリーク電流
密度Ｊは、上記第１の実施例による容量素子のリーク電
流密度Ｊとほとんど同じである。すなわち、本実施例
は、上記第１の実施例と同程度のリーク電流特性を有
し，さらに上記第１の実施例より大きな値の容量値を有
する。
すると、上記第２の実施例による容量素子のリーク電流
密度Ｊは、上記第１の実施例による容量素子のリーク電
流密度Ｊとほとんど同じである。すなわち、本実施例
は、上記第１の実施例と同程度のリーク電流特性を有
し，さらに上記第１の実施例より大きな値の容量値を有
する。
【００４０】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法によると、ＤＲＡＭの容量素子のリーク電流
特性を劣化させることなく、ＤＲＡＭの容量素子の容量
値を増大させることができる。さらに、本発明による
と、容量下部電極表面を構成する第１の導電体膜が、後
工程において剥離されずにすむ。
の製造方法によると、ＤＲＡＭの容量素子のリーク電流
特性を劣化させることなく、ＤＲＡＭの容量素子の容量
値を増大させることができる。さらに、本発明による
と、容量下部電極表面を構成する第１の導電体膜が、後
工程において剥離されずにすむ。
【図１】本発明を適用するＤＲＡＭの素子構造を示す断
面模式図である。
面模式図である。
【図２】本発明の第１の実施例の製造工程の断面図であ
り、図１における容量素子部７０の部分の部分拡大断面
図である。
り、図１における容量素子部７０の部分の部分拡大断面
図である。
【図３】上記第１の実施例に使用するＣＶＤ装置の断面
模式図である。
模式図である。
【図４】上記第１の実施例の効果を説明するための図で
あり、容量素子のリーク電流特性を示すグラフである。
あり、容量素子のリーク電流特性を示すグラフである。
【図５】上記第１の実施例の効果を説明するための図で
あり、容量素子の容量絶縁膜の酸化シリコン膜換算膜厚
を示すグラフである。
あり、容量素子の容量絶縁膜の酸化シリコン膜換算膜厚
を示すグラフである。
【図６】本発明の第２の実施例の製造工程の断面図であ
り、図１における容量素子部７０に対応する部分の部分
拡大断面図である。
り、図１における容量素子部７０に対応する部分の部分
拡大断面図である。
【図７】上記第２の実施例の効果を説明するための図で
あり、容量素子の容量値を示すグラフである。
あり、容量素子の容量値を示すグラフである。
【図８】上記第２の実施例の効果を説明するための図で
あり、スタック型容量素子の高さに対する１セル当たり
の容量値の変化を示すグラフである。
あり、スタック型容量素子の高さに対する１セル当たり
の容量値の変化を示すグラフである。
【図９】上記第２の実施例の効果を説明するための図で
あり、容量素子のリーク電流特性を示すグラフである。
あり、容量素子のリーク電流特性を示すグラフである。
【図１０】従来の半導体装置の製造工程の断面図であ
る。
る。
２，２Ａ，２Ｂ 容量下部電極 ３，３ａ 容量上部電極 １１，１１Ａ，１１Ｂ 酸化タンタル膜 １２，１３，２３ 導入管 １４，１６ ヒータ １５ 気化室 １７ 基板ホルダ １８ 半導体ウェハ １９ 反応室 ２０ 真空ポンプ ２１ 排気口 ２２ａ〜２２ｄ バルブ ４１ Ｐ型シリコン基板 ４２ Ｎウェル ４３ａ，４３ｂ Ｐウェル ４５ Ｎ型分離領域 ４６ フィールド酸化膜 ４７，４８，４９ 層間絶縁膜 ５０，６０ トランジスタ ５１，５１ａ，５１ｂ Ｎ型のソース・ドレイン領域 ５２ ゲート絶縁膜 ５３，１０２ 多結晶シリコン膜 ５４ シリサイド膜 ５５ ゲート電極 ５６ ビット線 ５７，５８，６７，６８ コンタクト孔 ７０ 容量素子部 ７１，７１ａ〜７１ｃ アルミ電極 ７２ 窒化チタン膜 ７３ タングステン膜 １０３ タングステン系金属膜 １１２，１１２ａ 非晶質シリコン膜 １１３ 導電体膜
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年１１月２１日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１０
【補正方法】変更
【補正内容】
【００１０】好ましくは、上記第１の導電体膜がタング
ステン、モリブデンもしくはチタン、あるいは窒化タン
グステン、窒化モリブデンもしくは窒化チタン、あるい
はタングステンシリサイド、モリブデンシリサイド、も
しくはチタンシリサイドあるいはこれら導電体膜が多層
構造から形成されており、上記酸化タンタル膜の形成方
法が有機系のタンタル原料を用いた化学気相成長法であ
り、上記酸化タンタル膜の緻密化処理が酸化ガスを用い
たプラズマ処理であり、上記第２の導電体膜がタングス
テン、モリブデンもしくはチタン、あるいは窒化タング
ステン、窒化モリブデンもしくは窒化チタン、あるいは
タングステンシリサイド、モリブデンシリサイド、もし
くはチタンシリサイドあるいはこれら導体膜が多層構造
から形成されている。
ステン、モリブデンもしくはチタン、あるいは窒化タン
グステン、窒化モリブデンもしくは窒化チタン、あるい
はタングステンシリサイド、モリブデンシリサイド、も
しくはチタンシリサイドあるいはこれら導電体膜が多層
構造から形成されており、上記酸化タンタル膜の形成方
法が有機系のタンタル原料を用いた化学気相成長法であ
り、上記酸化タンタル膜の緻密化処理が酸化ガスを用い
たプラズマ処理であり、上記第２の導電体膜がタングス
テン、モリブデンもしくはチタン、あるいは窒化タング
ステン、窒化モリブデンもしくは窒化チタン、あるいは
タングステンシリサイド、モリブデンシリサイド、もし
くはチタンシリサイドあるいはこれら導体膜が多層構造
から形成されている。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】本発明の半導体装置の製造方法の第２の態
様は、半球形状結晶粒に覆われた表面を有するシリコン
膜パターンを形成する工程と、上記シリコン膜パターン
の表面に第１の導電体膜を形成し、容量下部電極を形成
する工程と、酸化タンタル膜からなる容量絶縁膜を形成
する工程と、上記酸化タンタル膜を緻密化処理する工程
と、第２の導電体膜からなる容量上部電極を形成する工
程とを有する。
様は、半球形状結晶粒に覆われた表面を有するシリコン
膜パターンを形成する工程と、上記シリコン膜パターン
の表面に第１の導電体膜を形成し、容量下部電極を形成
する工程と、酸化タンタル膜からなる容量絶縁膜を形成
する工程と、上記酸化タンタル膜を緻密化処理する工程
と、第２の導電体膜からなる容量上部電極を形成する工
程とを有する。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００２２
【補正方法】変更
【補正内容】
【００２２】次に、この多結晶シリコン膜１０２表面の
自然酸化膜を希釈弗酸により除去した後、タングステン
系金属膜１０３を多結晶シリコン膜１０２表面に形成
し、これら多結晶シリコン膜１０２およびタングステン
系金属膜１０３からなる容量下部電極２Ａを形成する
〔図２（ｂ）〕。上記タングステン系金属膜１０３とし
ては、タングステン膜，タングステンシリサイド膜およ
び窒化タングステン膜の少なくとも１つを含んでいる。
なお、タングステン系金属膜１０３の代りにモリブデン
膜、モリブデンシリサイド膜および窒化モリブデン膜の
少なくとも１つを含んだモリブデン系金属膜あるいはチ
タン膜、チタンシリサイド膜および窒化チタン膜の少な
くとも１つを含んだチタン系金属膜でもよく、さらには
これら導電体膜の積層膜でもよい。
自然酸化膜を希釈弗酸により除去した後、タングステン
系金属膜１０３を多結晶シリコン膜１０２表面に形成
し、これら多結晶シリコン膜１０２およびタングステン
系金属膜１０３からなる容量下部電極２Ａを形成する
〔図２（ｂ）〕。上記タングステン系金属膜１０３とし
ては、タングステン膜，タングステンシリサイド膜およ
び窒化タングステン膜の少なくとも１つを含んでいる。
なお、タングステン系金属膜１０３の代りにモリブデン
膜、モリブデンシリサイド膜および窒化モリブデン膜の
少なくとも１つを含んだモリブデン系金属膜あるいはチ
タン膜、チタンシリサイド膜および窒化チタン膜の少な
くとも１つを含んだチタン系金属膜でもよく、さらには
これら導電体膜の積層膜でもよい。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００２６
【補正方法】変更
【補正内容】
【００２６】続いて、第２の導電体膜として全面に窒化
チタン膜（図示せず）を堆積し、この窒化チタン膜（お
よび酸化タンタル膜１１Ａ）をパターニングする。さら
に、窒化処理が行なわれ、窒化チタン膜からなる容量上
部電極３が形成される〔図２（ｄ）〕。この窒化処理
は、アンモニアガスを用いたプラズマ処理である。この
条件は、温度が室温〜６００℃，圧力が１．３×１０2
〜１．３×１０4 Ｐａ，パワーが５０〜５００Ｗあるの
が適している。ガスとしては、アンモニアガスの他に窒
素ガスあるいは亜酸化窒素（Ｎ2 Ｏ）ガスを用いてもよ
い。
チタン膜（図示せず）を堆積し、この窒化チタン膜（お
よび酸化タンタル膜１１Ａ）をパターニングする。さら
に、窒化処理が行なわれ、窒化チタン膜からなる容量上
部電極３が形成される〔図２（ｄ）〕。この窒化処理
は、アンモニアガスを用いたプラズマ処理である。この
条件は、温度が室温〜６００℃，圧力が１．３×１０2
〜１．３×１０4 Ｐａ，パワーが５０〜５００Ｗあるの
が適している。ガスとしては、アンモニアガスの他に窒
素ガスあるいは亜酸化窒素（Ｎ2 Ｏ）ガスを用いてもよ
い。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００２７
【補正方法】変更
【補正内容】
【００２７】なお、本実施例では第２の導電体膜である
容量上部電極３として窒化チタン膜を用いたが、本発明
はこれに限定されるものではなく、タングステン、モリ
ブデン、もしくチタン、あるいは窒化タングステン、窒
化モリブデン、あるいはタングステンシリサイド、モリ
ブデンシリサイドもしくはチタンシリサイド、あるいは
これら導電体膜が多層構造から形成されていてもよい。
容量上部電極３として窒化チタン膜を用いたが、本発明
はこれに限定されるものではなく、タングステン、モリ
ブデン、もしくチタン、あるいは窒化タングステン、窒
化モリブデン、あるいはタングステンシリサイド、モリ
ブデンシリサイドもしくはチタンシリサイド、あるいは
これら導電体膜が多層構造から形成されていてもよい。
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】本実施例では、導電体膜１１３として窒化
チタン膜とタングステン膜との積層膜を採用したが、本
発明はこれに限定されるものではない。導電体膜１１３
としては、タングステン、モリブデンもしくはチタン、
あるいは窒化タングステン、窒化モリブデン、もしくは
窒化チタン、あるいはタングステンシリサイド、モリブ
デンシリサイド、もしくはチタンシリサイド、あるいは
これら導電体膜が多層構造からなるものでもよい。
チタン膜とタングステン膜との積層膜を採用したが、本
発明はこれに限定されるものではない。導電体膜１１３
としては、タングステン、モリブデンもしくはチタン、
あるいは窒化タングステン、窒化モリブデン、もしくは
窒化チタン、あるいはタングステンシリサイド、モリブ
デンシリサイド、もしくはチタンシリサイド、あるいは
これら導電体膜が多層構造からなるものでもよい。
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/316 Ｘ 7352−4Ｍ 21/8242 27/108
Claims (7)
- 【請求項１】 第１の金属元素を含んだ第１の導電体膜
を表面に有する容量下部電極を形成する工程と、 酸化タンタル膜からなる容量絶縁膜を形成する工程と、 前記酸化タンタル膜を緻密化処理する工程と、 第２の金属元素を含んだ第１の導電体膜からなる容量上
部電極を形成する工程とを有することを特徴とする半導
体装置の製造方法。 - 【請求項２】 前記第１の金属元素が、タングステンも
しくはモリブデンであることを特徴とする請求項１記載
半導体装置の製造方法。 - 【請求項３】 前記酸化タンタル膜の形成方法が、有機
系のタンタル原料を用いた化学気相成長法であることを
特徴とする請求項１記載の半導体装置の製造方法。 - 【請求項４】 前記酸化タンタル膜の緻密化処理が、酸
化ガスを用いたプラズマ処理であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項５】 前記酸化ガスが、酸素ガス，水分を含ん
だ酸素ガスおよび亜酸化窒素ガスの少なくとも１つから
なることを特徴とする請求項４記載の半導体装置の製造
方法。 - 【請求項６】 前記第２の金属元素が、タングステン，
モリブデンもしくはチタンであることを特徴とする請求
項１記載の半導体装置の製造方法。 - 【請求項７】 半球形状結晶粒に覆われた表面を有する
シリコン膜パターンを形成する工程と、 前記シリコン膜パターンの表面に第１の金属元素を含ん
だ第１の導電体膜を形成し、容量下部電極を形成する工
程と、 酸化タンタル膜からなる容量絶縁膜を形成する工程と、 前記酸化タンタル膜を緻密化処理する工程と、 第２の金属元素を含んだ第１の導電体膜からなる容量上
部電極を形成する工程とを有することを特徴とする半導
体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302473A JPH07161931A (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
| US08/347,712 US5486488A (en) | 1993-12-02 | 1994-12-01 | Process for manufacturing semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5302473A JPH07161931A (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07161931A true JPH07161931A (ja) | 1995-06-23 |
Family
ID=17909377
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5302473A Pending JPH07161931A (ja) | 1993-12-02 | 1993-12-02 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5486488A (ja) |
| JP (1) | JPH07161931A (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
| KR100243275B1 (ko) * | 1996-12-31 | 2000-02-01 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| JP2000174226A (ja) * | 1998-12-01 | 2000-06-23 | Fujitsu Ltd | 高誘電体キャパシタ、半導体装置、およびその製造方法 |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| US6358857B1 (en) * | 1999-07-23 | 2002-03-19 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| KR100365739B1 (ko) * | 1998-06-26 | 2003-02-19 | 주식회사 하이닉스반도체 | 캐패시터의텅스텐상부전극형성방법 |
| US6939760B2 (en) | 2002-07-02 | 2005-09-06 | Elpida Memory, Inc. | Method for semiconductor device manufacturing to include multistage chemical vapor deposition of material oxide film |
| KR100547541B1 (ko) * | 1997-03-27 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 캐패시터와메모리구조및방법 |
| JP2011091456A (ja) * | 2011-02-08 | 2011-05-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
| JP2012169614A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | シリコン構造体、当該シリコン構造体を用いた容量素子および当該シリコン構造体の作製方法 |
Families Citing this family (49)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0165499B1 (en) * | 1995-01-26 | 1998-12-15 | Samsung Electronics Co Ltd | Capacitor fabrication method of semiconductor device |
| JP3369827B2 (ja) * | 1995-01-30 | 2003-01-20 | 株式会社東芝 | 半導体装置及びその製造方法 |
| JP2827958B2 (ja) * | 1995-04-27 | 1998-11-25 | 日本電気株式会社 | 半導体記憶装置の容量素子の製造方法 |
| KR100224710B1 (ko) | 1995-10-10 | 1999-10-15 | 윤종용 | 반도체 장치의 커패시터 제조 방법 |
| US5634974A (en) * | 1995-11-03 | 1997-06-03 | Micron Technologies, Inc. | Method for forming hemispherical grained silicon |
| KR0165484B1 (ko) * | 1995-11-28 | 1999-02-01 | 김광호 | 탄탈륨산화막 증착 형성방법 및 그 장치 |
| US6015986A (en) * | 1995-12-22 | 2000-01-18 | Micron Technology, Inc. | Rugged metal electrodes for metal-insulator-metal capacitors |
| KR100224707B1 (ko) * | 1995-12-23 | 1999-10-15 | 윤종용 | 반도체 장치 커패시터의 제조방법 |
| US5754390A (en) * | 1996-01-23 | 1998-05-19 | Micron Technology, Inc. | Integrated capacitor bottom electrode for use with conformal dielectric |
| US5721171A (en) * | 1996-02-29 | 1998-02-24 | Micron Technology, Inc. | Method for forming controllable surface enhanced three dimensional objects |
| US5656536A (en) * | 1996-03-29 | 1997-08-12 | Vanguard International Semiconductor Corporation | Method of manufacturing a crown shaped capacitor with horizontal fins for high density DRAMs |
| KR100219482B1 (ko) * | 1996-05-23 | 1999-09-01 | 윤종용 | 반도체 메모리 장치의 커패시터 제조 방법 |
| KR100230363B1 (ko) * | 1996-06-28 | 1999-11-15 | 윤종용 | 반도체장치의 커패시터 제조방법 |
| US5854503A (en) * | 1996-11-19 | 1998-12-29 | Integrated Device Technology, Inc. | Maximization of low dielectric constant material between interconnect traces of a semiconductor circuit |
| KR100269287B1 (ko) * | 1996-11-22 | 2000-11-01 | 윤종용 | 반도체장치의hsg형성방법 |
| GB2320133B (en) * | 1996-12-04 | 2001-10-24 | United Microelectronics Corp | A method for increasing capacitance |
| KR100233832B1 (ko) * | 1996-12-14 | 1999-12-01 | 정선종 | 반도체 소자의 트랜지스터 및 그 제조방법 |
| US6117692A (en) * | 1997-01-14 | 2000-09-12 | Kim; Young-Sun | Calibrated methods of forming hemispherical grained silicon layers |
| US6096597A (en) * | 1997-01-31 | 2000-08-01 | Texas Instruments Incorporated | Method for fabricating an integrated circuit structure |
| US6461982B2 (en) * | 1997-02-27 | 2002-10-08 | Micron Technology, Inc. | Methods for forming a dielectric film |
| KR100259038B1 (ko) * | 1997-03-31 | 2000-06-15 | 윤종용 | 반도체커패시터제조방법및그에따라형성된반도체커패시터 |
| US6218260B1 (en) * | 1997-04-22 | 2001-04-17 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit capacitors having improved electrode and dielectric layer characteristics and capacitors formed thereby |
| KR100247931B1 (ko) * | 1997-05-21 | 2000-03-15 | 윤종용 | 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법 |
| US6245632B1 (en) | 1997-05-22 | 2001-06-12 | Samsung Electronics Co., Ltd. | Variable temperature methods of forming hemispherical grained silicon (HSG-Si) layers |
| KR100234380B1 (ko) * | 1997-06-11 | 1999-12-15 | 윤종용 | 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법 |
| US6238974B1 (en) * | 1997-11-08 | 2001-05-29 | United Microelectronics Corp. | Method of forming DRAM capacitors with a native oxide etch-stop |
| US5885867A (en) * | 1997-12-03 | 1999-03-23 | Samsung Electronics Co., Ltd. | Methods of forming hemispherical grained silicon layers including anti-nucleation gases |
| US6682970B1 (en) | 1998-02-27 | 2004-01-27 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US7034353B2 (en) * | 1998-02-27 | 2006-04-25 | Micron Technology, Inc. | Methods for enhancing capacitors having roughened features to increase charge-storage capacity |
| US6150706A (en) | 1998-02-27 | 2000-11-21 | Micron Technology, Inc. | Capacitor/antifuse structure having a barrier-layer electrode and improved barrier layer |
| US6087226A (en) * | 1998-03-26 | 2000-07-11 | Samsung Electronics Co., Ltd. | Methods of forming capacitors including electrodes with hemispherical grained silicon layers on sidewalls thereof and related structures |
| KR100327123B1 (ko) | 1998-03-30 | 2002-08-24 | 삼성전자 주식회사 | 디램셀캐패시터의제조방법 |
| US6284663B1 (en) | 1998-04-15 | 2001-09-04 | Agere Systems Guardian Corp. | Method for making field effect devices and capacitors with thin film dielectrics and resulting devices |
| JP3161523B2 (ja) * | 1998-05-14 | 2001-04-25 | 日本電気株式会社 | 半導体装置の製造方法 |
| TW386307B (en) * | 1998-09-11 | 2000-04-01 | United Microelectronics Corp | Method of producing DRAM capacitor |
| KR100359860B1 (ko) * | 1998-12-31 | 2003-02-20 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 형성방법 |
| KR100363083B1 (ko) | 1999-01-20 | 2002-11-30 | 삼성전자 주식회사 | 반구형 그레인 커패시터 및 그 형성방법 |
| KR100310824B1 (ko) * | 1999-01-29 | 2001-10-17 | 김영환 | 반도체장치의 캐패시터 및 그 제조방법 |
| US6294807B1 (en) | 1999-02-26 | 2001-09-25 | Agere Systems Guardian Corp. | Semiconductor device structure including a tantalum pentoxide layer sandwiched between silicon nitride layers |
| KR100317042B1 (ko) | 1999-03-18 | 2001-12-22 | 윤종용 | 반구형 알갱이 실리콘을 가지는 실린더형 커패시터 및 그 제조방법 |
| US6764916B1 (en) * | 1999-03-23 | 2004-07-20 | Hitachi Kokusai Electric Inc. | Manufacturing method for semiconductor device |
| US7022623B2 (en) | 1999-04-22 | 2006-04-04 | Micron Technology, Inc. | Method of fabricating a semiconductor device with a dielectric film using a wet oxidation with steam process |
| US6291289B2 (en) | 1999-06-25 | 2001-09-18 | Micron Technology, Inc. | Method of forming DRAM trench capacitor with metal layer over hemispherical grain polysilicon |
| KR100367404B1 (ko) * | 1999-12-31 | 2003-01-10 | 주식회사 하이닉스반도체 | 다층 ＴａＯＮ박막을 갖는 커패시터 제조방법 |
| KR20020043815A (ko) | 2000-12-04 | 2002-06-12 | 윤종용 | 반구형 그레인 커패시터의 제조방법 |
| US6544906B2 (en) * | 2000-12-21 | 2003-04-08 | Texas Instruments Incorporated | Annealing of high-k dielectric materials |
| US6511896B2 (en) | 2001-04-06 | 2003-01-28 | Micron Technology, Inc. | Method of etching a substantially amorphous TA2O5 comprising layer |
| US6780766B2 (en) * | 2001-04-06 | 2004-08-24 | Micron Technology, Inc. | Methods of forming regions of differing composition over a substrate |
| DE10239869A1 (de) * | 2002-08-29 | 2004-03-18 | Infineon Technologies Ag | Verbesserung der dielektrischen Eigenschaften von Schichten aus High-k-Materialien durch Plasmabehandlung |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
| JPH0456270A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH05114698A (ja) * | 1991-10-23 | 1993-05-07 | Nec Corp | 半導体装置の製造方法 |
| JPH05243524A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2605465B2 (ja) * | 1990-08-31 | 1997-04-30 | 日本電気株式会社 | 容量絶縁膜の形成方法 |
| KR100215338B1 (ko) * | 1991-03-06 | 1999-08-16 | 가나이 쓰도무 | 반도체 장치의 제조방법 |
| US5234857A (en) * | 1991-03-23 | 1993-08-10 | Samsung Electronics, Co., Ltd. | Method of making semiconductor device having a capacitor of large capacitance |
| KR920018987A (ko) * | 1991-03-23 | 1992-10-22 | 김광호 | 캐패시터의 제조방법 |
| JPH0521744A (ja) * | 1991-07-10 | 1993-01-29 | Sony Corp | 半導体記憶装置のキヤパシタおよびその製造方法 |
| JP3055242B2 (ja) * | 1991-09-19 | 2000-06-26 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JP2786071B2 (ja) * | 1993-02-17 | 1998-08-13 | 日本電気株式会社 | 半導体装置の製造方法 |
-
1993
- 1993-12-02 JP JP5302473A patent/JPH07161931A/ja active Pending
-
1994
- 1994-12-01 US US08/347,712 patent/US5486488A/en not_active Expired - Fee Related
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03136361A (ja) * | 1989-10-23 | 1991-06-11 | Nec Corp | 半導体装置 |
| JPH0456270A (ja) * | 1990-06-25 | 1992-02-24 | Matsushita Electron Corp | 半導体記憶装置とその製造方法 |
| JPH05114698A (ja) * | 1991-10-23 | 1993-05-07 | Nec Corp | 半導体装置の製造方法 |
| JPH05243524A (ja) * | 1992-02-28 | 1993-09-21 | Nec Corp | 半導体装置の製造方法 |
Cited By (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100234361B1 (ko) * | 1996-06-17 | 1999-12-15 | 윤종용 | 강유전체 캐패시터를 구비하는 반도체 메모리장치 및그제조방법 |
| KR100243275B1 (ko) * | 1996-12-31 | 2000-02-01 | 윤종용 | 반도체장치의 커패시터 및 그 제조방법 |
| KR100547541B1 (ko) * | 1997-03-27 | 2006-04-21 | 텍사스 인스트루먼츠 인코포레이티드 | 캐패시터와메모리구조및방법 |
| KR100365739B1 (ko) * | 1998-06-26 | 2003-02-19 | 주식회사 하이닉스반도체 | 캐패시터의텅스텐상부전극형성방법 |
| JP2000174226A (ja) * | 1998-12-01 | 2000-06-23 | Fujitsu Ltd | 高誘電体キャパシタ、半導体装置、およびその製造方法 |
| US6528429B2 (en) | 1999-07-23 | 2003-03-04 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| US6358857B1 (en) * | 1999-07-23 | 2002-03-19 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| US6753262B2 (en) | 1999-07-23 | 2004-06-22 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| US7037848B2 (en) | 1999-07-23 | 2006-05-02 | Micron Technology, Inc. | Methods of etching insulative materials, of forming electrical devices, and of forming capacitors |
| JP2001223346A (ja) * | 1999-12-22 | 2001-08-17 | Hynix Semiconductor Inc | 半導体素子のキャパシタ製造方法 |
| US6939760B2 (en) | 2002-07-02 | 2005-09-06 | Elpida Memory, Inc. | Method for semiconductor device manufacturing to include multistage chemical vapor deposition of material oxide film |
| JP2012169614A (ja) * | 2011-01-28 | 2012-09-06 | Semiconductor Energy Lab Co Ltd | シリコン構造体、当該シリコン構造体を用いた容量素子および当該シリコン構造体の作製方法 |
| JP2011091456A (ja) * | 2011-02-08 | 2011-05-06 | Fujitsu Semiconductor Ltd | 半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5486488A (en) | 1996-01-23 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH07161931A (ja) | 半導体装置の製造方法 | |
| JP2679599B2 (ja) | 半導体装置の製造方法 | |
| JP2786071B2 (ja) | 半導体装置の製造方法 | |
| KR100222455B1 (ko) | 반도체 장치 및 그의 제조방법 | |
| US6071771A (en) | Semiconductor processing method of forming a capacitor and capacitor constructions | |
| KR100207444B1 (ko) | 반도체 장치의 고유전막/전극 및 그 제조방법 | |
| US6093615A (en) | Method of fabricating a contact structure having a composite barrier layer between a platinum layer and a polysilicon plug | |
| US6633062B2 (en) | Semiconductor device incorporated therein high K capacitor dielectric and method for the manufacture thereof | |
| US6555432B2 (en) | Integrated capacitor bottom electrode for use with conformal dielectric | |
| JP3127348B2 (ja) | 凹凸の表面形状を有するタングステン膜を用いた半導体装置の製造方法 | |
| US6078072A (en) | Semiconductor device having a capacitor | |
| JP2001237401A (ja) | 高誘電キャパシタ誘電体を含む半導体デバイス及びその製造方法 | |
| JPH1117153A (ja) | 半導体素子のキャパシタ形成方法 | |
| JP2778451B2 (ja) | 半導体装置の製造方法 | |
| JP3112073B2 (ja) | 半導体装置の製造方法 | |
| JP3196700B2 (ja) | 半導体装置の製造方法 | |
| US6602722B2 (en) | Process for fabricating capacitor having dielectric layer with pervskite structure and apparatus for fabricating the same | |
| US6653198B2 (en) | Method for fabricating capacitor in semiconductor device and capacitor fabricated thereby | |
| JPH11163282A (ja) | 半導体装置の製造方法 | |
| KR100464938B1 (ko) | 폴리실리콘 플러그 구조를 사용한 반도체 소자의 캐패시터형성방법 | |
| US6706627B2 (en) | Method of manufacturing capacitor with a diffusion barrier containing ruthenium, titanium and nitrogen | |
| KR100504434B1 (ko) | 반도체장치의 커패시터 제조방법 | |
| KR20010065179A (ko) | 반도체 소자의 캐패시터 제조방법 | |
| KR20010059659A (ko) | 반도체장치의 Ｔａ2Ｏ5 커패시터 제조방법 | |
| JP2000174234A (ja) | 半導体装置の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19970701 |