KR100224710B1 - 반도체 장치의 커패시터 제조 방법 - Google Patents

반도체 장치의 커패시터 제조 방법 Download PDF

Info

Publication number
KR100224710B1
KR100224710B1 KR1019960042688A KR19960042688A KR100224710B1 KR 100224710 B1 KR100224710 B1 KR 100224710B1 KR 1019960042688 A KR1019960042688 A KR 1019960042688A KR 19960042688 A KR19960042688 A KR 19960042688A KR 100224710 B1 KR100224710 B1 KR 100224710B1
Authority
KR
South Korea
Prior art keywords
hsg
lower electrode
seeds
forming
capacitor
Prior art date
Application number
KR1019960042688A
Other languages
English (en)
Other versions
KR970024221A (ko
Inventor
김영선
박영욱
Original Assignee
윤종용
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윤종용, 삼성전자주식회사 filed Critical 윤종용
Priority to KR1019960042688A priority Critical patent/KR100224710B1/ko
Priority to JP26869796A priority patent/JP3607434B2/ja
Priority to US08/729,232 priority patent/US6194263B1/en
Publication of KR970024221A publication Critical patent/KR970024221A/ko
Application granted granted Critical
Publication of KR100224710B1 publication Critical patent/KR100224710B1/ko
Priority to US09/742,650 priority patent/US6403495B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/712—Electrodes having non-planar surfaces, e.g. formed by texturisation being rough surfaces, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D1/00—Resistors, capacitors or inductors
    • H10D1/60—Capacitors
    • H10D1/68—Capacitors having no potential barriers
    • H10D1/692—Electrodes
    • H10D1/711—Electrodes having non-planar surfaces, e.g. formed by texturisation
    • H10D1/716—Electrodes having non-planar surfaces, e.g. formed by texturisation having vertical extensions

Landscapes

  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 HSG-Si 종자들을 식각마스크로 염소 함유 기체를 사용하여 하부 전극을 식각하는 단계를 포함하는 것을 특징으로 한다. 또한, 본 발명은 하부 전극 상에 형성된 HSG-Si 종자들만을 선택적으로 성장시키는 단계 이후에 염소 함유 기체를 사용하여 절연막 패턴 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계를 포함한다. 본 발명에 의하면, 하부 전극의 표면적을 증가시킴으로써 종래보다 증가된 셀 정전 용량을 확보할 수 있다. 또한 본 발명에 의하면, 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.

Description

반도체 장치의 커패시터 제조 방법{Method for manufacturing of capacitor in semiconductor device}
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로서, 특히 HSG-Si(hemispherical grained Si)을 이용하여 요철형 하부 전극을 형성하는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 정전 용량의 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 정전 용량의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서 상기 셀 정전 용량의 감소는 반드시 해결되어야 할 문제이다.
통상 약 1.5??m2의 메모리 셀 면적을 가지는 64Mb DRAM에 있어서, 일반적인 2차원 구조의 스택형 커패시터를 사용한다면 오산화 탄탈륨 (Ta2O5)과 같은 고유전 물질을 사용하더라도 충분한 정전 용량을 얻기가 힘들다. 따라서 최근에는 3차원적 구조를 갖는 커패시터를 제안하여 셀 정전 용량의 증가를 도모하고 있다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure) 하부 전극, 도시바(Toshiba)사의 박스 구조(Box Structure) 하부 전극, 및 미쯔비시(Mitsubishi)사의 원통 구조(Cylindrical Structure) 하부 전극 등이 그 주류를 이루고 있다.
그러나, 3차원 구조의 커패시터는 그 제조 공정이 복잡할 뿐만 아니라 제조 과정에서 결함이 발생하기 쉽기 때문에 실제로 적용하기가 용이하지 않다. 또한, 최근에 커패시터의 정전 용량을 증대시키기 위해 고유전 박막에 대한 접근이 시도되고 있기는 하지만 아직 실용화에는 많은 문제점을 갖고 있다. 이에, 최근에는 정전 용량을 증대시키기 위하여 국부적으로 면적을 증가시키는 요철형 하부 전극의 제조 방법에 대하여 많은 연구가 진행되고 있다.
이러한 요철형 하부 전극의 제조 방법 중에서 대표적인 것으로 하부 전극의 표면에 HSG-Si(Hemispherical Grained Si)을 형성하여 그 표면에 요철이 형성되도록 함으로써 하부 전극의 표면적을 증가시키는 방법을 들 수 있다.
현재, 하부 전극의 표면에 HSG-Si을 형성하는 방법으로는 ⅰ) 비정질 실리콘에서 다결정 실리콘으로 상 변태하는 온도에서 실리콘을 화학 기상 증착하는 방법, ⅱ) 자연 산화막이 없는 비정질 실리콘을 고진공에서 어닐링하는 방법, ⅲ) SiH4나 Si2H6등이 기체를 이용한 저압 화학 기상 증착(LPCVD) 방법으로 HSG-Si 종자(seed)를 형성하거나 SiH4나 Si2H6분자를 빔(beam) 형태로 비정질 실리콘에 조사(irradiation)하여 HSG-Si 종자를 형성한 후 이를 성장시키는 종자 형성법(seeding method) 등이 연구되고 있다.
상기 방법 중에서 종자 형성법을 이용하여 요철형 실리콘 하부 전극을 형성하는 경우에 하부 전극의 표면적이 효과적으로 증가됨이 보고된 바 있다[참조문헌: H. Watanabe et al., A New Cylindrical Capacitor Using Hemispherical Grained Si(HSG-Si) for 256Mb DRAMs in IEDM 92, pp.259-262].
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 1은 절연막 패턴(20) 및 하부 전극(40)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 반도체 기판(10) 상에 절연막, 예컨데 실리콘 산화막을 형성하고, 사진/식각 공정에 의해 상기 절연막을 패터닝함으로써 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택 홀이 형성된 절연막 패턴(20)을 형성한다.
이어서, 상기 콘택 홀을 채우도록 상기 절연막 패턴(20)이 형성된 기판 전면에 불순물이 도핑된 비정질 실리콘 막을 형성한 후, 이를 통상의 방법으로 패터닝함으로써 상기 절연막 패턴(20)의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 원통 구조의 하부 전극(40)을 형성한다.
도 2는 HSG-Si 종자들(50a, 50b)을 형성하는 단계를 설명하기 위한 단면도로서, 실리콘 소오스 기체를 이용하여 저압 화학 기상 증착(LPCVD) 방법으로 상기 하부 전극(40) 상에 HSG-Si 종자들을 형성한다. 이 때 상기 HSG-Si 종자들은 상기 하부 전극(40)의 표면 에너지가 높은 부분에서 먼저 형성되기 때문에 상기 하부 전극(40)의 표면에 군데 군데 형성된다. 그리고, 상기 실리콘 소오스 기체는 일반적으로 SiH4, Si2H6, Si3H8, Si4H10, 또는 SiH2Cl2등의 기체를 사용한다.
물론, 상기 실리콘 소오스 기체를 빔(beam) 형태로 상기 하부 전극(40)이 형성된 기판 전면에 조사(irradiation)함으로써 상기 하부 전극(40) 상에 HSG-Si 종자들을 형성시킬 수도 있다.
상기 HSG-Si 종자 형성 공정은 매우 낮은 선택성(selectivity)을 갖기 때문에 상기 하부 전극(40)에 HSG-Si 종자들을 형성하는 과정에서 상기 절연막 패턴(20) 상에도 HSG-Si 종자들이 형성된다. 이하에서, 상기 하부 전극(40) 상에 형성된 HSG-Si 종자들을 제1 HSG-Si 종자들(50a), 상기 절연막 패턴(20) 상에 형성된 HSG-Si 종자들을 제2 HSG-Si 종자들(50b)이라고 각각 칭한다.
도 3은 HSG-Si들(50c)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 및 제2 실리콘 종자들(50a, 50b)이 형성된 기판을 열처리하여 상기 제1 HSG-Si 종자들(50a)만을 선택적으로 성장시킴으로써 상기 하부 전극(40) 상에 HSG-Si들(50c)을 형성한다. 따라서 상기 하부 전극(40)의 표면적이 증가하게 된다. 이렇게 상기 제1 HSG-Si 종자들(50a)만이 선택적으로 성장되는 이유는 상기 열처리 과정에서 상기 제1 HSG-Si 종자들(50a)은 상기 하부 전극(40)으로 부터 실리콘을 공급받아 성장하는 데 반하여, 상기 제2 HSG-Si 종자들(50b)은 성장에 필요한 실리콘을 공급받지 못하기 때문이다.
이 때, 상기 제2 HSG-Si 종자들(50b)은 상기 절연막 패턴(20) 상에 계속 존재하기 때문에 상기 하부 전극(40)과 인접한 커패시터의 하부 전극이 전기적으로 단락되어 반도체 장치가 오동작을 일으키기 쉽다. 또한, 상기 하부 전극(40)의 면적 증가는 상기 제1 HSG-Si 종자들(50a)의 성장에만 의존하므로 반도체 장치가 신뢰성 있게 동작할 수 있는 충분한 셀 정전 용량을 확보하기가 어렵다.
다음에, 도시하지는 않았지만 상기 HSG-Si들(50c)이 형성된 기판 전면에 유전막 및 상부 전극을 순차적으로 형성하여 커패시터를 완성한다.
상술한 바와 같이 종래 기술에 의한 반도체 장치의 커패시터 제조 방법에 의하면, 상기 제2 HSG-Si 종자들(50b)이 상기 절연막 패턴(20) 상에 존재하기 때문에 서로 인접한 커패시터의 하부 전극들이 전기적으로 단락되기 쉬울 뿐만 아니라 상기 하부 전극(40)의 면적 증가가 상기 제1 HSG-Si 종자들(50a)의 성장에만 의존하므로 충분한 셀 정전 용량을 확보하기가 어려워 반도체 장치의 신뢰성이 떨어지게 된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 종래의 문제점을 해결함으로써 반도체 장치의 신뢰성을 향상시킬 수 있는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 8 내지 도 11은 본 발명의 제2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위한 본 발명의 제1 실시예에 의하면, 본 발명은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계; 상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계; 상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 식각 마스크로 하여 상기 하부 전극의 표면을 식각함으로써 상기 하부 전극의 표면에 오목부를 형성하여 변형된 하부 전극을 형성하는 단계; 및 상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 성장시켜 HSG-Si들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 하부 전극의 표면을 식각하는 단계는 염소 함유 기체를 사용하여 행하는 것을 특징으로 하고, 상기 염소 함유 기체는 Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 하부 전극의 표면을 식각하는 단계는 입사각에 변화를 주면서 이방성 식각하는 것이 바람직하다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 종자들을 성장시키는 단계는 상기 HSG-Si 종자들이 형성된 기판을 열처리하여 행하는 것을 특징으로 하고, 상기 열처리는 560 ∼ 630℃ 에서 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 들을 형성하는 단계 이후에 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계를 포함하는 것이 바람직하다. 이 때 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는 염소 함유 기체를 사용하여 행하는 것을 특징으로 하고, 상기 염소 함유 기체는 Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 한다.
상기 기술적 과제를 달성하기 위한 본 발명의 제2 실시예에 의하면, 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계; 상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계; 상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계; 상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들만을 선택적으로 상기 하부 전극의 표면 상에 HSG-Si들을 형성하는 단계; 및 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거함과 동시에 상기 하부 전극의 표면에 오목부가 형성된 변형된 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 종자들을 형성하는 단계는 실리콘 소오스 기체를 사용하여 화학 기상 증착(CVD) 방법으로 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 HSG-Si 들을 형성하는 단계는 상기 HSG-Si 종자들이 형성된 기판을 열처리하는 단계를 포함하는 것이 바람직하고, 상기 열처리는 560 ∼ 630℃ 에서 행하는 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 있어서, 상기 절연막 패턴 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는 염소 함유 기체를 사용하여 행하는 것을 특징으로 하고, 상기 염소 함유 기체는 Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 한다.
본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 하부 전극의 표면적을 증가시킴으로써 종래보다 증가된 셀 정전 용량을 확보할 수 있다. 또한 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.
이하에서, 본 발명의 바람직한 실시예들을 참조한 도면들을 참조하여 상세히 설명한다.
실시예 1
도 4 내지 도 7은 본 발명의 제1 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4는 절연막 패턴(120) 및 하부 전극(140)을 형성하는 단계를 설명하기 위한 단면도이고, 도 5는 제1 및 제2 HSG-Si 종자들(150a, 150b)을 형성하는 단계를 설명하기 위한 단면도로서, 도 1 및 도 2에서 설명한 바와 동일한 방법으로 절연막 패턴(120), 하부 전극(140), 제1 HSG-Si 종자들(150a), 및 제2 HSG-Si 종자들(150b)을 형성한다.
도 6은 변형된 하부 전극(140a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 HSG-Si 종자들(150a)을 식각 마스크로하여 상기 하부 전극(140)의 표면을 식각함으로써 상기 하부 전극(140)의 표면에 오목부를 형성하여 변형된 하부 전극(140a)을 형성한다. 이 때 상기 식각 과정은 Cl2, BCl3, ClF3, 또는 HCl 기체 등과 같은 염소 함유 기체를 사용하여 행하는 것이 바람직하다.
상기 HSG-Si 종자들(150a, 150b) 및 상기 절연막 패턴(120)은 상기 염소 함유 기체에 대해 상기 하부 전극(140) 보다 내식각성이 좋기 때문에 상기 HSG-Si 종자들(150a, 150b) 및 상기 절연막 패턴(120)은 상기 하부 전극(140)만큼은 식각되지 않는다. 여기서, 상기 오목부를 효율적으로 형성하기 위해서는 입사각에 변화를 주면서 이방성 식각하는 것이 바람직하다.
도 7은 HSG-Si들(150c)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 변형된 하부 전극(140a)이 형성된 기판을 560 ∼ 630℃ 로 열처리하여 상기 제1 HSG-Si 종자들(150a)만을 선택적으로 성장시킴으로써 상기 변형된 하부 전극(140a) 상에 HSG-Si들(150c)을 형성한다. 이렇게 상기 제1 HSG-Si 종자들(150a)만이 선택적으로 성장되는 이유는 상기 열처리 과정에서 상기 제1 HSG-Si 종자들(150a)은 상기 변형된 하부 전극(140a)으로 부터 실리콘을 공급받아 성장하는 데 반하여, 상기 제2 HSG-Si 종자들(150b)은 성장에 필요한 실리콘을 공급받지 못하여 성장하지 못하기 때문이다.
이와 같이 본 발명의 실시예에 의하면, 종래와 달리 상기 HSG-Si 종자들(150a, 150b)을 형성한 후에 염소 함유 기체를 사용하여 상기 하부 전극(140)을 식각하는 단계를 더 행함으로써 종래보다 굴곡이 더 심한 요철형 하부 전극을 형성할 수 있다. 따라서 하부 전극의 표면적 증가로 인해 종래보다 증가된 셀 정전 용량을 확보할 수 있다.
실시예 2
도 8 내지 도 10은 본 발명의 제2 실시예에 따른 반도체 장치의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 8은 절연막 패턴(121) 및 하부 전극(141)을 형성하는 방법을 설명하기 위한 단면도이고, 도 9는 제1 및 제2 HSG-Si 종자들(151a, 151b)을 형성하는 단계를 설명하기 위한 단면도로서, 도 1 및 도 2에서 설명한 바와 동일한 방법으로 절연막(121), 하부 전극(141), 제1 및 제2 HSG-Si 종자들(151a, 151b)을 형성한다.
도 10은 HSG-Si들(151c)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1 및 제2 HSG-Si 종자들(151a, 151b)이 형성된 기판을 560 ∼ 630℃ 로 열처리하여 상기 제1 HSG-Si 종자들(151a)만을 선택적으로 성장시킴으로써 상기 하부 전극(141) 상에 HSG-Si들(151c)을 형성한다. 이렇게 상기 제1 HSG-Si 종자들(151a)만이 선택적으로 성장되는 이유는 상기 열처리 과정에서 상기 제1 HSG-Si 종자들(151a)은 상기 하부 전극(141)으로 부터 실리콘을 공급받아 성장하는 데 반N="12" TYPE="SOFT">하여, 상기 제2 HSG-Si 종자들(151b)은 성장에 필요한 실리콘을 공급받지 못하여 성장하지 못하기 때문이다.
도 11은 상기 제2 HSG-Si 종자들(151b)을 제거하는 단계를 설명하기 위한 단면도로서, 상기 HSG-Si들(151c)이 형성된 기판 전면을 Cl2, BCl3, ClF3, 또는 HCl 기체 등과 같은 염소 함유 기체를 사용하여 식각함으로써 상기 제2 HSG-Si 종자들(151b)을 제거한다.
이 때, 상기 HSG-Si들(151c)도 다소 식각되어 그 크기가 감소된 변형된 HSG-Si들(151d)이 형성된다. 그리고, 상기 제2 HSG-Si 종자들(151b)을 제거하는 동안 상기 하부 전극(141)도 도 6에서 설명한 바와 같은 이유로 식각되어 그 표면에 오목홈이 형성된 변형된 하부 전극(141a)이 형성된다. 따라서 상기 하부 전극(141)의 표면적은 큰 변화가 없게 된다.
이와같이 본 발명의 실시예에 의하면, 상기 제1 HSG-Si 종자들(151a)만을 선택적으로 성장시키는 단계 이후에 염소 함유 기체를 사용하여 상기 제2 HSG-Si 종자들(151b)을 식각하여 제거함으로써 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.
또한, 본 발명의 제1 실시예에서 도시하지는 않았으나, 도 7의 HSG-Si들(150c)을 형성하는 단계 이후에 도 10에서 설명한 바와 같은 식각 단계를 행함으로써 도 7의 제2 HSG-Si 종자들(150b)을 제거하는 단계를 포함하는 것이 바람직하다.
상술한 바와 같이 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 하부 전극의 표면적을 증가시킴으로써 종래보다 증가된 셀 정전 용량을 확보할 수 있다. 또한 본 발명에 따른 반도체 장치의 커패시터 제조 방법에 의하면, 정전 용량의 감소없이 서로 인접한 커패시터의 하부 전극이 전기적으로 단락되는 것을 방지할 수 있다.
본 발명은 상기 실시예들에만 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.

Claims (15)

  1. 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계;
    상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 식각 마스크로 하여 상기 하부 전극의 표면을 식각함으로써 상기 하부 전극의 표면에 오목부를 형성하여 변형된 하부 전극을 형성하는 단계; 및
    상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들을 성장시켜 HSG-Si들을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  2. 제1 항에 있어서, 상기 하부 전극의 표면을 식각하는 단계는,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  3. 제2 항에 있어서, 상기 염소 함유 기체는,
    Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  4. 제1 항에 있어서, 상기 하부 전극의 표면을 식각하는 단계는,
    입사각에 변화를 주면서 이방성 식각하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  5. 제1 항에 있어서, 상기 HSG-Si 종자들을 성장시키는 단계는,
    상기 HSG-Si 종자들이 형성된 기판을 열처리하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  6. 제5 항에 있어서, 상기 열처리는,
    560 ∼ 630℃ 에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  7. 제1 항에 있어서, 상기 HSG-Si들을 형성하는 단계 이후에,
    상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  8. 제7 항에 있어서, 상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  9. 제8 항에 있어서, 상기 염소 함유 기체는,
    Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  10. 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택 홀을 갖는 절연막 패턴을 형성하는 단계;
    상기 절연막 패턴의 소정 영역 상에 상기 콘택 홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계;
    상기 하부 전극의 표면 및 상기 절연막 패턴의 표면 상에 HSG-Si 종자들을 형성하는 단계;
    상기 하부 전극의 표면 상에 형성된 HSG-Si 종자들만을 선택적으로 성장시켜 상기 하부 전극의 표면 상에 HSG-Si들을 형성하는 단계; 및
    상기 절연막 패턴의 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거함과 동시에 상기 하부 전극의 표면에 오목부가 형성된 변형된 하부 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  11. 제10 항에 있어서, 상기 HSG-Si 종자들을 형성하는 단계는,
    실리콘 소오스 기체를 사용하여 화학 기상 증착(CVD) 방법으로 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  12. 제10 항에 있어서, 상기 HSG-Si들을 형성하는 단계는,
    상기 HSG-Si 종자들이 형성된 기판을 열처리하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  13. 제12 항에 있어서, 상기 열처리는,
    560 ∼ 630℃ 에서 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  14. 제10 항에 있어서, 상기 절연막 패턴 표면 상에 형성된 HSG-Si 종자들을 식각하여 제거하는 단계는,
    염소 함유 기체를 사용하여 행하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
  15. 제14 항에 있어서, 상기 염소 함유 기체는,
    Cl2, BCl3, ClF3, 및 HCl 기체군 중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
KR1019960042688A 1995-10-10 1996-09-25 반도체 장치의 커패시터 제조 방법 KR100224710B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1019960042688A KR100224710B1 (ko) 1995-10-10 1996-09-25 반도체 장치의 커패시터 제조 방법
JP26869796A JP3607434B2 (ja) 1995-10-10 1996-10-09 半導体装置のキャパシタの製造方法
US08/729,232 US6194263B1 (en) 1995-10-10 1996-10-09 Methods for forming capacitor structures including etching pits
US09/742,650 US6403495B2 (en) 1995-10-10 2000-12-21 Capacitor fabricating method of semiconductor device

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
KR101995034751 1995-10-10
KR34751 1995-10-10
KR19950034751 1995-10-10
KR1019960042688A KR100224710B1 (ko) 1995-10-10 1996-09-25 반도체 장치의 커패시터 제조 방법

Publications (2)

Publication Number Publication Date
KR970024221A KR970024221A (ko) 1997-05-30
KR100224710B1 true KR100224710B1 (ko) 1999-10-15

Family

ID=26631324

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019960042688A KR100224710B1 (ko) 1995-10-10 1996-09-25 반도체 장치의 커패시터 제조 방법

Country Status (3)

Country Link
US (2) US6194263B1 (ko)
JP (1) JP3607434B2 (ko)
KR (1) KR100224710B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520140B1 (ko) * 1997-12-31 2005-12-01 주식회사 하이닉스반도체 반도체소자의캐패시터제조방법

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6238974B1 (en) * 1997-11-08 2001-05-29 United Microelectronics Corp. Method of forming DRAM capacitors with a native oxide etch-stop
KR20000003750A (ko) * 1998-06-29 2000-01-25 김영환 반도체 소자의 캐패시터 형성방법
US6303972B1 (en) 1998-11-25 2001-10-16 Micron Technology, Inc. Device including a conductive layer protected against oxidation
US7067861B1 (en) 1998-11-25 2006-06-27 Micron Technology, Inc. Device and method for protecting against oxidation of a conductive layer in said device
JP3362839B2 (ja) 1998-12-24 2003-01-07 日本電気株式会社 半導体装置の製造方法
JP2001284252A (ja) * 2000-03-30 2001-10-12 Sanyo Electric Co Ltd 半導体装置及びその製造方法
CN113972174A (zh) 2020-07-22 2022-01-25 长鑫存储技术有限公司 埋入式栅极及其制作方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015799A (ko) * 1993-11-08 1995-06-17 쯔지 하루오 플래시메모리 및 그 제조방법
KR950021621A (ko) * 1993-12-27 1995-07-26 김주용 캐패시터의 전하저장전극 형성방법

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5366917A (en) 1990-03-20 1994-11-22 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
US5691249A (en) 1990-03-20 1997-11-25 Nec Corporation Method for fabricating polycrystalline silicon having micro roughness on the surface
TW209253B (ko) 1990-09-21 1993-07-11 Nidden Aneruba Kk
JP2679433B2 (ja) 1991-03-14 1997-11-19 日本電気株式会社 多結晶シリコン膜の形成方法
JP2508948B2 (ja) 1991-06-21 1996-06-19 日本電気株式会社 半導体装置の製造方法
TW243541B (ko) 1991-08-31 1995-03-21 Samsung Electronics Co Ltd
EP0553791A1 (en) 1992-01-31 1993-08-04 Nec Corporation Capacitor electrode for dram and process of fabrication thereof
KR960002097B1 (ko) 1992-02-28 1996-02-10 삼성전자주식회사 반도체장치의 커패시터 제조방법
JPH06188385A (ja) 1992-10-22 1994-07-08 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2682386B2 (ja) 1993-07-27 1997-11-26 日本電気株式会社 半導体装置の製造方法
JP2658824B2 (ja) 1993-08-31 1997-09-30 日本電気株式会社 半導体装置の製造方法
JP2658840B2 (ja) 1993-12-01 1997-09-30 日本電気株式会社 プロセスシミュレータおよびこれを用いたｃｖｄ装置およびプロセスシミュレーション方法
JPH07161931A (ja) 1993-12-02 1995-06-23 Nec Corp 半導体装置の製造方法
JP2727981B2 (ja) 1993-12-27 1998-03-18 日本電気株式会社 凸凹アモルファスシリコン膜および凸凹ポリシリコン膜の形成方法
US5972771A (en) * 1994-03-11 1999-10-26 Micron Technology, Inc. Enhancing semiconductor structure surface area using HSG and etching
US5726085A (en) * 1995-03-09 1998-03-10 Texas Instruments Inc Method of fabricating a dynamic random access memory (DRAM) cell capacitor using hemispherical grain (HSG) polysilicon and selective polysilicon etchback
JP2728025B2 (ja) 1995-04-13 1998-03-18 日本電気株式会社 半導体装置の製造方法
US5554557A (en) 1996-02-02 1996-09-10 Vanguard International Semiconductor Corp. Method for fabricating a stacked capacitor with a self aligned node contact in a memory cell
US5679596A (en) * 1996-10-18 1997-10-21 Vanguard International Semiconductor Corporation Spot deposited polysilicon for the fabrication of high capacitance, DRAM devices
US5723373A (en) * 1996-11-18 1998-03-03 Powerchip Semiconductor Corp. Method of making porous-Si capacitors for high density drams cell
US5759891A (en) * 1997-03-10 1998-06-02 Vanguard International Semiconductor Corporation Increased surface area capacitor via use of a novel reactive ion etch procedure
US5795806A (en) * 1997-04-09 1998-08-18 Vanguard International Semiconductor Corporation Method to increase the area of a stacked capacitor structure by creating a grated top surface bottom electrode
KR100247931B1 (ko) * 1997-05-21 2000-03-15 윤종용 반구형 그레인의 다결정실리콘막을 갖는 반도체장치의 제조방법
TW399322B (en) * 1997-08-22 2000-07-21 Tsmc Acer Semiconductor Mfg Co The process and the structure of DRAM of mushroom shaped capacitor
US5869368A (en) * 1997-09-22 1999-02-09 Yew; Tri-Rung Method to increase capacitance
US5930625A (en) * 1998-04-24 1999-07-27 Vanguard International Semiconductor Corporation Method for fabricating a stacked, or crown shaped, capacitor structure
US5913119A (en) * 1998-06-26 1999-06-15 Vanguard Int Semiconduct Corp Method of selective growth of a hemispherical grain silicon layer on the outer sides of a crown shaped DRAM capacitor structure

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR950015799A (ko) * 1993-11-08 1995-06-17 쯔지 하루오 플래시메모리 및 그 제조방법
KR950021621A (ko) * 1993-12-27 1995-07-26 김주용 캐패시터의 전하저장전극 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100520140B1 (ko) * 1997-12-31 2005-12-01 주식회사 하이닉스반도체 반도체소자의캐패시터제조방법

Also Published As

Publication number Publication date
US6403495B2 (en) 2002-06-11
US20010003065A1 (en) 2001-06-07
JP3607434B2 (ja) 2005-01-05
KR970024221A (ko) 1997-05-30
US6194263B1 (en) 2001-02-27
JPH09167833A (ja) 1997-06-24

Similar Documents

Publication Publication Date Title
US6518615B1 (en) Method and structure for high capacitance memory cells
EP0732738B1 (en) DRAM capacitor electrode process
JPH05217815A (ja) メモリ セル コンデンサの製造方法及びその構造
US5943584A (en) Annealing methods of doping electrode surfaces using dopant gases
JPH06151756A (ja) 高集積半導体メモリ装置のキャパシター製造方法
US6429071B1 (en) Method of increasing capacitance of memory cells incorporating hemispherical grained silicon
KR100224710B1 (ko) 반도체 장치의 커패시터 제조 방법
US6395615B2 (en) Selective silicon formation for semiconductor devices
US20010039090A1 (en) Structure of capacitor and method for fabricating the same
US6046084A (en) Isotropic etching of a hemispherical grain silicon layer to improve the quality of an overlying dielectric layer
KR100234380B1 (ko) 반구형 그레인의 실리콘막을 갖는 반도체장치의 제조방법
US5830793A (en) Method of selective texfturing for patterned polysilicon electrodes
KR0155903B1 (ko) 반도체 장치의 커패시터 제조방법
US5346846A (en) Method of manufacturing a highly integrated semiconductor device
KR100304702B1 (ko) 반도체장치의 커패시터 및 그 제조방법
KR100195188B1 (ko) 반도체메모리장치의 제조방법
JP2001223343A (ja) キャパシタの下部電極及びその製造方法
KR0155854B1 (ko) Hsg 마스크를 이용한 캐패시터 제조방법
US5877053A (en) Method of fabricating DRAM cell with capacitor having multiple concave structure
KR20030056805A (ko) 요철 구조의 실린더형 하부 전극을 갖는 반도체 메모리소자의커패시터 및 그 형성방법
KR100265329B1 (ko) 반도체 장치의 선택적 반구형 실리콘 그레인전하저장전극 형성방법
KR100442783B1 (ko) 캐패시터 형성방법
KR19990041068A (ko) 커패시터 하부전극의 브릿지를 예방하는 ｈｓｇ 커패시터 형성방법
KR19980026061A (ko) 반도체 장치의 커패시터 제조 방법
KR100301814B1 (ko) 반도체 메모리 소자의 커패시턴스 증가 방법

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19960925

PA0201 Request for examination

Patent event code: PA02012R01D

Patent event date: 19960925

Comment text: Request for Examination of Application

PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19990319

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19990616

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19990715

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19990716

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20020605

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20030609

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20040329

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20050607

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20060630

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20070612

Start annual number: 9

End annual number: 9

FPAY Annual fee payment

Payment date: 20080701

Year of fee payment: 10

PR1001 Payment of annual fee

Payment date: 20080701

Start annual number: 10

End annual number: 10

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20100610