KR19980026061A - 반도체 장치의 커패시터 제조 방법 - Google Patents
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Abstract
반도체 장치의 커패시터 제조 방법에 관하여 개시한다. 본 발명은 층간 절연막 패턴상에 형성되는 HSG-Si을 제거할 뿐만 아니라 하부 전극상에 형성되는 HSG-Si에는 불순물을 확산시켜 주입함으로써 불순물의 농도를 증가시킨다. 본 발명에 의하면 인접하는 하부 전극과의 단락을 방지함으로써 트윈 비트(twin bit) 현상을 방지할 수 있을 뿐만 아니라 하부 전극 상에 형성된 HSG-Si에서 공핍층이 중첩되어 실질적으로 공핍층의 두께가 증가하는 것을 방지함으로써 Cmin/Cmax 특성을 향상시킬 수 있다.
Description
본 발명은 반도체 장치의 커패시터 제조 방법에 관한 것으로, 특히 HSG-Si(hemispherical grained Si)을 실리콘 하부 전극에 형성시켜 정전 용량을 증가시키는 반도체 장치의 커패시터 제조 방법에 관한 것이다.
메모리 셀의 면적 감소에 따른 셀 커패시턴스의 감소는 DRAM(dynamic random access memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐 만 아니라 저전압에서의 소자 동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 셀 커패시터의 감소는 반드시 해결되어야 할 문제이다.
커패시터의 전하량(Q)은 커패시터의 정전 용량(Capacitance; C)와 동작전압(V)의 곱으로 정해진다. 즉 Q = CV 이다. 따라서 동작전압이 낮아지고 있는 상태에서 특정량 이상의 전하량을 얻기 위해서는 정전 용량를 크게 할 수 밖에 없다.
정전 용량은 커패시터의 유효 면적이 클수록, 유전체의 유전율이 클수록, 그리고 유전체의 두께가 얇을수록 커진다. 그러나 유전체의 두께를 감소시키는 것은 누설 전류의 증가 및 박막 형성의 어려움등으로 이미 물리적인 한게에 도달되어 있다.
또한 고유전 물질, 예컨데 Ta2O5, PZT, BST, BaTiO3등을 반도체 장치의 커패시터에 응용하고자 할 때에는 새로운 박막 공정 및 전극의 개발과, 기존 공정과의 부합을 위한 부대 공정의 개발등 여러가지 문제를 해결해야 한다.
따라서 정전 용량을 증가시키기 위하여 커패시터의 유효 면적을 증가시키는 방법이 가장 일반적으로 채택되고 있다. 최근에는 3차원적 구조의 커패시터가 제안되고 있다. 후지쯔(Fujisu)사의 핀 구조(Fim structure) 하부 전극, 도시바(Toshiba)사의 박스구조(Box structure) 하부 전극, 및 미쯔비시(Mitsubishi)사의 원통구조(Cylindrical structure) 하부 전극 등이 그 주류를 이루고 있다. 그러나 3차원 구조의 커패시터는 공정의 복잡성과 결함 발생의 한계로 인해 사용하기가 어려워졌다.
이에 최근에 커패시턴스를 증대시키기 위한 방법으로 국소 면적을 증가시키는 요철형 실리콘 하부 전극의 형성 방법을 도입하게 되었다. 그 대표적인 예로 HSG-Si(hemispherical grained Si)을 실리콘 하부 전극에 적용한 방법을 들 수 있다.
도 1 내지 도 3은 종래 기술에 의해 HSG-Si(hemispherical grained Si)을 실리콘 하부 전극에 적용하여 커패시터를 형성하는 단계를 설명하기 위한 단면도들이다.
도 1은 층간 절연막 패턴(20) 및 하부 전극(30)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 반도체 기판(10)상에 층간 절연막을 형성한다. 이어서 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀이 형성되도록 상기 층간 절연막을 패터닝하여 층간 절연막 패턴(20)을 형성한다.
다음에 상기 콘택홀을 채우도록 층간 절연막 패턴(20)이 형성된 기판 전면에 커패시터의 하부 전극으로 사용될 불순물이 도핑된 실리콘막, 예컨데 인(P)이 도핑된 비정질 실리콘막을 형성한다. 이어서, 상기 콘택홀상의 불순물이 도핑된 비정질 실리콘막상에 감광막 패턴(도시되지 않음)을 형성한다.
계속해서 상기 감광막 패턴을 식각 마스크로 하여 상기 층간 절연막 패턴(20)이 노출되도록 상기 불순물이 도핑된 비정질 실리콘막을 식각하여 하부 전극(30)을 형성한다.
도 2는 HSG-Si 종자(seed, 40)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 하부 전극(30)의 자연 산화막을 묽은 HF 용액으로 에칭하여 제거한 후에 실리콘 소오스 기체를 이용하여 저압 화학 기상 증착 방법으로 HSG-Si 종자(40)를 형성한다.
여기서 상기 HSG-Si 종자(40)는 상기 하부 전극(30) 뿐만 아니라 상기 층간 절연막 패턴(20)상에도 형성된다. 그리고 상기 실리콘 소오스 기체는 SiH4 또는 Si2H8 기체를 사용한다.
도 3은 HSG-Si(50a, 50b)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 HSG-Si 종자(40)를 형성할 때 사용하였던 실리콘 소오스 기체와 동일한 기체를 사용한 저압 화학 기상 증착 방법으로 HSG-Si(50a, 50b)를 형성한다. 이 때 상기 하부 전극(30)상에 형성된 HSG-Si(50a)는 상기 층간 절연막 상에 형성된 HSG-Si(50b)보다 크다.
왜냐하면, 상기 하부 전극(30)상에 형성된 HSG-Si 종자(40)는 상기 비정질 실리콘으로 형성된 하부 전극(30)으로부터 제공되는 실리콘과 상기 실리콘 소오스 기체에 의해 제공되는 실리콘에 의해 HSG-Si(50a)로 성장하지만, 상기 층간 절연막 패턴(20)상에 형성된 HSG-Si 종자(40)는 단지 상기 실리콘 소오스 기체에 의해 제공되는 실리콘에 의해서만 HSG-Si(50b)로 성장하기 때문이다.
따라서, 충분한 표면적을 얻기 위해서 상기 하부 전극(30)상에 충분한 크기를 갖는 HSG-Si(50a)를 형성할 경우에는, 상기 층간 절연막 패턴(20)상에 형성된 HSG-Si(50b)도 그 크기가 증가하게 되므로 상기 층간 절연막 패턴(20)상에 형성된 HSG-Si(50b)에 의해 상기 하부 전극(30)이 인접한 커패시터의 하부 전극(도시되지 않음)과 단락 되어 트윈 비트(twin bit)를 유발할 수 있다.
그리고, 커패시터의 양 전극에 바이어스(bias)가 가해질 경우에 상기 하부 전극(30)에 생기는 공핍층(depletion layer)이 중첩되어 공핍층의 두께가 실질적으로 증가하게 된다. 이는 상기 HSG-Si(50a)에 의해 상기 하부 전극(30)의 표면 굴곡이 매우 크기 때문이다. 이러한 공핍층 두께의 증가는 궁극적으로 커패시터의 Cmin/Cmax 특성을 악화시킨다.
이어서, 도시하지는 않았지만 상기 HSG-Si(50a, 50b)이 형성된 기판 전면에 커패시터의 유전막을 증착하고, 소정의 열처리 공정을 거친 후 도전막으로 커패시터의 상부 전극을 형성하여 커패시터를 완성한다.
상술한 바와 같이 종래 기술에 의한 커패시터의 제조 방법에 의하면, 층간 절연막 패턴(20) 상에 형성된 HSG-Si(50b)에 의해 트윈 비트(twin bit) 현상이 발생할 뿐만 아니라 상기 하부 전극(30)상의 HSG-Si(50a)에 의한 표면 굴곡에 의해 공핍층의 두께가 증가되어 Cmin/Cmax 특성이 나빠진다.
따라서 본 발명의 목적은 이웃한 커패시터의 하부 전극간의 단락에 의한 트윈 비트(twin bit) 현상을 방지할 뿐만 아니라 공핍층의 두께가 증가하는 것을 방지하여 Cmin/Cmax 특성을 향상시키는 반도체 장치의 커패시터 제조 방법을 제공하는 데 있다.
도 1 내지 도 3은 종래 기술에 의한 커패시터를 형성하는 단계를 설명하기 위한 단면도들이다.
도 4 내지 도 7는 본 발명의 실시예에 의한 커패시터 제조 방법을 설명하기 위한 단면도들이다.
상기 목적을 달성하기 위하여 본 발명은, 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계; 불순물이 도핑된 실리콘으로 이루어지고 상기 콘택 홀에 인접한 층간 절연막 패턴의 소정 영역상에 상기 콘택홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계; 상기 하부 전극이 형성된 결과물에 실리콘 소오스 기체를 반응시켜 상기 하부 전극 및 상기 하부 전극이 형성되지 않은 층간 절연막 패턴상에 HSG-Si 종자를 형성하는 단계; 상기 HSG-Si 종자를 성장시켜 상기 하부 전극 및 노출된 층간 절연막 패턴상에 HSG-Si을 형성하는 단계; 상기 하부 전극이 형성되지 않은 층간 절연막 패턴상의 HSG-Si를 산화시켜 산화막을 형성하는 단계; 상기 산화막이 형성된 결과물 전면에 불순물이 도핑된 실리콘으로 이루어진 캡핑층을 형성하는 단계; 상기 캡핑층이 형성된 결과물을 열처리하여 상기 캡핑층에 도핑된 불순물을 상기 하부 전극 상에 형성된 HSG-Si로 확산시키는 단계; 및 상기 캡핑층 및 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법을 제공한다.
이하 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 4 내지 도 7는 본 발명의 실시예에 의한 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 4는 층간 절연막 패턴(120), 하부 전극(130), 및 HSG-Si 종자를 형성하는 단계를 설명하기 위한 단면도이고, 도 5는 HSG-Si(150a, 150b)를 형성하는 단계를 설명하기 위한 단면도이다. 여기서 상기 층간 절연막 패턴(120), 하부 전극(130), HSG-Si 종자(140), 및 HSG-Si(150a, 150b)는 도 1 내지 도 3의 층간 절연막 패턴(20), 하부 전극(30), HSG-Si 종자(40), 및 HSG-Si(50a, 50b)에 각각 대응되고 도 1 내지 도 3에서 설명한 바와 동일한 방법으로 형성된다.
도 6은 산화막(60) 및 캡핑층(70)을 형성하는 단계를 설명하기 위한 단면도이다. 먼저 상기 노출된 반도체 기판상에 형성된 HSG-Si(150b)가 전부 산화되도록 상기 HSG-Si(150a, 150b)가 형성된 결과물을 열처리하여 산화막(160)을 형성한다. 이 과정에서 상기 하부 전극(130)상에 형성된 HSG-Si(150a)도 산화된다.
이 때 상기 하부 전극(130)상에 형성된 HSG-Si(150a)가 상기 노출된 반도체 기판상에 형성된 HSG-Si(150b)보다 크므로 상기 하부 전극(130)상에 형성된 HSG-Si(150a)는 표면 부위에만 산화막(160)이 형성된다.
다음에 상기 산화막(160)이 형성된 결과물상에 불순물이 도핑된 실리콘, 예컨데 인(P)이 도핑된 다결정 실리콘으로 이루어진 캡핑층(170)을 형성한다. 여기서 상기 캡핑층(170)을 이루는 실리콘에 도핑된 불순물의 농도는 상기 하부 전극(130)을 이루는 실리콘에 도핑된 불순물의 농도보다 더 커야 한다.
이어서, 상기 캡핑층(170)이 형성된 결과물을 열처리하여 상기 캡핑층(170)을 이루는 실리콘에 도핑된 불순물을 상기 하부 전극(130)상에 형성된 HSG-Si(150a)로 확산시켜 상기 HSG-Si(150a)의 불순물 농도를 증가시킨다. 따라서 상기 HSG-Si(150a)에 형성되는 공핍층의 폭이 매우 작으므로 공핍층의 중첩 현상을 방지할 수 있다.
도 7은 상기 캡핑층(170) 및 상기 산화막(160)을 제거하는 단계를 설명하기 위한 단면도로서, 상기 열처리를 거친 결과물의 캡핑층(170) 및 산화막(160)을 순차적으로 제거한다. 따라서 상기 층간 절연막 패턴(120)상의 HSG-Si(150b)가 제거되어 인접하는 하부 전극과의 단락을 방지할 수 있다.
이상 상술한 바와 같이 본 발명의 실시예에 의하면, 인접하는 하부 전극과의 단락을 방지함으로써 트윈 비트(twin bit) 현상을 방지할 수 있을 뿐만 아니라 하부 전극 상에 형성된 HSG-Si에서 공핍층이 중첩되어 실질적으로 공핍층의 두께가 증가하는 것을 방지함으로써 Cmin/Cmax 특성을 향상시킬 수 있다.
본 발명은 상기 실시예에만 한정되지 않으며, 본 발명의 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 많은 변형이 가능함은 명백하다.
Claims (8)
- 반도체 기판의 소정 영역을 노출시키는 콘택 홀이 형성된 층간 절연막 패턴을 형성하는 단계;불순물이 도핑된 실리콘으로 이루어지고 상기 콘택 홀에 인접한 층간 절연막 패턴의 소정 영역상에 상기 콘택홀을 통하여 상기 노출된 반도체 기판과 접속되는 하부 전극을 형성하는 단계;상기 하부 전극이 형성된 결과물에 실리콘 소오스 기체를 반응시켜 상기 하부 전극 및 상기 하부 전극이 형성되지 않은 층간 절연막 패턴상에 HSG-Si 종자를 형성하는 단계;상기 HSG-Si 종자를 성장시켜 상기 하부 전극 및 노출된 층간 절연막 패턴상에 HSG-Si을 형성하는 단계;상기 하부 전극이 형성되지 않은 층간 절연막 패턴상의 HSG-Si를 산화시켜 산화막을 형성하는 단계;상기 산화막이 형성된 결과물 전면에 불순물이 도핑된 실리콘으로 이루어진 캡핑층을 형성하는 단계;상기 캡핑층이 형성된 결과물을 열처리하여 상기 캡핑층에 도핑된 불순물을 상기 하부 전극 상에 형성된 HSG-Si로 확산시키는 단계; 및상기 캡핑층 및 산화막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 하부 전극을 이루고 있는 실리콘은,비정질 실리콘인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 실리콘 소오스 기체는,SiH4 및 Si2H8 기체중에서 선택된 어느 하나인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 HSG-Si을 형성시키는 단계는,상기 HSG-Si 종자를 형성하는 단계에서 사용된 실리콘 소오스 기체와 동일한 기체를 사용하여 HSG-Si을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 하부 전극상에 형성된 HSG-Si는,상기 하부 전극이 형성되지 않은 층간 절연막 패턴상에 형성된 HSG-Si보다 큰 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제5 항에 있어서, 상기 산화막을 형성하는 단계는,상기 하부 전극상에 형성된 HSG-Si의 표면을 산화시키는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 캡핑층에 도핑된 불순물은,그 농도가 상기 하부 전극에 도핑된 불순물의 농도보다 더 큰 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
- 제1 항에 있어서, 상기 캡핑층에 도핑된 불순물은,상기 캡칭층에 도핑된 불순물과 동일한 타입의 불순물인 것을 특징으로 하는 반도체 장치의 커패시터 제조 방법.
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| KR1019960044386A KR19980026061A (ko) | 1996-10-07 | 1996-10-07 | 반도체 장치의 커패시터 제조 방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102220264B1 (ko) | 2020-06-24 | 2021-02-24 | 정회영 | 콘크리트 믹스장치 |
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1996
- 1996-10-07 KR KR1019960044386A patent/KR19980026061A/ko not_active Application Discontinuation
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|---|---|---|---|---|
| KR102220264B1 (ko) | 2020-06-24 | 2021-02-24 | 정회영 | 콘크리트 믹스장치 |
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