KR100207466B1

KR100207466B1 - 반도체 장치의 커패시터 제조방법

Info

Publication number: KR100207466B1
Application number: KR1019960005096A
Authority: KR
Inventors: 신윤승; 이종진
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1996-02-28
Filing date: 1996-02-28
Publication date: 1999-07-15
Also published as: JP3515309B2; KR970063738A; JPH09237871A; US5879984A

Abstract

하부전극의 유효 표면적을 극대화 시키면서 패턴 불량을 방지할 수 있는 반도체 장치의 커패시터 제조방법이 개시되었다. 본 발명은 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 제1절연막 패턴을 형성하고 상기 콘택홀을 채우도록 기판 전면에 제1도전막을 형성하는 단계, 상기 콘택홀 상부의 제1도전막이 노출되도록 상기 제1도전막 상에 감광막 패턴을 형성하고 이를 식각 마스크로하여 상기 제1도전막을 일정 두께만 식각하여 제1도전막 패턴을 형성하는 단계, 상기 제1도전막 패턴의 식각된 부위보다 더 넓은 부분이 노출되도록 변형된 감광막 패턴을 형성하여 단차진 측벽을 갖는 홀을 형성하고 상기 홀을 채우는 제2절연막 패턴을 형성하는 단계, 및 상기 변형된 감광막 패턴을 제거하는 단계, 상기 제2절연막 패턴을 식각 마스크로하여 상기 제1도전막 패턴을 식각함으로써 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 커패시터 제조방법을 제공한다. 본 발명에 의하면, 원통형 커패시터의 내면을 먼저 형성하고 다음에 외면을 형성함으로써 감광막의 과잉 노광에 따른 감광막 패턴의 크기 감소로 인한 커패시터의 유효 표면적 감소를 방지할 수 있고, 하부 전극의 패턴 불량을 방지할 수 있다.

Description

반도체 장치의 커패시터 제조방법

제1도 내지 제5도는 종래 기술에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.

제6도 내지 제12도는 본 발명에 의한 반도체 장치의 커패시터 제조방법을 설명하기 위한 단면도들이다.

본 발명은 반도체 장치의 커패시터 제조방법에 관한 것으로, 특히 하부전극의 유효 면적 감소 및 패턴 불량을 방지할 수 있는 반도체 장치의 원통형 커패시터 제조방법에 관한 것이다.

메모리 셀의 면적 감소에 따른 셀 커패시턴스 감소는 DRAM(Dynamic Random Access Memory)의 집적도 증가에 심각한 장애 요인이 된다. 이러한 셀 커패시턴스의 감소는 메모리 셀의 독출 능력을 저하시키고 소프트 에러율을 증가시킬 뿐만 아니라 저전압에서의 소자동작을 어렵게 만든다. 따라서 반도체 메모리 장치의 고집적화를 위해서는 상기 셀 커패시턴스의 감소는 반드시 해결되어야 하는 문제이다.

최근에는 3차원적 구조의 커패시터를 제안하여 셀 커패시턴스의 증가를 도모하고 있다. 후지쯔(Fujisu)사의 핀 구조(Fin Structure)하부전극, 도시바(Toshiba)사의 박스구조(Box Structure) 하부전극 및 미쯔비시(Mitsubishi)사의 원통구조(Cylindrical Structure) 하부전극 등이 그 주류를 이루고 있다.

여기서 3차원적 원통구조의 하부전극은 원통의 외면 뿐만 아니라 내면까지 유효 전극 면적으로 이용할 수 있어 널리 응용되고 있다.

특히, 산화막을 식각 마스크로 이용한 원통형 커패시터 제조방법이 대한민국 특허 제82507호(발명자 : 안지홍)에 개시되어 있다.

제1도 내지 제5도는 상기 특허 제82507호에 기술되어 있는 종래 방법에 의한 반도체 장치의 원통형 커패시터 제조방법을 설명하기 위한 단면도들이다.

제1도는 절연막 패턴(20) 및 도전막(30)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(10) 상에 제1절연막, 예컨데 BPSG(Borophosphosilicate glass)를 약 2000Å의 두께로 형성한다. 이어서 상기 제1절연막을 패터닝하여 상기 반도체 기판(10)의 소정 영역을 노출시키는 콘택홀을 갖는 절연막 패턴(20)을 형성한다. 다음에 상기 절연막 패턴(20)이 형성된 기판 전면에 상기 콘택홀을 채우면서 상기 절연막 패턴(20) 상에 7000Å 정도의 두께를 가지는 도전막(30), 예컨대 다결정 실리콘막을 형성한다.

제2도는 감광막 패턴(40) 및 스페이서(50)를 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 도전막(30) 상에 감광막을 형성한다. 이어서 상기 감광막을 패터닝하여 상기 도전막(30) 으로 채워진 콘택홀 상부에 감광막 패턴(40)을 형성한다. 여기서 상기 도전막(30)은 반드시 노출되어야 하므로 상기 감광막 패턴(40)을 형성할 경우에 상기 감광막을 과잉 노광(over expose) 시켜야 한다. 그러나 통상적으로 감광막을 과잉 노광시켜 패턴을 형성할 경우에는 원하는 패턴 크기보다 작은 패턴이 형성된다. 즉, 상기 감광막 패턴(40)은 원하는 것보다 작은 폭을 갖게 된다. 여기서, 상기 감광막 패턴(40)이 형성된 부분의 도전막은 나중에 하부전극의 내면이 형성될 영역이므로 상기 감광막 패턴(40)의 크기가 작아지면 하부전극의 내경이 작아진다. 따라서, 차후 형성될 커패시터의 유효 표면적이 작아져서 커패시터의 정전 용량이 감소되는 문제점이 발생한다.

이어서 상기 감광막 패턴(40)이 형성된 기판 전면에 제2절연막, 예컨대 실리콘 산화막을 형성한다. 이때 실리콘 산화막은 상기 감광막 패턴(40)을 손상시키지 않고 형성시킬 수 있는 저온 산화막으로 형성한다. 여기서, 저온 산화막이라 함은 750 내지 900℃의 온도범위에서 형성된 산화막을 말한다. 다음에 상기 제2절연막을 이방성 식각하여 상기 도전막(30)을 노출시킴으로써 상기 감광막 패턴(40)측벽에 상기 제2절연막으로 이루어진 스페이서(50)를 형성한다.

제3도는 도전막 패턴(30a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 감광막 패턴(40) 및 상기 스페이서(50)를 식각 마스크로하여 상기 절연막 패턴(20)이 노출되지 않도록 상기 도전막(30)을 일정 두께만큼 식각함으로써 도전막 패턴(30a)을 형성한다.

제4도는 하부전극(30b)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 감광막 패턴(40)을 애슁(ashing)시키어 제거한 다음에 식각액, 예컨대 황산용액을 사용하여 애슁 후의 잔여물을 제거한다. 이 경우 상기 스페이서(50)도 일부 제거되기 때문에 상기 스페이서(50)의 크기가 작아져서 변형된 스페이서(50a)가 형성된다.

이어서 상기 변형된 스페이서(50a)를 식각 마스크로 하여 상기 도전막을 시간 식각(time etch)함으로써 상기 변형된 스페이서(50a) 양쪽 바깥 부분의 상기 절연막 패턴(20)을 노출시키는 동시에 상기 변형된 스페이서(50a) 사이의 상기 절연막 패턴(20)은 노출되지 않도록하여 원통형 하부전극(30b)을 형성한다.

이때, 상술한 바와 같이 상기 감광막 패턴(40)을 제거할 때에 상기 스페이서(50)의 크기가 작아져서 그 폭이 감소되므로, 상기 하부 전극(30b)의 측벽 상부(A)도 식각되어 상기 하부 전극(30b)의 측벽 상부(A)에 단차가 형성된다. 즉, 상기 하부 전극(30b)의 패턴 불량이 발생한다.

제5도는 변형된 절연막 패턴(20a), 유전막(60) 및 상부전극(70)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 스페이서(50)을 BOE(Buffered Oxide Etchant)를 이용하여 제거한다. 이때 상기 절연막 패턴(20)도 일부 제거되어 상기 하부전극의 아래 부분을 일부 노출시키는 절연막 패턴(20a)이 형성된다. 이어서 상기 스페이서(50)가 제거된 기판 전면에 유전막(60)을 약 50Å의 두께로 증착한다. 다음에 상기 유전막(60)이 형성된 기판 전면에 상부전극(70), 예컨대 다결정 실리콘막을 형성하여 원통형 커패시터를 완성한다.

상술한 바와 같이 종래 기술에 의한 원통형 커패시터 형성방법에 의하면, 상기 감광막 패턴(40)을 형성할 경우에 상기 감광막을 과잉 노광시켜야 하므로 원하는 폭보다 작은 폭을 갖는 감광막 패턴이 형성되어 결과적으로 커패시터의 유효 면적이 감소된다. 또한, 원하는 폭을 갖는 상기 감광막 패턴(40)을 얻더라도 상기 감광막 패턴(40)을 제거할 경우에 상기 스페이서(50)도 일부 제거되어 상기 하부 전극(30b)의 패턴 불량이 발생하게 된다.

따라서, 본 발명의 목적은 하부 전극의 유효 면적 감소 및 패턴 불량을 방지할 수 있는 원통형 커패시터를 제조하는 방법을 제공하는데 있다.

상기 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 제1절연막 패턴을 형성하는 단계; 상기 콘택홀을 채우도록 상기 제1절연막 패턴이 형성된 기판 전면에 하부전극용 도전막을 형성하는 단계; 원통형 하부전극이 형성될 부위의 도전막이 노출되도록 상기 도전막상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로하여 상기 제1절연막 패턴이 노출되지 않도록 상기 도전막을 일정 두께만 식각하여 상기 원통형 하부전극의 내면이 형성된 도전막 패턴을 형성하는 단계; 상기 도전막 패턴의 식각된 부위보다 더 넓은 부분이 노출되도록 상기 감광막 패턴의 일부를 제거함으로써 변형된 감광막 패턴을 형성하여 단차진 측면을 갖는 홀을 형성하는 단계; 상기 홀을 채우도록 상기 결과물 전면에 제2절연막을 형성한 후에 상기 변형된 감광막 패턴이 노출되도록 상기 제2절연막을 식각하여 제2절연막 패턴을 형성하는 단계; 상기 변형된 감광막 패턴을 제거하는 단계; 상기 제2절연막 패턴을 식각 마스크로하여 상기 제1절연막 패턴이 노출되도록 상기 도전막 패턴을 식각함으로서 상기 원통형 하부전극의 외면을 형성하는 단계; 및 상기 제2절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 원통형 커패시터 제조방법을 제공한다.

이하 본 발명의 바람직한 실시예를 첨부한 도면들을 참조하여 상세히 설명하고자 한다.

제6도 내지 제12도는 본 발명에 따른 커패시터 형성방법을 설명하기 위한 단면도들이다.

제6도는 제1절연막 패턴(120), 제1도전막(130)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 반도체 기판(110) 상에 제1절연막, 예컨대 BPSG(Borophosphosilicate glass)를 약 2000Å의 두께로 형성한다. 이어서 상기 제1절연막을 패터닝하여 상기 반도체 기판(110)의 소정 영역을 노출시키는 콘택홀을 갖는 제1절연막 패턴(120)을 형성한다. 다음에 상기 제1절연막 패턴(120)이 형성된 기판 전면에 상기 콘택홀을 채우면서 상기 제1절연막 패턴(120)상에 7000Å정도의 두께를 가지는 제1도전막(130), 예컨대 불순물이 도핑된 다결정 실리콘막을 형성한다.

제7도는 감광막패턴(140)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 제1도전막(130) 상에 감광막을 형성한다. 이어서 상기 콘택홀 상부에 형성된 제1도전막(130)의 소정 영역을 노출시키도록 상기 감광막을 패터닝하여 감광막 패턴(140)을 형성한다. 이때 상기 제1도전막의 소정 영역을 노출시키기 위해서는 상기 감광막을 과잉 노광(over exposure)시키는 것이 요구된다. 왜냐하면 노광 시간이 충분하지 못하여 상기 제1도전막(130)의 소정 영역이 완전히 노출되지 않는 것을 방지하기 위해서이다. 이때 상기 감광막의 과잉 노광에 의해서 상기 감광막 패턴(140)의 크기가 작아질 수 있다. 그러나 상기 감광막 패턴(140)에 의해 제1도전막이 노출된 부분은 원통형 커패시터의 내면이 형성될 부분이므로 상기 감광막 패턴(140)의 크기가 작아질수록 오히려 유효 커패시터 표면적은 증가하게 된다.

따라서 상기 감광막의 과잉 노광에 의해 감광막 패턴의 크기가 감소하면 커패시터의 유효 표면적은 오히려 증가한다.

제8도는 제1도전막 패턴(130a)를 형성하는 단계를 설명하기 위한 단면도로서, 상기 감광막 패턴(140)을 식각 마스크로하여 상기 제1절연막 패턴(120)이 노출되지 않도록 상기 제1도전막(130)의 노출된 영역을 일정 두께 만큼만 식각하는 시간 식각(time etch)을 행함으로써 제1도전막 패턴(130a)을 형성한다.

제9도는 변형된 감광막 패턴(140a)을 형성하는 단계를 설명하기 위한 단면도로서, 상기 제1도전막 패턴(130a)의 식각된 부위보다 더 넓은 부분이 노출되도록 상기 감광막 패턴(140)의 일부를 식각하여 제거함으로써 변형된 감광막 패턴(140a)을 형성함으로써 단차진 측벽을 갖는 홀(A)을 형성한다. 또한, 이 변형된 감광막 패턴(140a)에 의해 원통형 하부전극의 내면광 외면 사이의 두께가 결정되므로 상기 감광막 패턴(140)을 과도 식각할수록 커패시터의 유효 면적이 증가한다. 그러나, 상기 감광막 패턴(140)을 너무 과도 식각하면 이웃한 하부전극들을 서로 격리시키는 것이 불가능하므로 적절한 범위내에서 과도식각하여야 한다.

제10도는 제2절연막 패턴(150)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 홀(A)을 채우도록 상기 변형된 감광막 패턴(140a)이 형성된 기판 전면에 제2절연막, 예컨대 실리콘 산화막을 형성한다. 여기서 상기 제2절연막은 상기 변형된 감광막 패턴(140a)이 손상되지 않도록 형성하여야 하므로 저온 산화막인 것이 바람직하다. 이어서 상기 변형된 감광막 패턴(140a)이 노출되도록 상기 제2절연막을 식각하여 제2절연막 패턴(150)을 형성한다.

제11도는 하부전극(130b)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 변형된 감광막 패턴(140a)을 애슁(ashing)하여 제거한 다음에 식각액, 예컨대 황산용액을 사용하여 애슁 후의 잔여물을 제거한다. 이때 상기 제2절연막 패턴(150)도 일부 제거될 수 있다.

이어서, 상기 제2절연막 패턴(150)을 식각 마스크로하여 상기 제1절연막 패턴(120)이 노출되도록 상기 변형된 감광막 패턴(140b)이 제거된 부분의 제1도전막 패턴을 이방성 식각함으로써 하부전극(130b)을 형성한다.

이때, 상술한 바와 같이 상기 제2절연막 패턴(150)의 일부가 제거되어 그 폭이 감소되더라도 상기 제2절연막 패턴(150)은 새로운 식각면, 즉 원통의 외측면을 한정하기 위한 것이므로 종래와 달리 상기 하부전극(130b)의 측벽 상부에 단차가 형성되지 않는다. 즉, 상기 하부 전극(130b)의 패턴 불량(제4도의 A참조)은 발생하지 않는다.

제12도는 유전체막(160) 및 상부전극(170)을 형성하는 단계를 설명하기 위한 단면도로서, 먼저 상기 제2절연막 패턴(150)을 제거한다. 이어서 상기 제2절연막 패턴(150)이 제거된 기판 전면에 유전체막(160) 및 상부전극(170), 예컨대 불순물이 도핑된 다결정 실리콘막을 순차적으로 형성하여 원통형 커패시터를 완성한다.

이상 상술한 바와 같이 본 발명의 실시예에 의하면, 상기 감광막 패턴(140)은 하부 전극이 형성될 부분을 노출시키므로 과잉 노광시켜 상기 감광막 패턴(140)을 형성하더라도 커패시터의 유효 면적이 감소하는 종래의 문제는 발생하지 않는다.

또한, 상기 변형된 감광막 패턴(140a)을 제거할 때에 상기 제2절연막 패턴(150)이 다소 제거되어 그 폭이 감소하더라도 상기 제2절연막 패턴(150)은 새로운 식각면, 즉 원통의 외측면을 한정하기 위한 것이므로 종래와 달리 하부 전극(130b)의 외측벽에 단차가 형성되지 않는다.

본 발명은 상기 실시예에만 한정되지 않으며, 많은 변형이 본 발명이 기술적 사상내에서 당 분야에서 통상의 지식을 가진 자에 의해 가능함은 명백하다.

Claims

반도체 기판 상에 상기 반도체 기판의 소정 영역을 노출시키는 콘택홀을 갖는 제1절연막 패턴을 형성하는 단계; 상기 콘택홀을 채우도록 상기 제1절연막 패턴이 형성된 기판 전면에 하부전극용 도전막을 형성하는 단계; 원통형 하부전극이 형성될 부위의 도전막이 노출되도록 상기 도전막상에 감광막 패턴을 형성하는 단계; 상기 감광막 패턴을 식각 마스크로하여 상기 제1절연막 패턴이 노출되지 않도록 상기 도전막을 일정 두께만 식각하여 상기 원통형 하부전극의 내면이 형성된 도전막 패턴을 형성하는 단계; 상기 도전막 패턴의 식각된 부위보다 더 넓은 부분이 노출되도록 상기 감광막 패턴의 일부를 제거함으로써 변형된 감광막 패턴을 형성하여 단차진 측면을 갖는 홀을 형성하는 단계; 상기 홀을 채우도록 상기 결과물 전면에 제2절연막을 형성한 후에 상기 변형된 감광막 패턴이 노출되도록 상기 제2절연막을 식각하여 제2절연막 패턴을 형성하는 단계; 상기 변형된 감광막 패턴을 제거하는 단계; 상기 제2절연막 패턴을 식각 마스크로하여 상기 제1절연막 패턴이 노출되도록 상기 도전막 패턴을 식각함으로서 상기 원통형 하부전극의 외면을 형성하는 단계; 및 상기 제2절연막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 장치의 원통형 커패시터 제조방법.
제1항에 있어서, 상기 도전막은 다결정 실리콘으로 형성하는 것을 특징으로 하는 반도체 장치의 원통형 커패시터 제조방법.
제1항에 있어서, 상기 제2절연막은 저온 산화막인 것을 특징으로 하는 반도체 장치의 원통형 커패시터 제조방법.