KR100347064B1 - 적층형캐패시터및그형성방법 - Google Patents

Abstract

상부에 유전막이 형성될 스토리지 노드의 표면을 굴곡지게하여 표면적을 증대시킴으로써 용량을 증가시킨 적층형 캐패시터에 관한 것으로서, 절연막에 스토리지 노드 콘택홀을 형성하고, 스토리지 노드 콘택홀 내부와 상기 절연막 상부에 폴리실리콘을 적층하며, 폴리실리콘 막질의 상부에 평면적으로 유사 장방형상이면서 최소한 하나 이상의 측면에 오목 부분을 갖도록 포토레지스트를 패턴화한다. 그리고, 폴리실리콘 막질을 드라이 에칭하여 스토리지 노드를 형성하며, 그 상부에 유전막과 플레이트 전극을 순차적으로 적층하여 구성한다.

한정된 공간에 형성되는 스토리지 노드의 표면 형상을 가변하여 표면적을 확대함으로써 유전막과 플레이트 전극의 적층으로 구성되는 캐패시터의 용량을 증가시킬 수 있다. 그러므로, 캐패시터의 한정된 공간에서의 용량이 증가되어서 메모리소자의 고집적화와 고용량화를 꾀할 수 있는 효과가 있다.

Description

적층형 캐패시터 및 그 형성 방법

본 발명은 적층형 캐패시터(Stacked Capacitor)에 관한 것으로서, 보다 상세하게는 상부에 유전막이 형성될 스토리지 노드의 표면을 굴곡지게 하여 표면적을 증대시킴으로써 용량을 증가시킨 적층형 캐패시터와 이를 형성하는 방법에 관한 것이다.

통상, 반도체 메모리소자는 고집적화와 대용량화를 위하여 개발되고 있으며, 그에 따라서 메모리셀의 면적도 극소화되고 있다.

특히, 하나의 트랜지스터와 하나의 캐패시터로 단위 메모리셀을 이루는 디-램(D-RAM)의 경우에는 상대적으로 캐패시터가 차지하는 면적 비율이 크기 때문에 메모리 셀의 면적을 줄이고자 다양한 구조의 캐패시터가 제안된 바 있다.

대표적으로 기판에 브이(V)자 형 또는 유(U)자 형의 트렌치(Trench) 구조를 갖는 트렌치형 캐패시터와 기판 상부에 막질의 적층 구조를 갖는 적층형 캐패시터가 있다.

적층형 캐패시터가 디-램 메모리소자에 구성된 경우, 디-램 메모리소자에는 매트릭스 형상의 레이-아웃(Lay Out)으로 셀 형성을 위한 워드라인과 비트라인이 구성되며, 이들 사이에 규칙적으로 캐패시터가 기판 상에 스토리지 노드가 형성되고 그 상부에 유전막과 플레이트 전극이 형성됨으로써 구성된다.

적층형 캐패시터는 폴리실리콘 증착에 의한 스토리지 노드, 그 상부의 유전막 및 플레이트 전극이 입체적으로 적층되어 형성되기 때문에 대용량을 용이하게 실현하는 장점이 있다.

캐패시터는 가급적 좁은 공간 내에서 원하는 용량을 확보하고자 디자인되며, 각 캐패시터가 개별적으로 차지하는 공간이 좁을수록 전체적인 메모리소자의 크기가 작아지고, 특히 캐패시터가 상대적으로 큰 비중을 차지하는 디-램의 경우 메모리소자의 크기 가변율은 더욱 커진다. 따라서, 한정된 공간 내에서 최대의 용량 확보를 위한 다양한 변형이 시도되고 있다.

그러나 대개의 용량확보를 위하여 개발되는 캐패시터는 그 구조가 복잡하게 디자인되고, 그에 따라 공정이 복잡해져서 양산성이 떨어진다. 특히 선폭(Critical Demension)이 미세화됨에 따라서 구조가 복잡하면 캐패시터의 양산성은 심하게 저하된다.

본 발명의 목적은, 적층형 캐패시터의 기본적인 구조나 공정에 큰 변화 없이 스토리지 노드의 표면을 굴곡지게 형성함으로써 한정된 공간 내에서 적층형 캐패시터의 용량의 확장함에 있다.

본 발명의 또다른 목적들은 다음의 상세한 설명과 첨부된 도면으로부터 보다 명확해질 것이다.

도 1은 본 발명에 따른 적층형 캐패시터의 바람직한 실시예를 나타내는 단면도이다.

도 2는 실시예에 의하여 형성된 스토리지 노드의 외형을 나타내는 사시도이다.

도 3a 내지 도 3f는 실시예에 따른 캐패시터를 형성하기 위한 방법을 나타내는 공정도이다.

도 4a는 본 발명에 따른 스토리지 노드 형성을 위한 포토레지스트의 마스크 패턴 형상을 예시한 평면도이다.

도 4b는 노광된 포토레지스트를 예시한 평면도이다.

도 5는 도 4b의 포토레지스트의 사시도이다.

본 발명에 따른 적층형 캐패시터는 절연막에 형성되는 스토리지 노드 콘택홀과 그 상부에 구성되는 스토리지 노드의 양측 표면 또는 상부 표면 중 적어도 하나 이상에 굴곡진 오목한 부분을 형성하여 표면적을 증가시킴으로써 용량을 증가시키도록 구성된다.

그리고, 스토리지 노드의 절연막 상부에 노출되는 부분은 스토리지 노드 콘택홀을 기준으로 비대칭되도록 형성됨이 바람직하다.

전술한 적층형 캐패시터는 절연막에 스토리지 노드 콘택홀을 형성하고, 스토리지 노드 콘택홀 내부와 상기 절연막 상부에 폴리실리콘을 적층하며, 폴리실리콘막질의 상부에 평면적으로 유사 장방형상이면서 최소한 하나 이상의 측면에 오목 부분을 갖도록 포토레지스트를 패턴화한다. 그리고, 폴리실리콘 막질을 드라이 에칭하여 스토리지 노드를 형성하며, 그 상부에 유전막과 플레이트 전극을 순차적으로 적층하여 형성한다.

이하, 본 발명에 따른 바람직한 실시예에 대하여 첨부 도면을 참조하여 상세히 설명한다.

본 발명에 따른 실시예는 디-램 메모리 소자에 적용하였으며, 실시예를 설명하기 위하여 도 1에서 기판을 포함하는 메모리 셀의 구체적인 단면 구조가 개략적으로 예시되었다.

도 1을 참조하면, 기판(10)의 상부에는 워드라인(12a, 12b)이 형성되고, 워드라인(12a, 12b)의 상부에는 절연을 위한 절연막(14)이 형성된다. 그리고, 워드라인(12a, 12b) 사이의 절연막(14)에는 스토리지 노드 콘택홀(16)이 형성되고, 스토리지 노드 콘택홀(16)에는 폴리실리콘이 적층되어서 스토리지 노드(18)가 형성된다.

여기에서 스토리지 노드(18)의 입체적 형상은 도 2와 같으며, 스토리지 노드(18)는 절연막(14) 상부에 노출되는 부분 중 서로 대응되는 두 측면과 이에 연결되는 상면에 오목한 부분이 연장된 형상을 갖는다.

전술한 바와 같이 두 측면과 상면에 오목한 부분이 형성된 스토리지 노드(18)의 상부에 유전막(20)이 소정 두께로 적층되며, 그 상부에 플레이트 전극(22)이 형성된다.

전술한 바와 같이 스토리지 노드의 서로 대응되는 두 측면과 그에 연결되는 상면에 오목한 부분이 연장 형성됨으로써 스토리지 노드(18)의 전체적인 표면적은 측면과 상면이 평면적인 경우에 비하여 확장되고, 그에 비례하여 유전막(20)과 플레이트 전극(22)이 적층되어 형성되는 캐패시터의 용량이 증가된다.

전술한 바와 같이 구성된 실시예를 형성하는 방법은 도 3a 내지 도 3f를 참조하여 순차적으로 설명한다.

스토리지 노드(18)를 형성하기 전 기판(10)의 상부에는 워드라인(12a, 12b)들이 형성되며, 워드라인(12a, 12b)들의 상부에는 층간과 소자간의 절연을 위한 절연막(14)이 소정 두께로 형성된다.

절연막(14)의 형성 후 도 3a와 같이 스토리지 노드 콘택홀(16)이 미세한 선폭으로 플라즈마 건식 식각법에 의하여 가공된다. 스토리지 노드 콘택홀(16)은 기판의 면이 완전히 오픈(Open)되도록 형성되어야 한다.

스토리지 노드 콘택홀(16)이 형성되면 그 후 도 3b와 같이 폴리실리콘이 절연막(14) 상부에 화학기상증착법에 의하여 소정 두께로 증착되며, 폴리실리콘 막질(24)은 가공되어서 도 1의 스토리지 노드(18)를 형성시키기 위한 것이다.

폴리실리콘 막질(24)은 스토리지 노드 콘택홀(16) 내부와 절연막(14)의 상부 전면에 증착되며, 스토리지 노드(18)를 형성하기 위한 소정 두께를 갖는다.

그리고, 포토레지스트(26)가 폴리실리콘 막질(24)의 상부에 코팅되며, 포토레지스트(26)는 코팅된 후 노광 및 현상을 통하여 스토리지 노드(18)를 형성하기 위한 소정 영역을 제외한 나머지 부분이 제거되고, 도 3c와 같이 일부 영역에 스토리지 노드(18)를 형성하기 위한 패턴이 형성된다.

이때 포토레지스트(26)는 도 4a와 같은 형상의 패턴을 갖는 마스크(30)에 의해서 노광되며, 마스크(30) 패턴은 전체적으로 유사 장방형상으로써 길이 방향의 중앙에는 폭이 좁고 양단은 폭이 넓다. 그리고 마스크(30) 패턴은 양단에서 소정 위치 이격된 지점부터 내부 소정 위치까지 일정하게 단차를 이루면서 좁혀지며 폭이 좁은 중앙을 기준으로 대칭되는 형상을 갖는다.

결국, 도 4a와 같은 형상의 마스크(30)로 노광되는 포토레지스트(26)는 현상 후 도 4b와 같이 평면적으로 중앙에 좁은 폭을 갖는 영역이 형성되고 길이 방향으로 대칭되는 형상을 가지며, 입체적으로 도 5와 같은 형상을 갖는다.

전술한 바와 같이 포토레지스트(26)가 노광 및 현상되면, 그 후 폴리실리콘 막질(24)은 도 3d 및 3e와 같이 드라이 에칭함으로써 선택적으로 제거된다.

드라이 에칭에 의하여 포토레지스트(26)가 스토리지 노드(18) 형성을 위하여 잔류하는 영역을 제외한 영역의 폴리실리콘이 에치되며, 폴리실리콘이 에치될 때 포토레지스트(26)도 어느 정도 같이 소비된다. 포토레지스트(26)는 폴리실리콘 막질(24)이 에치될 때 넓은 폭을 갖는 양단에 비하여 좁은 폭을 갖는 중앙 부분의 절대 소비량은 같으나, 상대적으로 선폭이 작기 때문에 포토레지스트가 모두 에칭됨에 따라 소진된다.

폴리실리콘 막질(24)이 에칭되는 과정에서 스토리지 노드(18)가 형성될 영역을 마스킹하는 포토레지스트(26)도 같이 소비되고, 특히 포토레지스트(26)의 중앙부분이 많이 소비되어 어느 정도 식각이 진행되면 하부의 폴리실리콘 막질이 드러나고, 결국 스토리지 노드(18)가 형성될 영역의 폴리실리콘 막질(24)의 노출된 상면 일부가 다른 부분과 같이 에치된다.

그 결과, 도 3e와 같이 식각 종료 후에는 잔류된 포토레지스트(26)의 하부에는 상부면과 측면이 도 2와 같이 식각된 폴리실리콘 막질(24)이 형성되고, 그 후 도 3f와 같이 포토레지스트(26)는 스트립된다.

그리고, 이어서 유전막(20)과 플레이트 전극(22)이 순차적으로 적층되어 도 1과 같은 본 발명에 따른 캐패시터가 형성된다.

전술한 실시예의 드라이 에칭 과정에서 설명된 바와 같이 포토레지스트의 형상과 드라이 에칭 시간은 스토리지 노드를 결정하는 중요한 요소이다.

포토레지스트의 두께는 드라이 에칭이 이루어지는 시간을 고려하여 결정되어야 하며, 드라이 에칭이 이루어지는 동안 포토레지스트의 폭이 넓은 부분과 폭이 좁은 부분의 두께가 점차적으로 더 낮아지고, 폭이 좁은 부분의 포토레지스트가 전량 소모되면 하부의 폴리실리콘이 에칭된다. 그리고, 드라이 에칭 시간은 폭이 좁은 부분의 포토레지스트가 전량 소모된 후 소정 시간 동안 지속되도록 설정되어야 한다.

본 발명에 따른 실시예는 스토리지 노드의 서로 대칭되는 두 측면과 이에 연결되는 상면에 오목한 면을 형성하는 것을 예시하였으나, 이에 국한되지 않고 각 측면에 대하여 오목한 면을 선택적으로 형성할 수 있음은 자명하다.

이상에서 상세히 설명한 바와 같이, 본 발명은 바람직한 실시예에 대해 상세히 기술되었지만, 본 발명이 속하는 기술 분야에 있어서 통상의 지식을 가진 사람이라면, 본 발명의 정신 및 범위를 벗어나지 않으면서 본 발명을 여러 가지로 변형 또는 변경하여 실시할 수 있음을 알 수 있을 것이다.

따라서, 본 발명에 의하면 한정된 공간에 형성되는 스토리지 노드의 표면 형상을 가변하여 표면적을 확대함으로써 유전막과 플레이트 전극의 적층으로 구성되는 캐패시터의 용량을 증가시킬 수 있다. 그러므로, 캐패시터의 한정된 공간에서의 용량이 증가되어서 메모리소자의 고집적화와 고용량화를 꾀할 수 있는 효과가 있다.

Claims (6)

1. 절연막에 형성된 스토리지 노드 콘택홀의 내부와 그에 연장된 상부에 형성되며, 상기 절연막 상부에 평면적으로 상기 스토리지 노드 콘택홀을 기준으로 비대칭되게 일측으로 치우치면서, 양측 표면 또는 상부 표면 중 적어도 하나 이상에 오목한 부분이 형성된 유사 장방형상의 스토리지 노드;

   상기 스토리지 노드 상부에 증착되는 유전막 및

   상기 유전막 상부의 플레이트 전극을 구비하여 형성됨을 특징으로 하는 적층형 캐패시터.
2. 제 1 항에 있어서,

   상기 스토리지 노드는 마주보는 양측 표면에 서로 대칭되게 오목한 부분이 형성됨을 특징으로 하는 적층형 캐패시터.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 스토리지 노드는 상부 표면에 오목한 부분이 형성됨을 특징으로 하는 적층형 캐패시터.
4. 절연막에 스토리지 노드 콘택홀을 형성하는 단계;

   상기 스토리지 노드 콘택홀 내부와 상기 절연막 상부에 폴리실리콘을 적층하는 단계;

   스토리지 노드를 형성할 상기 폴리실리콘 막질의 상부에 평면적으로 유사 장방형상이면서 최소한 하나 이상의 측면에 오목 부분을 갖도록 포토레지스트를 패턴화하는 단계;

   상기 폴리실리콘 막질을 드라이 에칭하여 스토리지 노드를 형성하는 단계;

   상기 포토레지스트를 스트립하는 단계 및

   상기 스토리지 노드의 상부에 유전막과 플레이트 전극을 순차적으로 적층하는 단계를 구비함을 특징으로 하는 적층형 캐패시터 형성 방법.
5. 제 4 항에 있어서,

   상기 포토레지스트를 패턴화하는 단계에서 상기 포토레지스트는 상기 스토리지 노드 콘택홀을 기준으로 일측으로 치우치도록 노광 및 현상됨을 특징으로 하는 적층형 캐패시터 형성 방법.
6. 제 4 항에 있어서,

   상기 포토레지스트를 패턴화하는 단계에서 상기 포토레지스트의 두께를 상기 폴리실리콘 막질이 드라이 에칭되는 시간 중에 상기 오목 부분의 포토레지스트가 소비되어 노출되는 폴리실리콘 막질이 소정 시간 식각될 정도로 형성함을 특징으로 하는 적층형 캐패시터 형성 방법.