KR19980057130A - 반도체 메모리장치의 커패시터 및 그 제조방법 - Google Patents

Abstract

1. 청구범위에 기재된 발명이 속한 분야

반도체 소자 제조.

2. 발명이 해결하려고 하는 기술적 과제

고집적 반도체 메모리장치에 요구되는 대용량의 커패시터를 제조하기 위함.

3. 발명의 해결방법의 요지

커패시터 하부전극을 트윈빌딩구조로 형성하여 커패시터 용량을 증대시킴.

4. 발명의 중요한 용도

반도체 메모리 소자의 제조에 이용됨.

Description

반도체 메모리장치의 커패시터 및 그 제조방법

본 발명은 반도체 메모리장치의 커패시터 및 그 제조방법에 관한 것으로, 특히 트윈빌딩(twin building)구조의 커패시터 및 이의 제조방법에 관한 것이다.

현재 16M 및 64M DRAM에 적용되고 있는 핀(Fin)구조 또는 실린더구조의 커패시터는 그 구조의 특성상 반도체기판과 접촉되는 면적을 증가시키지 않고는 커패시터의 용량을 증대시킬 수 없다. 따라서 셀면적이 매우 작은 256M DRAM이상의 메모리소자에는 적용이 불가능하다.

본 발명은 256M DRAM이상의 메모리소자에 적용이 가능한 대용량의 커패시터 및 이의 제조방법을 제공하는 것을 목적으로 한다.

상기 목적을 달성하기 위한 본 발명은 커패시터는 평판형의 제1하부전극과,

상기 제1하부전극상에 형성된 적어도 2개이상의 내부가 비어 있는 빌딩구조로 된 제2하부전극으로 이루어진 커패시터 하부전극을 포함하여 구성된다.

상기 목적을 달성하기 위한 본 발명의 커패시터 제조방법은 반도체기판상에 절연막과 식각저지막을 차례로 형성하는 단계와, 상기 식각저지막 상부에 제1도전층을 형성하는 단계, 상기 제1도전층상에 소정형상의 희생막패턴을 형성하는 단계, 상기 희생막패턴을 포함한 기판 전면에 제2도전층을 형성하는 단계, 상기 제2도전층 및 제1도전층을 소정패턴으로 패터닝하여 커패시터 하부전극을 형성하는 단계, 및 상기 희생막패턴을 습식식각에 의해 제거되는 단계를 포함하여 구성된다.

도 1은 본 발명에 의한 트윈빌딩구조의 커패시터 하부전극을 나타낸 사시도,

도 2A 내지 도 2G는 본 발명에 의한 트윈빌딩구조의 커패시터 제조방법을 도시한 공정순서도.

＊ 도면의 주요 부분에 대한 부호의 설명

1 : 절연막, 2 : 식각저지막(PE-TEOS), 3 : 제1도전층, 4 : 희생막(O3-PSG), 5,7 : 포토레지스트패턴, 6 : 제2도전층, 8 : 유전막, 9 : 제3도전층

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.

도 1에 본 발명에 의한 DRAM셀의 커패시터 하부전극을 사시도로 나타내었다.

도시된 바와 같이 본 발명에 의한 커패시터 하부전극은 평판형의 제1하부전극(3)과 그 상부에 형성된 내부가 비어 있는 트윈빌딩 구조의 제2하부전극(6)으로 구성됨으로써 하부전극의 표면적이 극대화되므로 커패시터 용량을 증대시킬 수 있다.

상기와 같은 구조의 하부전극 전표면상에 커패시터 유전막을 형성하고, 상기 비어 있는 트윈빌딩 구조의 제2하부전극의 내부를 포함한 전면에 커패시터 상부전극을 형성하여 커패시터를 형성하게 된다.

도 2A 내지 도 2G를 참조하여 본 발명에 의한 커패시터 제조방법을 설명하면 다음과 같다.

먼저, 도 2A와 같이 반도체기판상에 절연막(1)과 식각저지막(2)을 차례로 형성한 후, 식각저지막(2) 및 절연막(1)을 사진식각공정을 통해 선택적으로 식각하여 기판 소정부분(트랜지스터의 소오스 또는 드레인영역)을 노출시키는 콘택홀을 형성한다. 상기 식각저지막(2)은 PE-TEOS로 형성하는 것이 바람직하다.

다음에 도 2B와 같이 상기 콘택홀을 포함한 식각저지막(2) 상부에 제1도전층(3)으로서, 예컨대 폴리실리콘을 형성한다.

이어서 도 2C와 같이 상기 제1폴리실리콘층(3)상에 희생막(4)으로서, 예컨대 O3-PSG를 증착한다.

다음에 도 2D와 같이 상기 희생막(4)상에 트윈빌딩구조의 하부전극 형성을 위한 포토레지스트패턴(5)을 형성한 후, 이 포토레지스트패턴(5)을 마스크로 이용하여 상기 희생막을 식각하여 희생막패턴(4')을 형성한다.

이어서 도 2E와 같이 상기 포토레지스트패턴을 제거한 후, 상기 희생막패턴(4')을 포함한 기판 전면에 제2도전층(6)으로서, 예컨대 폴리실리콘을 증착한다.

다음에 도 2F와 같이 커패시터 하부전극 형성을 위한 포토레지스트패턴(7)을 상기 제2폴리실리콘층(6)상에 형성한 후, 이를 마스크로 이용하여 제2폴리실리콘층(6)을 식각함으로써 제1폴리실리콘층(3)과 제2폴리실리콘층(6)으로 이루어진 커패시터 하부전극을 형성한다.

이어서 도 2G와 같이 상기 희생막패턴을 HF를 이용한 습식식각에 의해 제거한 후, 상기 커패시터 하부전극 전표면에 유전막으로서, 예컨대 ONO를 증착하고, 상기 커패시터 하부전극의 내부를 포함한 전 표면상에 제3도전층을 형성하고 이를 소정패턴으로 패터닝하여 커패시터 상부전극을 형성함으로써 트윈빌딩구조의 커패시터를 완성한다.

상기 PE TEOS 식각저지막(2)은 상기 O3-PSG 희생막패턴 제거를 위한 습식식각시 절연막(1)이 식각되는 것을 방지하기 위한 것으로, PE TEOS와 O3-PSG의 식각 선택비는 O3-PSG:PE TEOS = 20:1이 바람직하다.

상기 희생막의 두께는 필요로 하는 커패시터 용량에 따라 조절하는바, 대용량을 필요로 할 경우에는 두껍게 형성한다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

본 발명에 의하면, 256M DRAM이상의 메모리소자에서 요구되는 대용량의 커패시터를 CD(critical dimension) 증가없이 단순한 공정에 의해 제조할 수 있다.

Claims (6)

1. 평판형의 제1하부전극과,

   상기 제1하부전극상에 형성된 적어도 2개이상의 내부가 비어 있는 빌딩구조로 된 제2하부전극으로 이루어진 커패시터 하부전극을 포함하는 반도체 메모리장치의 커패시터.
2. 제1항에 있어서,

   상기 하부전극 전표면상에 형성된 커패시터 유전막과,

   상기 비어 있는 제2하부전극의 내부를 포함한 전면에 형성된 커패시터 상부 전극을 더 포함하는 것을 특징으로 하는 반도체 메모리장치의 커패시터.
3. 반도체기판상에 절연막과 식각저지막을 차례로 형성하는 단계와,

   상기 식각저지막 상부에 제1도전층을 형성하는 단계,

   상기 제1도전층상에 소정형상의 희생막패턴을 형성하는 단계,

   상기 희생막패턴을 포함한 기판 전면에 제2도전층을 형성하는 단게,

   상기 제2도전층 및 제1도전층을 소정패턴으로 패터닝하여 커패시터 하부전극을 형성하는 단계, 및

   상기 희생막패턴을 습식식각에 의해 제거하는 단계를 포함하는 반도체 메모리장치의 커패시터 제조방법.
4. 제3항에 있어서,

   상기 식각저지막은 PE-TEOS로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
5. 제3항에 있어서,

   상기 희생막은 O3-PSG로 형성하는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.
6. 제3항에 있어서,

   상기 커패시터 하부전극 전표면에 유전막을 형성하고, 상기 커패시터 하부전극의 내부를 포함한 전 표면상에 커패시터 상부전극을 형성하는 단계가 더 포함되는 것을 특징으로 하는 반도체 메모리장치의 커패시터 제조방법.