KR0175005B1 - 자기정렬을 이용한 캐패시터의 제조방법 - Google Patents

Abstract

자기정렬을 이용하여 형성된 스토리지전극을 갖는 캐패시터 및 그의 제조방법을 개시하는 것으로, 본 발명의 캐패시터는 제1전극과 상기 제1전극 상부에 위치하는 제2전극이 일체로 된 스토리지전극을 가지며, 상기 스토리지전극에서 상기 제1전극의 중심과 횡일방향의 제2전극의 내벽 또는 외벽 사이의 거리와 상기 제1전극의 중심과 횡타방향의 상기 제2전극의 내벽 또는 외벽사이의 거리가 같다. 이러한 캐패시터를 형성하기 위해 매몰콘택 및 스토리지전극 형성시 사진식각공정을 채용하지 않으므로 사진식각공정에 따른 불량율의 발생을 억제할 수 있으며, 시간식각을 사용하지 않으므로 원하는 캐패시턴스를 가진 캐패시터를 얻을 수 있다.

Description

자기정렬을 이용한 캐패시터의 제조방법

제1a도 내지 제1e도는 종래기술에 따른 캐패시터의 제조방법을 나타내는 공정순서도를 나타낸다.

제2도는 제1d도의 평면도를 나타낸다.

제3a도 내지 제3f도는 본 발명에 따른 캐패시터의 제조방법을 나타내는 공정순서도를 나타낸다.

제4도는 제3f도의 평면도를 나타낸다.

본 발명은 반도체장치의 캐패시터의 제조방법에 관한 것으로, 특히 자기정렬을 이용하여 형성된 스토리지전극을 갖는 캐패시터의 제조방법에 관한 것이다.

반도체장치가 고집적화될 수록 단위셀이 차지하는 면적이 적어지고 있다. 특히 하나의 트렌지스터와 하나의 캐패시터로 구성되는 디램의 경우에 있어서, 캐패시턴스의 증가가 메모리셀의 독출능력을 향상시키기 위한 주요 요인이 되고 있다. 좁은 면적에서도 충분한 셀 캐패시턴스를 확보하기 위해 스토리지 전극을 이중스택구조, 핀 구조, 원통형전극구조, 스프레드스택구조 및 박스구조가 고안되었다. 원통형구조는 원통의 외면 뿐만 아니라 그의 내면까지도 유효캐패시터영역으로 이용할 수 있어 64mb급 및 그 이상의 고집적 메로리셀에 적합한 구조로 사용되고 있다.

제1a도 내지 제1e도 및 제2도는 종래의 원통형전극구조를 나타내는 것으로, 대한민국 특허 제82507호(공고번호 94-009611호)에 상세히 나타나 있다.

제1a도 내지 제1e도는 제2도의 선 a-a에 따른 단면도로서 캐패시터를 형성하는 제조공정을 나타낸다.

제1a도는 소오스(4) 및 드레인(6)이 형성된 반도체 기판, 비트라인(20) 및 게이트전극(8) 상면을 절연층(9)으로 도포한 뒤 평탄화층(10), 식각저지층(12) 및 스페이서층(14)을 순차적으로 형성한 것을 나타낸다.

제1b도는 소오스영역과 접촉하는 개구부의 형성 및 스토리지 패턴의 형성을 나타낸다. 구체적으로, 개구부는 소오스영역을 노출시키도록 소정의 마스크(도시되지 않음)를 이용하여 스페이서층(14), 식각저지층, 평탄화층(10) 및 절연층(9)을 식각한다. 개구부를 충진하도록 도전층(16)을 도포한 다음 상기 도전층 위에 감광막을 형성한다. 스토리지전극패턴을 형성하기 위해 소정의 마스크(도시되지 않음)를 이용하여 감광막의 일부를 현상하여 감광막패턴(30)을 형성한다. 감광막패턴을 마스크로 이용하여 상기 도전층(16)을 시간식각(time etch:단위시간당 도전층의 식각양을 계산한 뒤 식각양에 따른 식각시간을 계산하여 식각공정을 하는 것)으로 소정 두께를 식각하여 스토리지패턴(17)을 형성한다.

제1c도는 식각마스크를 형성하는 것을 나타낸다. 구체적으로, 감광막패턴을 제거하고 스토리지패턴(17) 전면에 도전층과 식각율이 다른 절연층을 도포한다. 후에 절연층을 이방성식각하여 식각마스크(40)를 형성한다.

제1d도는 스토리지전극을 완성하는 것을 나타낸다. 식각마스크(40)를 마스크로 하여 스페이서층의 일부를 노출시킬때까지 스토리지 패턴을 식각한다.

제1e도는 캐패시터를 완성하는 것을 나타낸다. 구체적으로, 상기 식각마스크와 스페이서층을 동시에 제거하고 완성된 스토리지 전극상에 유전층(60)과 도전층(70)을 순차적으로 증착하여 캐패시터(cl, c2)를 완성한다.

제2도는 제1d도의 상태를 평면에서 본 것으로, 개구부의 측벽(47)으로부터 스토리지전극의 외벽(43)까지의 거리는 A와 B로 나타난다.

그런데, 상술한 종래의 방법에서, 개구부를 형성할 때 소정의 마스크를 사용하여 포토리소그래피공정을 행하므로, 이때 마스크의 배치가 조금이라도 어긋나게 되면 소오스와의 콘택이 제대로 이루어지지 않게 되며 게이트전극과는 단락된다. 또한 스토리지전극을 형성할 시에도 사진식각공정을 이용하므로 사진식각공상의 불량률이 증가할 수 있으며 접촉구와 스토리지전극을 정확하게 연결해야 하므로 공정여유도가 부족하게 된다 사진식각공정 중에 마스크의 배치가 어긋나면 제2도에서의 거리 A와 B가 다르게 된다.

한편, 제1b도 및 제1d도에서는 도전층을 시간식각하며 스토리전극의 바닥부분에 잔존하는 도전층의 두께에 따라 캐패시턴스가 영향을 받게 된다. 그런데, 도전층의 식각율이 시간에 따라 변하는 경우는 스토리지전극의 바닥부분에 남는 도전층의 두께의 제어가 곤란하게 되거나, 가능하다해도 제어에 필요한 시간과 장비가 요구되어 의도하고자 하는 캐패시턴스를 얻는 것이 어렵게 된다.

따라서, 본 발명의 목적은 전술한 문제점을 해결하는 캐패시터의 제조 방법을 제공함에 있다.

본 발명의 목적을 달성하기 위한 반도체장치의 캐패시터의 제조 방법은, 반도체 기판 전면에 제1절연층을 형성하는 단계, 제1절연층의 상부에 제1도전층과 제2절연층을 순차적으로 증착하는 단계, 콘택을 형성하고자 하는 영역의 제1도전층과 제2절연층을 사진식각공정을 이용하여 식각하는 단계, 결과물이 형성된 반도체 기판의 상부에 제2도전층을 형성하는 단계, 제2도전층의 측벽에 스페이서를 형성하는 단계, 및 제2도전층 및 제2도전층 아래에 형성된 물질층들을 식각하여 반도체 기판의 소스영역이 노출되는 개구부를 형성하되, 개구부는 스페이서를 이용한 자기정렬방법에 의해 형성되는 것을 특징으로 하는 단계, 개구부를 충진하도록 결과물 전면에 제3도전층을 증착하는 단계, 결과물을 이방성식각하여 상기 제1절연층 상면 일부분을 노출시키는 단계, 결과물전면에 유전층을 증착하는 단계 및 상기 유전층 상에 제4도전층을 형성하는 단계를 구비한다.

이하, 첨부된 제3a-3f도 및 제4도를 참고로 본 발명을 상세히 설명한다.

제3a도 내지 제3f도는 자기정렬을 이용한 캐패시터의 제조방법을 타나내는 공정순서도이다.

제3a도는 감광막패턴공정을 도시한다. 구체적으로, 반도체기판(1)에 활성영역과 비활성영역을 한정하는 소자분리산화막(2) 사이에 소오스, 드레인영역, 비트라인 및 게이트전극(8)이 형성되는 것은 종래의 방법을 사용한다. 다음, 제1절연층인 스페이서층(14), 제1도전층(88), 제2절연층(90)을 순차적으로 도포한다. 상기 스페이서층으로 6000ÅBPSG층을, 제1도전층으로 500Å의 다결정실리콘층을, 제2절연층으로 4000Å의 고온산화막을 사용하였다. 상기 제2절연층 상에 감광물질을 도포하고 패터닝하여 감광막패턴(92)을 형성한다.

제3b도는 자기정렬을 위한 스페이서 형성공정을 도시한다. 구체적으로, 상기 감광막패턴(92)을 마스크로 이용하여 상기 제1도전층 및 제2절연층을 식각한다. 결과물 상에 제2도전층(94)과 제3절연층을 적층한다. 상기 제2도전층은 2000Å의 도핑된 다결정실리콘을 제3절연층으로, 4000Å의 고온산화 막을 사용한다. 이어서 전면 이방성식각공정을 실시하여 제2도전층의 요부분의 측벽에 스페이서(96)를 형성한다.

제3c도는 매몰콘택을 형성하는 공정을 도시한다. 구체적으로, 상기 스페이서(96)을 마스크로 이용하여 상기 제1절연층과 그 하부의 층들(9, 10, 12) 및 제2도전층을 건식식각하여 소오스영역이 형성된 반도체기판을 노출시켜 매몰콘택을 형성한다. 그런데 본 발명의 실시예에서는 매몰콘택을 형성하기 위해서 사진식각공정을 사용하지 않고 스페이서의 자기정렬을 이용한다. 다음 스페이서와 제2절연층(90)를 제거한다.

제3d도는 제3도전층을 도포하는 공정을 도시한다 결과물 상에 제3도전층(98)으로 1000-2000Å의 도정된 다결정실리콘층을 적층한다. 이때 적층되는 제2도전층의 두께는 상기 매몰콘택이 충진되도록 상기 매몰콘택의 크기를 고려한다.

제3e도는 스토리지전극을 형성하는 공정을 도시한다. 전면이방성식각을 이용하여 제1도전층(88)과 제3도전층(98)을 식각하여 제1절연층의 소정부분이 노출되도록 하여 스토리지전극(100)을 완성한다.

제3f도는 캐패시터를 형성하는 공정을 도시한다 스토리지전극 상에 유전층(110)을 형성하고, 그 위에 도핑된 다결정실리콘으로 된 제4도전층(120)을 적층하여 플레이트전극을 형성한다.

제4도는 스토리지전극의 평면도를 나타낸다. 선 a'-a'에 다른 단면도가 제3e도의 스토리지전극으로, 본 실시예에서는 스토리지전극의 평면도를 사각형으로 나타냈으나 반드시 이에 한정되는 것은 아니며 원형이 될 수도 있다 스토리지전극(100)은 매몰콘택을 충진한 하부부분(90)과 제1절연층 상에 형성된 상부부분(95)이 일체로 되어 있다 매몰콘택의 외면은 참조번호 97로 나타나고 스토리지전극의 외벽은 참조번호 93으로 표시한다. 매몰콘택의 외면으로부터 사방좌우의 스토리지전극의 외면까지의 거리는 A'는 모두 같다. 이는 스토리전극 및 매몰콘택형성시 사진식각공정을 사용하지 않고 스페이서(96)의 자기정렬을 이용하여 매몰콘택을 형성하므로 사진식각시의 마스크패턴의 어긋남이 발생하지 않기 때문이다.

이상에서, 종래에는 스토리지전극을 형성하기 위해서는 매몰콘택을 위한 사진식각공정과 그 후 스토리지전극패턴을 위해 재차 사진식각공정을 실시하는 반면, 본 발명에서는 스페이서의 자기정렬을 이용하며 매몰콘택을 형성하고 그 매몰콘택을 이용하여 스토리지전극을 형성한다. 즉, 매몰콘택 및 스토리지 전극형성시 사진식각공정을 모두 사용하지 않고 한번의 사진식각공정만을 사용한다. 따라서 사진식각공정에 따른 불량율의 발생을 줄일 수 있다. 또한 스토리지전극이 될 다결정실리콘층을 시간식각하지 않으므로 이에 따른 문제점이 원천적으로 발생하지 않게 되어 의도하고자 하는 캐패시턴스를 가진 캐패시터 및 그의 제조가 가능하다.

본 발명을 특별한 예를 들어 설명하였으나 본 발명은 이에 한정되지 않으며 본 발명의 본질적 범위내에서 각종 변형이 가능함은 당해 분야의 통상의 지식을 가진 자에게 자명하다.

Claims (6)

1. 반도체 장치의 캐패시터 제조방법에 있어서, 반도체 기판 전면에 제1절연층을 형성하는 단계, 상기 제1절연층의 상부에 제1도전층과 제2절연층을 순차적으로 증착하는 단계, 콘택을 형성하고자 하는 영역의 상기 제1도전층과 상기 제2절연층을 사진식각공정을 이용하여 식각하는 단계, 결과물이 형성된 상기 반도체 기판의 상부에 제2도전층을 형성하는 단계, 상기 제2도전층의 측벽에 스페이서를 형성하는 단계, 및 상기 제2도전층 및 상기 제2도전층 아래에 형성된 물질층들을 식각하여 반도체 기판의 소스영역이 노출되는 개구부를 형성하되, 상기 개구부는 상기 스페이서를 이용한 자기정렬방법에 의해 형성되는 것을 특징으로 하는 단계를 구비하는 반도체장치의 캐패시터 제조방법.
2. 제1항에 있어서, 상기 개구부를 충진하도록 결과물 전면에 제3도전층을 증착되는 단계를 더 구비함을 특징으로 하는 반도체장치의 캐패시터 제조방법.
3. 제2항에 있어서, 상기 제3도전층상에 유전층을 형성하는 단계, 및 상기 유전층 상에 다른 도전층을 형성하는 단계를 더 구비함을 특징으로 하는 반도체장치의 캐패시터 제조방법.
4. 활성영역과 비활성영역으로 구분된 기판 위에 게이트절연막 및 게이트전극을 형성하는 단계, 상기 반도체기판 전면에 제1절연층, 제1도전층, 제2절연층 및 감광막을 적층하는 단계, 상기 감광막을 패터닝하는 단계, 상기 감광막패턴을 마스크로 이용하여 상기 제2절연층 및 상기 제1도전층을 건식식각하는 단계, 결과물상에 제2도전층 및 제3절연층을 순차적으로 형성하는 단계, 상기 제3절연층을 이방성식각하여 상기 제2도전층 측벽에 스페이서를 형성하는 단계, 상기 제2도전층 및 상기 제2도전층 아래에 형성된 물질층들을 식각하여 반도체 기판의 소스영역이 노출되는 개구부를 형성하되, 상기 개구부는 상기 스페이서를 이용한 자기정렬방법에 의해 형성되는 것을 특징으로 하는 단계, 결과물 상에 제3도전층을 형성하는 단계, 상기 제3도전층을 이방성식각하는 단계, 및 결과물상에 유전막 및 플레이트전극을 형성하는 단계를 구비함을 특징으로 하는 반도체장치의 캐패시터 제조방법.
5. 제4항에 있어서, 제1도 내지 제3절연층은 산화막임을 특징으로 하는 반도체장치의 캐패시터 제조방법.
6. 제4항에 있어서, 상기 제1도 내지 제3도전층은 도핑된 다결정실리콘임을 특징으로 하는 반도체장치의 캐패시터 제조방법.