KR970000226B1 - 반도체 소자의 캐패시터 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1a 내지 1g도는 본 발명에 따라 표면적이 증대된 캐슬 구조를 갖는 캐패시터 제조공정을 나타내는 단면도.
제2a 내지 2g도는 본 발명의 실시예를 나타내는 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1질화막 2 : 제1산화막
3 : 제1전도체 4 : 제2산화막
5 : 제2전도체 6 : 제3산화막
7 : 제3전도체 7a : 제3전도체 스페이서
8 : 제1콘택홀 9 : 제2콘택홀
10,13 : 제4산화막 11,15 : 제4전도체
11a,15a : 제4전도체 스페이서 12 : 유전체막
14 : 제2질화막 16 : 제3콘택홀
17 : 제5산화막 18 : 제5전도체
18a : 제5전도체 스페이서 20 : 기판
α : 전하저장전극 β : 플레이트전극
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 것으로, 특히 DRAM 셀의 트랜지스터와 접속되는 전하저장전극을 캐슬(Castel) 형태로 구성하고, 이 캐슬 형태의 전하저장전극 상부에 유전체막을 형성한 다음, 전체적으로 플레이트전극용 전도체를 증착하여 비교적 낮은 단차에서도 높은 축전용량을 얻을 수 있도록 한 반도체 소자의 캐패시터 제조방법에 관한 것이다.
일반적으로, 반도체 소자는 1Mb DRAM에서부터 64Mb DRAM으로 발전하기까지 각 세대별로 집적도가 4배씩 증가한 반면, 전체 셀(cell)의 면적은 1.4배 증가로 제한되어 상대적으로 셀 면적은 1/3축소가 불가피하였고, 이런 경향이 256Mb DRAM 뿐만 아니라 1Gb DRAM에서도 유지될 것으로 예상된다. 또한, 감지회로의 감지 마진(sensing margin)을 확보하고, 대용량 DRAM을 실현하기 위해서는 작은 셀 면적내에 충분한 축전용량을 확보해야 한다. 이런 이유로 DRAM 셀구조를 3차원으로 하는 다양한 시도가 있어 왔고, 크게 적층형(stack)과 홈형(trench)구조로 분류가 된다. 이중 홈형(trench) 구조는 DRAM 셀간의 펀치-스루(punch-through)와 누설전류가 문제가 되며, 홈(trench) 세정과 폴리-필링(poly-filling) 등의 공정이 매우 어려운 단점이 있다. 적층형 구조는 홈형에 비해 비교적 공정이 단순하며 기판(substrate) 위에 새로운 층을 쌓는 것이기 때문에 기판의 결함으로 인해 생기는 문제를 근본적으로 제거할 수 있고 소프트 에러(soft error)에 강한 반면, 좁은 면적에 여러층을 쌓아 축전용량을 늘리기 때문에 충분한 축전용량을 얻기 위해서는 고단차를 피할 수 없게 된다. 그러므로 적층형 구조로 DRAM 셀을 제조하는 경우 낮은 단차에서 높은 축전용량을 얻을 수 있어야 하며, 단순한 공정으로 만들 수 있어 대량생산에 적합하여야 한다.
따라서, 본 발명은 DRAM 셀의 트랜지스터와 접속되는 전하저장전극을 캐슬 형태로 구성하고, 이 캐슬 형태의 전하저장전극 상부에 유전체막을 형성한 다음, 전체적으로 플레이트전극용 전도체를 증착하여 비교적 낮은 단차에서도 높은 축전용량을 얻을 수 있는 반도체 소자의 캐패시터 제조방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 소자의 캐패시터 제조방법에 있어서, 기판(20)상에 필드산화막, 트랜지스터 및 비트라인을 형성한 후 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1 및 2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2) 상부에 제1전도체(3)을 증착한 다음 그 상부에 제2산화막 및 제2전도체(4 및 5)를 순차적으로 증착하고, 상기 제2전도체(5) 상부에 제3산화막(6)을 두껍게 증착하는 단계와, 상기 단계로부터 상기 제3산화막(6) 및 제2전도체(5)를 소정 폭으로 상기 제2산화막(4)이 노출될 때까지 식각하여 제2콘택홀(9)를 형성한 후 제3전도체(7)를 일정한 두께로 증착하는 단계와, 상기 단계로부터 상기 제3전도체(7)를 이방성 식각법으로 식각하여 상기 제3산화막(6) 및 제2산화막(4) 상부의 제3전도체(7)를 제거하고 상기 제2콘택홀(9)의 양측벽에 제3전도체 스페이서(7a)를 형성하는 단계와, 상기 단계로부터 제4산화막(10)을 증착하고 평탄화하는 단계와, 상기 단계로부터 캐패시터 내부 영역(X)을 마스크 공정으로 설정한 후 노출되는 제4산화막(10), 제3산화막(6), 제2전도체(5), 제2산화막(4) 및 제1전도체(3)를 순차적으로 식각한 다음 마스크를 제거하고, 전체 구조 상부에 제4전도체(11)를 증착하는 단계와, 상기 단계로부터 상기 제 4산화막(10) 및 제 1산화막(2) 상부의 제 4전도체(11)를 이방성 식각공정에 의해 제거하여 제4전도체 스페이서(11a)를 형성하여 캐슬 형태의 전하저장전극(α)을 형성하는 단계와, 상기 단계로부터 상기 제4산화막, 제3산화막, 제2산화막 및 제1산화막(10,6,4 및 2)을 모두 습식식각으로 제거하고, 상기 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 일정한 두께로 증착한 다음, 플레이트 전극용 전도체(β)를 증착하여 캐패시터를 완성하는 단계로 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제1a 내지 1g도는 본 발명에 따른 반도체 소자의 캐패시터 제조단계를 나타내는 단면도로서, 제1a도는 일반적인 DRAM 공정에 의하여 기판(20)상에 필드 산화막, 트랜지스터 및 비트라인을 형성한 후, 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1 및 2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2) 상부에 제1전도체(3)를 증착한 다음, 그 상부에 제2산화막 및 제2전도체(4 및 5)를 순차적으로 증착하고, 상기 제2전도체(5) 상부에 제3산화막(6)을 두껍게 증착한 상태의 단면도이다. 여기서 상기 제1질화막(1)은 차후의 산화막 식각 공정시 하부 방향으로의 식각을 저지하는 식각 배리어층의 역할을 한다.
제1b도는 상기 제1a도 구조하에서 상기 제3산화막(6) 및 제2전도체(5)를 소정 폭으로 상기 제2산화막(4)이 노출될 때까지 식각하여 제2콘택홀(9)을 형성한 후 제3전도체(7)을 일정한 두께로 증착한 상태의 단면도이다.
제1c도는 상기 제1b도 구조하에서 상기 제3전도체(7)를 이방성 식각방법으로 식각하여 상기 제3산화막(6) 및 제2산화막(4) 상부의 제3전도체(7)를 제거하고 상기 제2콘택홀(9)의 양측벽에 제3전도체 스페이서(7a)를 형성한 상태의 단면도이다.
제1d도는 상기 공정후 제4산화막(10)을 증착하고 평탄화한 상태의 단면도이다.
제1e도는 상기 공정후 캐패시터 내부 영역(X)을 마스크 공정으로 설정한 후 노출되는 제4산화막(10), 제3산화막(6), 제2전도체(5), 제2산화막(4) 및 제1전도체(3)를 순차적으로 하부의 제1산화막(2)의 일부분이 노출되도록 식각한 다음 마스크를 제거하고, 전체 구조 상부에 제4전도체(11)를 증착한 상태의 단면도이다.
제1f도는 상기 공정후 상기 제4산화막(10) 및 제1산화막(2) 상부의 제4전도체(11)를 이방성 식각공정에 의해 제거하여 제4전도체 스페이서(11a)를 형성하여 캐슬 형태의 전하저장전극(α)이 형성된 상태의 단면도이다.
제1g도는 상기 공정후 상기 제4산화막, 제3산화막, 제2산화막 및 제1산화막(10,6,4 및 2)을 모두 습식식각으로 제거하고, 상기 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 일정한 두께로 증착한 다음, 플레이트전극용 전도체(β)를 증착하여 캐패시터가 완성된 상태의 단면도이다.
상기 습식식각으로 산화막(10,6,4 및 2) 제거시 제1질화막(1)이 식각 배리어층으로 사용된다.
제2a 내지 2g도는 본 발명의 실시예를 나타내는 단면도로서, 제2a도는 일반적인 DRAM 공정에 의하여 기판(20)상에 필드 산화막, 트랜지스터 및 비트라인을 형성한 후 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1 및 2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2) 상부에 제1전도체(3)를 증착한 다음, 그 상부에 제2산화막, 제2전도체, 제3산화막, 제3전도체(4,5,6,7)를 순차적으로 증착하고, 제4산화막(13)을 두껍게 증착한 후, 상기 제4산화막(13) 상부에 제2질화막(14)을 얇게 증착한 상태의 단면도이다.
제2b도는 제2a도 구조하에서 마스크 공정에 의해 상기 제2질화막, 제4산화막 및 제3전도체(14,13 및 7)을 소정 폭으로 상기 제3산화막(6)이 노출될 때까지 식각하여 제2콘택홀(9)을 형성한 후 제4전도체(15)를 일정한 두께로 증착한 상태의 단면도이다.
제2c도는 제2b도 구조하에서 상기 제4전도체(15)를 이방성 식각방법으로 식각하여 상기 제2질화막(14) 및 제3산화막(6) 상부의 제4전도체(15)를 제거하여 상기 제2콘택홀(9)의 양측면에 제4전도체 스페이서(15a)를 형성한 상태의 단면도이다.
제2d도는 상기 제2콘택홀(9) 양측벽의 제4전도체 스페이서(15a) 사이의 폭으로 상기 제3산화막 및 제2전도체(6 및 5)를 수직방향으로 상기 제2산화막(4)이 노출될 때까지 식각하여 제3콘택홀(16)을 형성한 상태의 단면도이다.이때 제2질화막(14)은 제3산화막(6)을 식각할 때에 제4산화막(13)이 식각되는 것을 저지하는 식각 배리어층의 역할을 한다. 또한 상기 제4전도체 스페이서(15a)의 높이는 상기 제2전도체(5)의 식각 때문에 낮아진다.
제2e도는 제2d도 상태에서 상기 제3콘택홀(16)에 제5산화막(17)을 채우고 평탄화 공정을 실시한 후, 마스크 공정에 의해 캐패시터 내부 영역(X)을 설정하고 노출되는 제2질화막, 제4산화막, 제3전도체, 제3산화막, 제2전도체, 제2산화막 및 제1전도체(14,13,7,6,5,4 및 3)를 순차적으로 하부의 제1산화막(2)의 일부분이 노출되도록 식각한 다음 마스크를 제거하고, 전체적으로 제5전도체(18)를 증착한 상태의 단면도이다.
제2f도는 상기 공정후 제5전도체(18)를 이방성 식각공정에 의해 식각하여 제5전도체 스페이서(18a)를 형성하여 변형된 캐슬 형태의 전하저장전극(α)이 형성된 상태의 단면도이다.
제2g도는 상기 공정후 잔류하는 제2질화막(14)과 산화막(2,4,6,13 및 17)을 전부 습식식각으로 제거하고, 변형된 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 형성하고 플레이트전극용 전도체(β)를 증착하여 캐패시터가 완성된 상태의 단면도이다. 여기서, 상기 제1질화막(1)은 산화막 식각시 식각 배리어층으로 사용된다.
상술한 바와같이 본 발명에 의하면 전하저장전극을 캐슬 형태로 구성하므로써 비교적 낮은 단차에서도 높은 축전용량을 얻을 수 있는 탁월한 효과가 있다.
Claims (2)
- 반도체 소자의 캐패시터 제조방법에 있어서, 기판(20)상에 필드 산화막, 트랜지스터 및 비트라인을 형성한 후 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1 및 2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2) 상부에 제1전도체(3)를 증착한 다음 그 상부에 제2산화막 및 제2전도체(4 및 5)를 순차적으로 증착하고, 상기 제2전도체(5) 상부에 제3산화막(6)을 두껍게 증착하는 단계와, 상기 단계로부터 상기 제3산화막(6) 및 제2전도체(5)를 소정 폭으로 상기 제2산화막(4)이 노출될 때까지 식각하여 제2콘택홀(9)을 형성한 후 제3전도체(7)를 일정한 두께로 증착하는 단계와, 상기 단계로부터 상기 제3전도체(7)를 이방성 식각방법으로 식각하여 상기 제3산화막(6) 및 제2산화막(4) 상부의 제3전도체(7)를 제거하고 상기 제2콘택홀(9)의 양측벽에 제3전도체 스페이스(7a)를 형성하는 단계와, 상기 단계로부터 제4산화막(10)을 증착하고 평탄화하는 단계와, 상기 단계로부터 캐패시터 내부 영역(X)을 마스크 공정으로 설정한 후 노출되는 제4산화막(10), 제3산화막(6), 제2전도체(5), 제2산화막(4) 및 제1전도체(3)를 순차적으로 식각한 다음 마스크를 제거하고, 전체 구조 상부에 제4전도체(11)를 증착하는 단계와, 상기 단계로부터 상기 제4산화막(10) 및 제1산화막(2) 상부의 제4전도체(11)를 이방성 식각공정에 의해 제거하여 제4전도체 스페이서(11a)를 형성하여 캐슬 형태의 전하저장전극(α)을 형성하는 단계와, 상기 단계로부터 상기 제4산화막, 제3산화막, 제2산화막 및 제1산화막(10,6,4 및 2)을 모두 습식식각으로 제거하고, 상기 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 일정한 두께로 증착한 다음, 플레이트전극용 전도체(β)를 증착하여 캐패시터를 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 반도체 소자의 캐패시터 제조방법에 있어서, 기판(20)상에 필드 산화막, 트랜지스터 및 비트라인을 형성한 후 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1 및 2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2) 상부에 제1전도체(3)를 증착한 다음, 그 상부에 제2산화막, 제2전도체, 제3산화막, 제3전도체(4,5,6,7)를 순차적으로 증착한 후, 제4산화막(13)을 두껍게 증착하고, 상기 제4산화막(13) 상부에 제2질화막(14)을 얇게 증착하는 단계와, 상기 단계로부터 마스크 공정에 의해 상기 제2질화막, 제4산화막 및 제3전도체(14,13 및 7)을 소정 폭으로 상기 제3산화막(6)이 노출될 때까지 식각하여 제2콘택홀(9)을 형성한 후 제4전도체(15)를 일정한 두께로 증착하는 단계와, 상기 단계로부터 상기 제4전도체(15)를 이방성 식각방법으로 식각하여 상기 제2질화막(14) 및 제3산화막(6) 상부의 제4전도체(15)를 제거하여 상기 제2콘택홀(9)의 양측벽에 제4전도체 스페이서(15a)를 형성하는 단계와, 상기 단계로부터 상기 제2콘택홀(9) 양측벽의 제4전도체 스페이서(15a) 사이의 폭으로 상기 제3산화막 및 제2전도체(6 및 5)를 수직방향으로 상기 제2산화막(4)이 노출될 때까지 식각하여 제3콘택홀(16)을 형성하는 단계와, 상기 단계로부터 상기 제3콘택홀(16)에 제5산화막(17)을 채우고 평탄화 공정을 실시한 후, 마스크 공정에 의해 캐패시터 내부 영역(X)을 설정하고 노출되는 제2질화막, 제4산화막, 제3전도체, 제3산화막, 제2전도체, 제2산화막 및 제1전도체(14,13,7,6,5,4 및 3)를 순차적으로 식각한 다음 마스크를 제거하고, 전체적으로 제5전도체(18)를 증착하는 단계와, 상기 단계로부터 상기 제5전도체(18)를 이방성 식각공정에 의해 식각하여 제5전도체 스페이서(18a)를 형성하여 변형된 캐슬 형태의 전하저장전극(α)을 형성하는 단계와, 상기 단계로부터 잔류하는 제2질화막(14)과 산화막(2,4,6,13 및 17)을 전부 습식식각으로 제거하고, 변형된 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 형성하고 플레이트전극용 전도체(β)를 증착하여 캐패시터가 완성되는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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