KR950007112A - 반도체 소자의 캐패시터 제조방법 - Google Patents
반도체 소자의 캐패시터 제조방법 Download PDFInfo
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Abstract
본 발명은 반도체 소자의 캐패시터 제조방법에 관한 기술로, DRAM셀의 트랜지스터와 접속되는 전화저장전극을 캐술 형태로 구성하고, 이 캐슬 형태의 전하저장전극 상부에 유전체막을 형성한 다음 전체적으로 플레이트 전극용 전도체를 증착하여 비교적 낮은 단차에서도 높은 축전 용량을 얻을 수 있도록 한 표면적이 증대된 캐슬 구조를 갖는 반도체 소자의 캐패시터 제조방법에 관해 기술된다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제1A 내지 1G도는 본 발명에 따라 표면적이 증대된 캐슬 구조를 갖는 캐패시터 제조공정을 나타내는 단면도.
제2A 내지 2G도는 본 발명의 실시예를 나타내는 단면도.
Claims (2)
- 반도체 소자의 캐패시터 제조방법에 있어서, 기판(20)상에 필드 산화막, 트랜지스터 및 비트라인을 형성한 후 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1 및 2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2)상부에 제1전도체(3)를 증착한 다음 그 상부에 제2산화막 및 제2전도체(4 및 5)를 순차적으로 증착하고, 상기 제2전도체(5)상부에 제3산화막(6)을 두껍게 증착하는 단계와, 상기 단게로부터 상기 제3산화막(6) 및 제2전도체(5)를 소정폭으로 상기 제2산화막(4)이 노출될때가지 식각하여 제2콘택홀(9)을 형성한 후 제3전도체(7)를 일정한 두께로 증착하는 단계와, 상기 단계로부터 상기 제3전도체(7)를 이방성 식각방법으로 식각하여 상기 제3산화막(6) 및 제2산화막(4) 상부의 제3전도체(7)를 제거하고 상기 제2콘택홀(9)의 양측벽에 제3전도체 스페이서(7a)를 형성하는 단계와, 상기 단계로부터 제4산화막(10)을 증착하고 평탄화하는 단계와, 상기 단계로부터 캐패시터 영역(X)을 마스크 공정으로 설정한 후 노출되는 제4산화막(10), 제3산화막(6), 제2전도체(5), 제2산화막(4) 및 제1전도체(3)를 순차적으로 식각한 다음 마스크를 제거하고, 전체 구조 상부에 제4전도체(11)를 증착하는 단계와, 상기 단계로부터 상기 제4산화막(10) 및 제1산화막(2) 상부의 제4전도체(11)를 이방성 시각공정에 의해 제거하여 제4전도체 스페이서(11a)를 형성하여 캐슬 형태의 전하저장전극(α)을 형성하는 단계와, 상기 단계로부터 상기 제4산화막, 제3산화막, 제2산화막 및 제1산화막(10, 6, 4, 및 2)을 모두 습식식각으로 제거하고, 상기 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 일정한 두께로 증착한 다음, 플레이트 전극용 전도체(β)를 증착하여 캐패시터를 완성하는 단계로 이루어지는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
- 반도체 소자의 캐패시터 제조방법에 있어서, 기판(20)상에 필드 산화막, 트랜지스터 및 비트라인을 형성한 후 절연막을 증착한 상태에서, 제1질화막 및 제1산화막(1및2)을 순차적으로 형성하고, 상기 트랜지스터 영역과 접속될 위치에 마스크 공정을 통해 제1콘택홀(8)을 형성한 후, 이 콘택홀(8)과 상기 제1산화막(2)상부에 제1전도체(3)를 증착한 다음, 그 상부에 제2산화막, 제2전도체, 제3산화막, 제3전도체(4, 5, 6, 7)를 순차적으로 증착한후, 제4산화막(13)을 두껍게 증착하고, 상기 제4산화막(13) 상부에 제2질화막(14)을 얇게 증착하는 단계와, 상기 단계로부터 마스크 공정에 의해 상기 제2질화막, 제4산화막 및 제3전도체(14, 13 및 7)을 소정 폭으로 상기 제3산화막(6)이 노출될때까지 식각하여 제2콘택홀(9)을 형성한 후 제4전도체(15)를 일정한 두께로 증착하는 단계와, 상기 단계로부터 상기 제4전도체(15)를 이방성 식각방법으로 식각하여 상기 제2질화막(14) 및 제3산화막(6) 상부의 제4전도체(15)를 제거하여 상기 제2콘택홀(9)의 양측벽에 제4전도체 스페이서(15a)를 형성하는 단계와, 상기 단계로부터 상기 제2콘택홀(9) 양측벽의 제4전도체 스페이서(15a) 사이의 폭으로 상기 제3산화막 및 제2전도체(6 및 5)를 수직방향으로 상기 제2산화막(4)이 노출될때까지 식각하여 제3콘택홀(16)을 형성하는 단계와, 상기 단계로부터 상기 제3콘택홀(16)에 제5산화막(17)을 채우고 평탄화 공정을 실시한 후, 마스크 공정에 의해 캐패시터 영역(X)을 설정하고 노출되는 제2질화막, 제4산화막, 제3전도체, 제3산화막, 제2전도체, 제2산화막 및 제1전도체(14, 13, 7, 6, 5, 4 및 3)를 순차적으로 식각한 다음 마스크를 제거하고, 전체적으로 제5전도체(18)를 증착하는 단계와, 상기 단계로부터 상기 제5전도체(18)를 이방성 식각공정에 의해 식각하여 제5전도체 스페이서(18a)를 형성하여 변형된 캐슬 형태의 전하 저장전극(α)을 형성하는 단계와, 상기 단계로부터 잔류하는 제2질화막(14)과 산화막(2, 4, 6, 13 및 17)을 전부 습식식각으로 제거하고, 변형된 캐슬 형태의 전하저장전극(α) 상부에 유전체막(12)을 형성하고 플레이트 전극용 전도체(β)를 증착하여 캐패시터가 완성되는 단계로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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