KR960003499B1 - 반도체메모리장치 및 그 제조방법 - Google Patents

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Description

반도체메모리장치 및 그 제조방법

제1도 내지 제6도는 종래 반도체 메모리장치의 제조방법을 나타낸 공정순서도.

제7도는 본 발명에 의한 반도체 메모리장치를 나타낸 단면도.

제8도 내지 제14도는 본 발명에 의한 반도체 메모리장치의 제조방법을 나타낸 공정순서도.

제15도는 상기 제14도의 공정의 다른 예를 나타낸 단면도.

본 발명은 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 상기 반도체 메모리장치의 구성요소인 커패시터의 스토리지전극의 표면적을 늘릴 수 있는 반도체 메모리장치 및 그 제조방법에 관한 것이다.

최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목한 만한 발전이 이루어져 왔다.

이 DRAM의 개발은 3년에 4배의 고집적화를 달성하게 되었는데, 현재 DRAM의 집적도는 4Mb DRAM이 양산단계에 접어들었고, 16Mb는 양산을 향해 빠른 속도로 개발이 진행중이며, 64Mb 및 256Mb는 개발을 위한 연구가 활발히 진행되고 있다.

이러한 반도체 메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하는데, 집적도가 4배 증가할 때 칩(chip) 면적이 1.4배의 증가에 그치므로서 상대적으로 메모리셀의 면적은 1/3배 줄어들게되어, 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 캐패시턴스를 확보할 수 없다. 따라서, 작은 면적내에서 보다 큰 캐퍼시턴스를 얻기 위한 방법의 연구가 요구되었는데, 이 방법은 보통 다음의 3가지로 나뉘어질 수 있다. 즉, 첫째는 유전체막의 두께감소, 둘째는 유전상수가 큰 물질의 사용, 셋째는 커패시터의 스토리전극의 유효면적 증가가 그것이다.

이중에서 첫번째의 경우, 유전체막의 두께가 100Å이하인 경우 파울러 노트하임(Fowler-Nordheim) 전류에 의해 사용이 제한되며, 신뢰성 문제가 심각하므로 대용량 메모리소자에 적용하기가 힘들다.

두번째의 경우, 메모리소자의 집적도가 증가함에 따라 작은 메모리셀 면적내에서 큰 유전용량을 확보하기 위하여 고유전물질이나 강유전물질을 커패시터용 유전체막으로 사용하는 것으로, 큰 어스펙트비(aspect ratio)를 갖는 3차원 메모리 셀 구조에 대해 좋은 피복력을 갖는 오산화탄탈륨(Ta₂O₅)에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 오산화탄탈륨을 현재 제품에 적용하기에는 박막상태에서 누설전류가 크고, 파괴전압이 작다는 문제점이 있다. 또한, 상기와 같은 문제점을 해결하기 위한 여러가지 노력이 이루어지고 있지만, 그 노력은 시작단계에 있음으로 현재상태로는 제품에 적용하기가 곤란한 점이 있다.

세번째의 경우가 현재까지 가장 많은 개발이 이루어진 방법으로써, 집적도의 향상을 위한 메모리셀 구조에 따라 종래 플래너(planar)형 커패시터 셀에서 스택(stack)형 커패시터 셀과 트렌치(trench)형 커패시터 셀의 3차원적인 구조가 고안되어 4Mb DRAM에 적용되고 있으나 16Mb DRAM을 경계로 그 한계를 노출시키고 있다. 또한 상기 스택형 커패시터 셀에서는 트랜지스터 위에 적층한 커패시터 구조 때문에 심한 단차문제가 발생하고, 트렌치형 커패시터 셀에서는 스켈링 다운(scaling down)작업의 진행의 의한 트렌치간 누설전류 문제가 발생하여 64Mb DRAM에 대응하기가 어렵게 되었다.

따라서 이러한 대용량 DRAM의 문제점을 해결하기 위한 새로운 구조의 커패시터로 스택-트렌치 병합형 커패시터, 휜(fin)구조 커패시터, 박스(box)구조로 커패시터, 및 스프레드(spread) 스택 커패시터등이 제안되었다. 그러나, 상기와 같이 스토리지전극의 구조를 개선하여 커패시터 용량을 증가시키고자하는 시도는 디자인룰(design rule)의 한계 및 복잡한 공정상의 문제점등으로 집적도가 더욱 증가되는 차세대 디바이스 개발에 대해 제한을 받게 되었고, 이러한 문제점을 극복하는 새로운 커패시터 구조에 대한 개발이 요청되었다.

따라서 본 발명의 목적은 상기한 바와 같은 종래기술의 문제점을 해결하기 위하여 대용량 메모리소자에 적용 가능한 새로운 구조의 스토리지전극을 구비하는 반도체 메모리장치를 제공하는 데 있다.

본 발명의 다른 목적은 상기 새로운 구조의 스토리지전극을 구비하는 반도체 메모리장치의 효율적인 제조방법을 제공하는 데 있다.

상기한 목적을 달성하기 위하여 본 발명은, 반도체 기판 상에 형성된 트랜지스터, 상기 트랜지스터상에 형성된 콘택트홀을 갖는 층간절연막 및 상기 트랜지스터와 상기 콘택트홀을 통해 연결되는 커패시터를 구비하는 반도체 메모리장치에 있어서, 상기 커패시터의 스토리지전극은 원통형의 절연막을 둘러싸도록 형성되되, 상기 원통형을 중심으로 그 안쪽에는 상기 트랜지스터의 소오스영역과 연결되면서 상기 원통형을 둘러싸는 제1도전층과, 그 바깥쪽에는 상기 제1도전층의 하부와 접속되고 상기 층간절연막과 이격되어 형성되는 제2도전층으로 구성되는 것을 특징으로 한다.

상기한 다른 목적을 달성하기 위하여 본 발명의 방법은, 반도체 기판상에 트랜지스터를 형성하는 공정 : 상기 트랜지스터가 덮히도록 층간절연막, 식각저지막, 제1절연막, 및 제1도전층을 순차적층하는 공정 ; 상기 제1도전층 위에 상기 트랜지스터의 소오스영역을 노출시키기 위한 제1포토레지스트 패턴을 형성하는 공정 ; 상기 제1포토레지스트 패턴을 적용하여 상기 제1도전층 부터 상기 층간절연막의 절반까지 식각하여 제1콘택트 홀을 형성하는 공정 ; 결과물 전면에 제2절연막을 형성하는 공정 ; 상기 제2절연막의 전표면에 대하여 이방성식각을 실시함으로써 상기 소오스영역을 노출시키는 제2콘택트 홀을 상기 제1콘택트홀 내에 형성하는 공정 ; 상기 제1포토레지스트 패턴을 제거하는 공정 ; 결과물 전면에 제2전도층을 형성하는 공정 ; 제2도전층 및 제1도전층을 소정크기로 패터닝함으로써 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 한다.

이하 첨부한 도면을 참조하여 본 발명을 자세히 설명하기로 한다.

우선, 본 발명의 구체적인 설명 이전에 본 발명과 가장 가까운 종래기술의 반도체 메모리장치에 대하여 제1도 내지 제6도의 공정순서도를 참조하면서 설명하기로 한다.

제1도는 트랜지스터 및 층간절연막(10)의 형성공정을 도시한 것으로, 먼저 제1전도형의 반도체기판(100)상에 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막(101)을 형성하고, 상기 소자형성 영역에 대응되는 부분의 반도체 기판상에 통상적인 방법을 사용하여 게이트산화막(1), 게이트전극(2) 및 소오스/드레인영역(3, 4)으로 이루어지는 트랜지스터를 형성한다. 이어서, 결과물 전면에 층간절연막(10)을 침적하여 결과물을 평탄화한다.

제2도는 제1콘택트 홀(CH1), 스페이서(16'), 및 제1도전층(20)의 형성공정을 도시한 것으로, 먼저 상기 층간절연막 위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 상기 소오스영역(3)을 노출시키기 위한 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 층간절연막(10)을 식각함으로써 제1콘택트 홀(CH1)을 형성한다. 이어서, 결과물 전면에 절연막을 도포한 후 이방성식각을 실시함으로써, 상기 제1콘택트 홀(CH1)내의 측벽을 따라 상기 절연막으로 이루어지는 스페이서(11')을 형성한 후, 전면에 제1도전층(20) 예컨대 불순물이 도우핑된 다결정실리콘을 상기 제1콘택트 홀(CH1)이 채워질 정도의 두께로 침적한다.

제3도는 제1도전층플러그(20'), 식각저지막(12), 제1절연막(13), 및 제1포토레지스트 패턴(PR1)의 형성공정을 도시한 것으로, 먼저 상기 제1도전층 형성후 그 전면에 대하여 이방성식각을 실시함으로써 도시된 바와 같이 상기 제1콘택트 홀 내에만 상기 제1도전층을 채워지도록 하여 제1도전층 플러그(20')를 형성한 후, 결과물 전면에 식각저지막(12) 예컨대 질화막과 제1절연막(13) 예컨대 산화막을 순차 적층한다. 계속해서 상기 제1절연막(13)위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 제1포토레지스트 패턴(PR1)을 형성한다.

제4도는 상기 제1포토레지스트 패턴을 적용하여 상기 제1절연막(13), 및 식각저지막(12)을 차례로 패터닝한 후 상기 제1포토레지스트 패턴을 제거한 공정을 나타낸다.

제5도는 제2도전층(21), 및 제2포토레지스트 패턴(PR2)의 형성공정을 도시한 것으로, 상기 제4도의 공정후 결과물 전면에 제2도전층(21) 예컨대 불순물이 도우핑된 다결정실리콘을 침적하고, 상기 제2도전층(21)위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 스토리지전극 형성용 제2포토레지스트 패턴(PR2)을 형성한다.

제6도는 스토리지전극(SE)의 형성과정을 도시한 것으로, 상기 제2포토레지스트 패턴을 적용하여 상기 제2도전층을 식각함으로써, 상기 제1도전층 플러그(20')와 연결되는 스토리지전극(SE)을 형성한다. 이어서, 상기 제1절연막을 식각해낸다.

계속되는 후속공정을 통하여 상기 스토리지전극위에 유전체막, 플레이트전극을 순차 형성함으로서, 메모리 셀을 완성한다.

제7도는 본 발명에 의한 반도체 메모리장치를 나타낸 단면도로, 상기 제1도 내지 제6도의 공정을 통하여 형성된 종래 반도체 메모리장치의 스토리지전극을 개량한 새로운 구조의 스토리지전극을 구비하는 것이다. 제7도를 참조하면, 먼저 반도체기판(100)상에 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막(101)이 형성되어 있고, 상기 소자형성영역의 반도체기판(100)상에 트랜지스터(1,2,3,4,5)가 형성되어 있으며, 상기 트랜지스터의 소오스영역(3)과 연결되는 커패시터의 스토리지전극(SE)의 원통형의 절연막(16')을 둘러싸도록 형성되되, 상기 원통형을 중심으로 그 안쪽에는 상기 트랜지스터의 소오스영역(3)과 연결되면서 상기 원통형을 둘러싸는 제1도전층(21)과, 그 바깥쪽에는 상기 제1도전층(21)의 하부에 접속되는 제2도전층(20)을 구비하여 형성되어 있다. 여기서, 미설명부호 10은 층간절연막을, 12는 식각저지막을, 14는 제1절연막을 각각 나타낸다.

제8도 내지 제14도는 본 발명에 의한 반도체 메모리장치의 제조방법을 나타낸 공정순서도이다.

제8도는 트랜지스터 및 층간절연막(10)의 형성공정을 도시한 것으로, 먼저 제1전도형의 반도체기판(100)상에 소자형성영역과 소자분리영역을 한정하기 위한 필드산화막(101)을 형성하고, 상기 소자형성영역에 대응되는 부분의 반도체기판상에 통상적인 방법을 사용하여 게이트산화막(1), 게이트전극(2) 및 소오스/드레인영역(3, 4)으로 이루어지는 트랜지스터를 형성한다. 이어서, 결과물 전면에 층간절연막(10), 예컨대 BPSG(Boro-Phosphouus Silicate Glass)막을 4000Å정도의 두께로 침적하여 결과물을 평탄화한다. 여기서, 상기 제8도의 도면에는 도시되지 않았지만 상기 트랜지스터의 형성후 상기 드레인 영역(4)과 연결되는 비트라인을 형성할 수도 있다. 미설명부호 5는 상기 게이트전극(2)을 절연시키기 위한 게이트절연막이다.

제9도는 식각저지막(12), 제1절연막(14), 제1도전층(20), 및 제1포토레지스트 패턴(PR1)의 형성공정을 도시한 것으로, 먼저 상기 층간절연막(10)위에 식각저지막(12) 예컨대 질화막을 100Å정도의 두께로, 제1절연막(14) 예컨대 HTO(High Temperature Oxide)막을 1000Å정도의 두께로, 제1도전층(20) 예컨대 불순물이 도우핑된 다결정실리콘을 1000Å 정도의 두께로 순차 적층한다. 계속해서 상기 제1도전층(2) 위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐, 상기 소오스영역(3)을 노출시키기 위한 소정크기의 제1포토레지스트 패턴(PR1)을 형성한다.

제10도는 제1콘택트 홀(CH1), 및 제2절연막(16)의 형성공정을 도시한 것으로, 먼저 상기 제1포토레지스트 패턴(PR1)을 적용하여 상기 제1도전층(20), 제1절연막(14), 식각저지막(12), 및 층간절연막(10)의 절반정도까지 (약 2000Å)를 1차적으로 이방성식각 함으로써, 도시된 바와 같은 제1콘택트 홀(CH1)을 형성한다. 계속해서 결과물 전면에 제2절연막(16) 에컨대 180℃∼230℃의 온도에서 플라즈마 방식에 의해 증착되는 산화막을 900Å∼1200Å정도의 두께로 형성한다.

제11도는 제2콘택트 홀(CH2), 및 스페이서(16')의 형성공정을 도시한 것으로, 상기 제2절연막의 전면에 대하여 이방성식각을 실시함으로써, 도시된 바와 같이 먼저 상기 제1콘택트 홀의 저부부분, 즉 상기 제1콘택트 홀의 저부에 형성된 제2절연막과 절반 남은 층간절연막을 이방성식각하여 상기 소오스영역(3)을 노출시키는 제2콘택트 홀(CH2)를 형성하고, 상기 제2절연막이 이방성식각되고 남은 부분, 즉 제1포토레지스트 패턴, 제1도전층, 제1절연막, 식각저지막, 및 절반이 식각된 층간절연막으로 이루어지는 패턴의 측벽을 따라 남겨진 제2절연막은 스페이서(SP)로써 사용된다.

제12도는 상기 제1포토레지스트 패턴을 제거한 후의 공정을 나타낸다. 이때, 상기 제1포토레지스트 패턴의 제거공정은 산호(O₂) 플라즈마와 황산(H₂SO₄)을 이용한 습식식각으로 이루어진다.

제13도는 제2도전층(21), 및 제2포토레지스트 패턴(PR2)의 형성공정을 도시한 것으로, 먼저 상기 제12도의 공정후 결과물 전면에 제2도전층(21), 예컨대 불순물이 도우핑된 다결정실리콘을 2000Å∼3000Å정도의 두께로 형성하고, 상기 제2도전층(21)위에 포토레지스트 도포, 마스크노광 및 현상등의 공정을 거쳐 스토리지전극 형성을 위한 제2포토레지스트 패턴(PR2)을 형성한다.

제14도는 스토리지전극(SE)의 형성공정을 도시한 것으로, 상기 제2포토레지스트 패턴을 적용하여 상기 제2도전층(21) 및 제1도전층(20)을 차례로 식각함으로써, 상기 제1도전층 및 제2도전층으로 이루어지는 스토리지전극(SE)을 형성한다. 이때, 제15도에 도시된 바와 같이 상기 스토리지전극(SE)의 하부에 위치하는 제1절연막, 즉 HTO막을 암모니아(NH₄)와 불산(HF)으로 구성된 화학약품을 이용하여 습식식각함으로써(이때, 상기 식각저지막인 질화막(12)에 의해 층간절연막(10)은 보호된다). 상기 스토리지전극(SE)의 하부표면도 유효면적으로 사용할 수 있다. 계속해서, 상기 스토리지전극 형성에 사용한 제2포토레지스트 패턴을 산소 플라즈마와 황산(H₂SO₄)을 이용한 습식식각 공정을 통하여 제거한다.

계속되는 후속공정을 통하여 상기 스토리지 전극위에 유전체막, 플레이트전극을 순차 형성함으로써, 메모리 셀을 완성한다.

이상과 같이 본 발명에 의한 스토리지전극 구조는 종래 단일층으로 이루어지는 스토리지전극에 비해 그 표면적을 늘릴 수 있다. 즉, 종래에는 소오스영역과 연결되는 도전층 플러그를 먼저 형성하고, 이 도전층 플러그와 연결되는 단일층의 도전층 패턴이 스토리지 전극으로 이용된 것에 반해, 본 발명에서는 소오스영역과 스토리지 전극을 연결시키기 위한 콘택트 홀을 2단계로 형성하면서, 스토리지 전극용 도전층을 원통형의 절연막을 둘러싸도록 형성하되 상기 원통형을 중심으로 그 안쪽에 상기 소오스영역과 연결되면서, 상기 원통형을 둘러싸는 도전층과, 그 바깥쪽에 이층으로 적층되는 도전층으로 종래 스토리지 전극 구조에 비해 그 표면적을 향상시킬 수 있었다. 따라서, 메모리 셀의 커패시턴스를 향상시킬 수 있다. 또한, 상기 원통형의 바깥쪽에 이층으로 적층되는 도전층의 하부에 스토리지 전극으로 사용할 수 있도록 공정조건을 조절함으로써 보다 향상된 커패시턴스를 얻을 수 있는 이점이 있다.

Claims (18)

1. 반도체 기판 상에 형성된 트랜지스터, 상기 트랜지스터상에 형성된 콘택트홀을 갖는 층간절연막 및 상기 트랜지스터와 상기 콘택트홀을 통해 연결되는 커패시터를 구비하는 반도체 메모리장치에 있어서, 상기 커패시터의 스토리전극은 원통형의 절연막을 둘러싸도록 형성되되, 상기 원통형을 중심으로 그 안쪽에는 상기 트랜지스터의 소오스영역과 연결되면서 상기 원통형을 둘러싸는 제1도전층과, 그 바깥쪽에는 상기 제1도전층의 하부와 접촉되고 상기 층간절연막과 이격되어 형성되는 제2도전층으로 구성되는 것을 특징으로 하는 반도체 메모리장치.
2. 제1항에 있어서, 상기 제1도전층 및 제2도전층은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치.
3. 제1항 또는 제2항에 있어서, 상기 절연막은 플라즈마 방식에 의해 증착된 산화막인 것을 특징으로 하는 반도체 메모리장치.
4. 제3항에 있어서, 상기 산화막의 두께는 900Å∼1200Å정도인 것을 특징으로 하는 반도체 메모리장치.
5. 반도체기판상에 트랜지스터를 형성하는 공정 ; 상기 트랜지스터가 덮히도록 층간절연막, 식각저지막, 제1절연막, 및 제1도전층을 순차 적층하는 공정 ; 상기 제1도전층 위에 상기 트랜지스터의 소오스영역을 노출시키기 위한 제1포토레지스트 패턴을 형성하는 공정 ; 상기 제1포토레지스트 패턴을 적용하여 상기 제1도전층 부터 상기 층간절연막의 절반까지 식각하여 제1콘택트 홀을 형성하는 공정 ; 결과물 전면에 제2절연막을 형성하는 공정 ; 상기 제2절연막의 전표면에 대하여 이방성식각을 실시함으로써 상기 소오스영역을 노출시키는 제2콘택트홀을 상기 제1콘택트 홀 내에 형성하는 공정 ; 상기 제1포토레지스트 패턴을 제거하는 공정 ; 결과물 전면에 제2도전층을 형성하는 공정 ; 상기 제2도전층 및 제1도전층을 소정크기로 패터닝함으로써 스토리지전극을 형성하는 공정을 구비하는 것을 특징으로 하는 반도체메모리장치의 제조방법.
6. 제5항에 있어서, 상기 층간절연막은 BPSG막인 것을 특징으로 하는 반도체메모리장치의 제조방법.
7. 제5항에 있어서, 상기 식각저지막은 질화막인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
8. 제5항에 있어서, 상기 제1절연막은 HTO막인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
9. 제5항에 있어서, 상기 제1도전층 및 제2도전층은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
10. 제9항에 있어서, 제1도전층의 두께는 1000Å정도인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
11. 제9항에 있어서, 상기 제2도전층의 두께는 2000Å∼3000Å정도인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
12. 제5항에 있어서, 상기 제2절연막은 180℃∼230℃의 온도에서 플라즈마 방식에 의해 증착되는 산화막인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
13. 제12항에 있어서, 상기 산화막의 두께는 900Å∼1200Å정도인 것을 특징으로 하는 반도체 메모리장치의 제조방법.
14. 제5항에 또는 제12항에 있어서, 상기 제2절연막의 전표면에 대하여 이방성식각을 실시할 때, 상기 제1콘택트 홀의 측벽을 따라 상기 제2절연막으로 이루어지는 스페이서가 형성되는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
15. 제5항에 또는 제8항에 있어서, 상기 스토리지전극 형성 공정 후 , 상기 제1절연막을 제거하는 공정을 더 구비하는 것을 특징으로 하는 반도체 메모리장치의 제조방법.
16. 제15항에 있어서, 상기 제1절연막은 암모니아와 불산으로 구성된 화학약품을 이용한 습식식각 공정을 통하여 제거되는 것을 특징으로 한 반도체 메모리장치의 제조방법.
17. 제1항에 있어서, 상기 콘택트홀은 제1콘택트홀과 상기 제1콘택트홀의 하부에 연결된 제2콘택트홀로 구성되고, 상기 제1콘택트홀의 지름은 상기 제2콘택트홀의 지름보다 큰 것을 특징으로 하는 반도체 메모리장치의 제조방법.
18. 제17항에 있어서, 상기 원통형의 절연막은 상기 제1콘택트홀의 측벽에 형성되어 있는 것을 특징으로 하는 반도체 메모리장치의 제조방법.