KR950011637B1 - 고집적 반도체메모리장치 및 그 제조방법 - Google Patents
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Abstract
내용 없음.
Description
제1도는 일반적인 SGT셀을 나타낸 도면.
제2도는 본 발명에 의한 고집적 반도체메모리장치를 나타낸 평면도.
제3도는 본 발명에 의한 고집적 반도체메모리장치를 나타낸 단면도.
제4a도 내지 제4q도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제1실시예를 나타낸 공정순서도.
제5a도 내지 제5r도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제2실시예를 나타낸 공정순서도.
제6a도 내지 제6r도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제3실시예를 나타낸 공정순서도.
제7a도 내지 제7r도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제4실시예를 나타낸 공정순서도.
본 발명은 고집적 반도체메모리장치 및 그 제조방법에 관한 것으로, 특히 집적도를 향상시킬 수 있는 고집적 반도체메모리장치 및 그 제조방법에 관한 것이다.
최근 반도체 제조기술의 발달과 메모리소자의 응용분야가 확장되어감에 따라 대용량의 메모리소자 개발이 진척되고 있는데, 특히 1개의 메모리 셀(cell)을 1개의 커패시터와 1개의 트랜지스터로 구성함으로써 고집적화에 유리한 DRAM(Dynamic Random Access Memory)의 괄목할만한 발전이 이루어져 왔다.
이 DRAM의 개발은 3년에 4배의 고집적화를 달성하게 되었는데, 현재 DRAM의 집적도는 4Mb DRAM이 양산단계에 접어들었고, 16Mb는 양산을 향해 빠른 속도로 개발이 진행중이며, 64Mb 및 256Mb는 개발을 위한 연구가 활발히 진행되고 있다.
이러한 반도체메모리장치는 정보의 독출과 저장을 위해 큰 정전용량을 가져야 하는데, 집적도가 4배 증가할때 칩(chip) 면적이 1.4배의 증가에 그치므로서 상대적으로 메모리셀의 면적은 1/3배 줄어들게 되어, 기존의 커패시터 구조로서는 한정된 면적내에서 충분히 큰 셀 커패시턴스를 확보할 수 없다. 따라서, 작은 면적내에서 보다 큰 커패시턴스를 얻기 위한 방법의 연구가 요구되는데, 이 방법은 보통 다음의 3가지로 나뉘어질 수 있다. 즉, 첫째는 유전체막의 두께감소, 둘째는 유전상수가 큰 물질의 사용, 셋째는 커패시터의 스토리지전극의 유효면적 증가가 그것이다.
이중에서 첫번째의 경우, 유전체막의 두께가 100Å 이하인 경우 파울러 노트하임(Fowler-Nordheim)전류에 의해 사용이 제한되며, 신뢰성 문제가 심각하므로 대용량 메모리소자에 적용하기가 힘들다.
두번째의 경우, 메모리소자의 집적도가 증가함에 따라 작은 메모리셀 면적내에서 큰 유전용량을 확보하기 위하여 고유전물질이나 강유전물질을 커패시터용 유전체막으로 사용하는 것으로, 큰 어스펙트 비(aspect ratio)를 갖는 3차원 메모리셀 구조에 대해 좋은 피복력을 갖는 오산화탄탈륨(Ta2O5)에 대한 연구가 널리 이루어지고 있다. 그러나, 상기 오산화탄탈륨을 현재 제품에 적용하기에는 박막상태에서 누설전류가 크고, 파괴전압이 작다는 문제점이 있다. 또한, 상기와 같은 문제점을 해결하기 위한 여러가지 노력이 이루어지고 있지만, 그 노력은 시작단계에 있음으로 현재 상태로는 제품에 적용하기가 곤란한 점이 있다.
세번째의 경우가 현재까지 가장 많은 개발이 이루어진 방법으로써, 집적도의 향상을 위한 메모리셀 구조에 따라 종래 플래너(planar)형 커패시터 셀에서 스택(stack)형 커패시터 셀과 트렌치(trench)형 커패시터셀의 3차원적인 구조가 고안되어 4Mb DRAM에 적용되고 있으나 16Mb DRAM을 경계로 그 한계를 노출시키고 있다. 또한, 상기 스택형 커패시터 셀에서는 트랜지스터위에 적층한 커패시터 구조때문에 심한 단차 문제가 발생하고, 트랜치형 커패시터 셀에서는 스켈링 다운(scaling down)작업의 진행에 의한 트렌치간 누설전류 문제가 발생하여 64Mb DRAM에 대응하기가 어렵게 되었다.
따라서 이러한 대용량 DRAM의 문제점을 해결하기 위한 새로운 구조의 커패시터로 스택-트렌치 병합형 커패시터, 휜(fin)구조 커패시터, 박스(box)구조 커패시터, 및 스프레드(spread) 스택 커패시터 등이 제안되었다. 그러나, 상기와 같이 스토리지전극의 구조를 개선하여 커패시터 용량을 증가시키고자 하는 시도는 디자인룰(design rule)의 한계 및 복잡한 공정상의 문제점 등으로 직접도가 더욱 증가되는 차세대 디바이스 개발에 대해 제한을 받게 되었다. 이러한 문제점을 극복하는 새로운 커패시터 구조에 대한 개발이 요청되었다.
이러한 요구에 부응하여, 커패시터 용량의 증가를 스토리지전극의 구조개선에 의존하지 않고, 상기 스토리지전극을 형성하는 물질자체의 특성을 이용하여 커패시터 용량을 증가시키는 방법이 제안되었는데, 이 새로운 방법은 NEC사에서 발표한 "A New Stacked Capacitor Structure Using Hemispherical-Grain(HSG) Poly-Silicon Electrodes"(H. Watanabe, N. Aoto, S. Adachi, T. Ishijiam, E. Ikawa and K. Terada, SSDM, 1990, pp. 873~876), 혹은 미쯔비시사에서 발표한 "Fabrication of Storage Capacitance-Enhanced Capacitors with a Rough Electrode"(Yoshio Harashide, Hiroshi Miyatake, Junichi Mitsuhashi, Makoto Hirayama, Takashi Higaki and Haruhiko Abe, SSDM, pp. 869~872)를 통하여 이해할 수 있다. 상기 두 논문의 보고에 의한 커패시터의 제조방법에서는 커패시턴스의 증가를 위하여 스토리지전극의 표면적 증대를 꾀하되, 이 표면적 증대는 상기 스토리지전극으로 사용되는 다결정실리콘 물질 자체의 형태(morphology)를 증대시킴으로써 얻게 된다. 즉, 저압화학기상성장(Low Pressure Chemical Vapor Deposition : LPCVD)장치를 이용하여 스토리지전극으로 사용되는 다결정실리콘을 침적할때, 침적온도가 비정질실리콘에서 다결정실리콘으로 바뀌는 상(相) 변환온도(phase transition temperature)에서 다결정실리콘의 표면형태가 가장 크게 증가한다는 점에 착안을 두었다. 그러나, 이 경우 다결정 실리콘의 침적온도와 압력이외에도 다결정실리콘의 두께가 표면형태의 영향을 미치는 주 요인으로 작용하기 때문에 다양한 커패시터 구조에 적용할 수 없다는 문제점이 있다. 또한, 스토리지전극 표면의 요철로 나타나는 HSG 사이의 변곡점에서 전계집중이 일어나고, 이 전계집중에 의한 유전체막의 전기적 특성 및 신뢰성을 저하시키게 되는 문제점이 발생한다.
또한, 256Mb 혹은 1Gb와 같은 초고집적 DRAM에서는 커패시터부만의 3차원회로는 셀면적의 미세화에 대응할 수 없어서, 트랜지스터부도 3차원화할 필요가 있게 되었다. 이와 같은 구조의 예로써 기둥모양 구조로 구성되는 SGT(Surrounding Gate Transistor on silicon-pillar)셀이 제안되었는데, 이 SGT셀은 기둥모양실리콘(silicon pillar)을 형성하고 그 측벽의 상부에 트랜지스터, 측벽의 하부에 커패시터를 형성해서 기둥위에서 콘택(contact)을 취할 수 있도록 형성했다.
이 때문에 상기 SGT셀이 차지하는 면적은 콘택 한개분(分)이므로 메모리셀의 미세화에 있어서 이상적이라고 할 수 있다.
제1도는 SGT셀의 개념도로써, 트랜지스터의 게이트전극(워드라인)이 실리콘기둥 주위를 둘러싸는 구조로 되어 있다. 이 때문에 기둥모양 실리콘기판은 4측면의 게이트전극으로 제어되고 이 영향은 트랜지스터의 채널 안쪽의 실리콘 기둥전체에 미치므로 스위칭 특성이 평면 트랜지스터에 비해 개선된다. 또한, 채널길이의 미세화와는 무관하게 트렌치 깊이방향으로 크게 선택할 수 있기 때문에 쇼트 채널(short channel) 효과를 면적 증가없이 억제할 수 있다. 또한, 실리콘기둥의 4측면을 채널폭으로 이용할 수 있어서 전류구동능력도 커지는 등 많은 이점을 갖고 있다. 상기 SGT셀은 3회의 식각에 의해 형성되는데, 트랜지스터는 제1트렌치 측벽에 형성되고, 커패시터는 제2트렌치 측벽에 형성되며, 제3트렌치는 이웃하는 셀을 분리하는데에 사용된다. 이 셀간 분리는 통상의 LOCOS분리로 실현 가능한 최소분리폭 0.8㎛를 더욱 감소시킬 수 있는 트렌치 분리이기 때문에, 메모리셀의 집적화에 더욱 유리하다. 그러나, 상술한 바와 같은 많은 이점이 있음에도 불구하고, 상기 SGT셀의 커패시터의 스토리지전극이 불순물의 주입과 확산에 의해 실리콘기판상에 형성됨으로써 알파(α)입자에 의한 소프트에러(soft error) 및 누설전류에 취약한 단점을 가지고 있다. 또한, 셀 분리를 위하여 제3트렌치를 형성하고, 이온주입을 실시하지만 역시 누설전류에 약한 문제점이 있으며, 트렌치 공정이 많아 실리콘기판이 잘 손상(damage)되는 문제점이 여전히 남아있다.
따라서 본 발명의 목적은 상기한 바와 같은 종래 기술의 문제점을 해결하기 위하여 대용량 메모리소자에 적용가능한 새로운 구조의 메모리셀을 구비하는 고집적 반도체메모리장치를 제공하는데 있다.
본 발명의 다른 목적은 상기 새로운 구조의 메모리셀을 구비하는 고집적 반도체메모리장치의 효율적인 제조방법을 제공하는데 있다.
상기한 목적을 달성하기 위하여 본 발명은, 반도체기판을 이중식각하여 형성된 2층탑형 실리콘필라; 상기 1층 실리콘필라의 상면의 주연부 및 상기 2층 실리콘필라의 측면 둘레에 게이트절연막을 개재하여 형성된 게이트전극; 상기 2층 실리콘필라의 상표면 근방에 불순물 도우핑된 드레인영역; 상기 게이트전극에 인접한 상기 1층 실리콘필라의 측면 상부의 표면근방에 불순물 도우핑된 소오스영역; 상기 게이트전극이 형성된 2층탑형 실리콘필라의 둘레에 절연막을 개재하여 형성되고, 상기 절연막에 형성된 콘택환을 통해 상기 소오스영역과 접촉된 원통형 스토리지전극; 및 상기 원통형 스토리지전극의 둘레에 유전체막을 개재하여 형성된 플레이트전극을 구비함을 특징으로 한다.
상기한 다른 목적을 달성하기 위하여 본 발명의 방법은, 제1, 제2 및 제3절연막이 형성된 제1전도형의 반도체기판에 소정깊이의 제1트렌치를 형성하는 공정; 상기 제1트렌치가 형성된 결과물 전면에 제4절연막을 형성하고, 상기 제4절연막이 형성된 제1트렌치의 내측벽에 제1스페이서를 형성하는 공정; 상기 제1스페이서를 식각마스크로 적용하여 상기 제1트렌치의 폭보다 작게, 상기 제1트렌치의 저부의 반도체기판을 소정깊이로 식각함으로써 제2트렌치를 형성하는 공정; 상기 제2트렌치 상부의 소정부분을 제외한 제2트렌치 내벽에 분리절연막을 형성하는 공정; 결과물 전면에 제1도전층을 침적하여 스토리지전극을 형성하는 공정; 상기 스토리지전극의 표면에 유전체막을 형성하는 공정; 상기 유전체막을 감싸도록 제2전층을 침적하여 플레이트전극을 형성하는 공정; 상기 제3절연막을 제거하는 공정; 상기 플레이트전극 형성후 통상적인 열산화법을 통하여 산화막을 형성하는 공정; 상기 제2절연막 및 제1스페이서, 상기 제1절연막 및 제4절연막을 차례로 제거하는 공정; 상기 제거공정후 결과물 전면에 게이트절연막 및 제3도 전층을 차례로 형성하는 공정 ; 상기 제3도전층을 식각함으로써 상기 제1스페이서를 제거한 부위에는 게이트전극을, 상기 플레이트전극의 상부에 브릿지를 형성하는 공정 ; 상기 게이트 전극 및 브릿지의 형성후 결과물 전면에 불순물을 주입하여 제2전도형의 드레인영역을 형성하는 공정을 구비하는 것을 특징으로 한다.
이하, 첨부한 도면을 참조하여 본 발명을 설명하기로 한다. 계속되는 도면들중에서 도시된 단면도들은, 제2도의 A-A'선을 잘라 본 단면도들이다.
제2도는 본 발명에 의한 고집적 반도체메모리장치를 나타낸 평면도를 나타낸다. 제2도를 참조하면, 먼저 참조부호 P1은 게이트전극이 형성된 2층탑형 실리콘필라의 둘레에 절연막을 개재하여 형성되고, 상기 절연막에 형성된 콘택환을 통해 소오스영역과 연결되는 원통형 스토리지전극 부분을 나타내며, P2는 수직 구조로 형성되는 트랜지스터의 게이트전극과 이웃하는 트랜지스터간을 연결하기 위한 브릿지를 동시에 형성하기 위한 마스크패턴을, P3은 2층탑형 실리콘필라중에서 2층 실리콘필라의 둘레에 게이트절연막을 개재하여 형성되는 게이트전극 부분을, P4은 제1트렌치 형성을(다시말하면, 2층탑형 실리콘필라중에서 2층 실리콘필라의 형성을) 위한 마스크패턴을, P5는 비트라인 콘택을 위한 마스크패턴을 각각 나타낸다.
제3도는 본 발명에 의한 고집적 반도체메모리장치를 나타낸 단면도이다. 제3도를 참조하면, 먼저 반도체기판(100)의 1층 실리콘필라 상면의 주연부와 2층 실리콘필라 측면 둘레에 게이트절연막(16)을 개재하여 형성된 트랜지스터의 게이트전극(17')이 형성되어 있고, 상기 2층 실리콘필라의 상표면 근방에 불순물이 도우핑된 드레인영역(24)이 형성되어 있으며, 상기 게이트전극(17')에 인접한 상기 1층 실리콘필라의 측면 상부의 표면근방에 불순물이 도우핑된 소오스영역(22)이 형성되어 있다. 그리고, 상기 게이트전극이 형성된 2층탑형 실리콘필라(상기 1층 및 2층 실리콘필라로 이루어짐)의 둘레에 절연막(6,16)을 개재하여 형성되되, 상기 절연막(6,16)에 형성된 콘택환을 통해 상기 소오스영역(22)과 연결되는 수직형 스토리지전극(10')이 형성되어 있고, 상기 수직형 스토리지전극(10')을 감싸는 유전체막(11) 및 플레트전극(12')이 형성되어 있으며, 상기 플레이트전극(12')과는 제5절연막(15)으로 절연되고 이웃하는 수직소자의 게이트전극과의 연결을 위한 브릿지(17")가 형성되어 있고, 커패시터부와는 제6절연막(18)으로 절연되고 상기 드레인영역(24)과 연결되는 비트라인(19)이 형성되어 있다.
제4a도 내지 제4q도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제1실시예를 나타낸 공정순서이다.
제4a도는 제1, 제2, 및 제3절연막(1,2,3)의 형성공정을 도시한 것으로, 먼저 제1전도형의 반도체기판(100)상에 제1절연막(1) 예컨대 산화막, 제2절연막(2) 예컨대 질화막, 제3절연막(3) 예컨대 HTO(High Temperature Oxide)막을 차례로 형성한다. 이어서, 상기 제3절연막위에 포토레지스트 도포, 마스크노광, 및 현상등의 공정을 거쳐 원하는 크기의 포토레지스트 패턴을 형성한 후, 이 포토레지스트 패턴을 적용하여 상기 제3절연막 및 제2절연막을 식각함으로써 도시된 바와 같은 절연막의 패턴을 형성한다. 여기서, 상기 제1, 제2 및 제3절연막의 형성전에, 통상적인 방법을 사용하여 상기 반도체기판내에 우물(well)(도시되지 않았음)을 먼저 형성할 수도 있다. 상기 우물은 반도체기판의 전도형을 나타내기 위한 것이며, 주로 트윈(twin) 우물 혹은 트리플(triple) 우물을 사용할 수 있다.
제4b도는 제1트렌치(20A)의 형성공정을 도시한 것으로, 먼저 상기 포토레지스트 패턴을 제거한 후, 상기 패터닝된 제3절연막(3) 및 제2절연막(2)을 식각마스크로 적용하여 상기 반도체판을 소정깊이, 예컨대 약 1㎛정도의 깊이로 식각함으로써, 도시된 바와 같은 제1트렌치(20A)를 형성한다.
제4c도는 제4절연막(4) 및 제1스페이서(5)의 형성공정을 도시한 것으로, 상기 제4b도 공정후 결과물 전면에, 상기 제1트렌치(20A)의 형성시 반도체기판에 손상된 결함을 제거하기 위한 제4절연막(4) 예컨대 산화막을 먼저 형성하고, 이 산화막(4) 위에 계속해서 소정두께의 질화막을 침적한 후, 이 질화막에 대한 이방성 식각을 실시함으로써 도시된 바와 같은 제1스페이서(5)를 형성한다. 여기서 상기 질화막으로 형성되는 제1스페이서(5)의 두께가, 후속공정에서 형성될 스위칭소자인 트랜지스터의 게이트전극의 두께가 되며, 예컨대 약 1000Å 정도이다.
제4d도는 제2트렌치(20B) 및 분리절연막(6)의 형성공정을 도시한 것으로, 먼저 상기 제1스페이서(5)를 식각마스크로 적용하여 상기 반도체기판을 소정의 깊이, 예컨대 약 2㎛ 정도의 깊이로 식각함으로써, 도시된 바와 같은 제2트렌치(20B)를 형성한다. 이어서, 상기 제1트렌치(20A) 및 제2트렌치(20B)로 이루어지는 커패시터영역간의 분리를 위하여, 상기 제2트렌치(20B)의 내벽에 분리절연막(6) 예컨대 산화막을 형성한다.
이때, 상기 제1트렌치(20A)는 산화막으로 이루어진 제4절연막(4)에 의해 인접하는 커패시터와 분리된다.
제4e도는 제1마스크패턴(PR1)의 형성공정을 도시한 것으로, 상기 제4d도 공정후 결과물 전면에 식각마스크로 사용할 수 있는 물질 예컨대 포토레지스트를 도포하고, 에치 백(etch bak)함으로써 제1마스크패턴인 제1포토레지스트 패턴(PR1)을 도시된 바와 같이 형성한다. 이때, 상기 질화막으로 형성된 제1스페이서(5)와 상기 제1포토레지스트 패턴(PR1)과의 거리는 약 0.2㎛~0.5㎛가 되도록 상기 제1포토레지스트의 에치 백 공정을 조절한다. 여기서, 상기 제1스페이서와 제1포토레지스트 패턴과의 거리는 후속공정에서 형성될 불순물영역인 소오스영역의 깊이를 결정하게 된다.
제4f도는 상기 제4e도의 제1포토레지스트 패턴을 적용하여 상기 제2트렌치(20B) 내벽에 형성된 산화막을 먼저 제거하고, 이어서 상기 제1포토레지스트 패턴을 제거한 공정을 나타낸 것으로, 상기 산화막이 제거된 제2트렌치 부분(30)은 후속공정에서 형성될 소오스영역과 커패시터의 제1전극으로 사용되는 스토리지전극의 연결을 위한 접촉장의 역할을 수행한다.
제4g도는 제1도전층(10) 및 제2마스크패턴(PR2)의 형성공정을 도시한 것으로, 먼저 상기 제4f도의 공정후 상기 제1포토레지스트 패턴을 제거하고 나서 결과물 전면에 제1도전층 예컨대 불순물이 도우핑된 다결정실리콘을 침적한 후, 결과물 전면에 대하여 이방성 식각함으로써 도시된 바와 같이, 상기 제1트렌치(20A) 및 제2트렌치(20B) 부분의 내측벽에, 제1도전층(10) 패턴을 형성한다. 이어서, 결과물 전면에 식각 마스크로 사용할 수 있는 물질 예컨대 포토레지스터를 도포하고, 에치 백함으로써 제2마스크패턴인 제2포토레지스트 패턴(PR2)을 도시된 바와 같이 형성한다. 이때, 상기 제2포토레지스트 패턴의 에치백공정은 반도체기판의 표면근처에서 끝나도록 조절한다.
제4h도는 스토리지전극(10')의 형성공정을 도시한 것으로, 상기 제2포토레지스트 패턴을 적용하여 상기 제1도전층 패턴을 식각함으로써, 도시된 바와 같이 커패시터의 제1전극으로 사용되는 스토리지전극(10')을 형성하고, 상기 제2포토레지스트 패턴을 제거한다.
제4i도는 상기 스토리지전극(10') 위에 유전체막(11)을 형성하고, 이 유전체막(11)이 형성되어 있는 결과물 전면에 제2도전층(12) 예컨대 불순물의 도우핑된 다결정실리콘을 차례로 형성하는 공정을 나타낸다.
제4j도는 상기 제4i도 공정후 결과물 전면에 대하여 에치 백함으로써, 플레이트전극(12')을 형성하는 공정을 나타낸 것이고, 이때 상기 에치 백공정은 상기 유전체막(11) 근처에서 끝나도록 조절한다.
제4k도는 상기 제4j도 공정후 결과물의 제3절연막을 모두 제거하는 공정을 나타낸다.
제4l도는 제5절연막(15) 및 소오스영역(22)의 형성공정을 도시한 것으로, 상기 제4k도의 공정후 통상적인 열산화법을 통하여 상기 플레이트전극 상부에 산화막(15)인 제5절연막을 형성한다. 이때, 상기 열산화공정시 상기 불순물이 도우핑된 다결정실리콘으로 구성된 스토리지전극(10')으로부터 불순물 이온이 반도체기판쪽으로 확산되어, 스위칭소자인 트랜지스터의 소오스영역(22)을 형성하게 된다.
제4m도는 상기 질화막으로 구성된 제2절연막 및 제1스페이서, 산화막으로 구성된 제1절연막 및 제4절연막을 모두 제거한 후의 공정을 나타낸다.
제4n도는 게이트절연막(16), 제3도 전층(17) 및 제3마스크패턴(PR3)의 형성공정을 도시한 것으로, 먼저 상기 제4m도의 공정후 결과물 전면에 게이트절연막(16) 예컨대 산화막, 및 게이트전극으로 사용하게 될 제3도전층(17) 예컨대 다결정실리콘을 차례로 형성한다. 이어서, 상기 제3도전층(17)위에 식각 마스크로 사용할 수 있는 물질 예컨대 포토레지스트 도포, 마스크노광 및 현상들의 공정을 통하여 제3마스크 패턴인 제3포토레지스트 패턴(PR3)을 도시된 바와 같이 형성한다.
제4o도는 게이트전극(17')의 형성공정을 도시한 것으로, 상기 제3포토레지스트 패턴을 적용하여 상기 제3도전층을 식각함으로써, 커패시터부가 형성되지 않는 반도체기판을 감싸는 수직소자(트랜지스터)의 게이트전극(17')을 형성함과 동시에, 이웃하는 수직소자의 게이트전극과의 연결을 위한 브릿지(bridge)(17")가 형성된다.
제4p도는 드레인영역(24) 및 제6절연막(18)의 형성공정을 도시한 것으로, 먼저 상기 제4o도의 공정후 상기 제3포토레지스트 패턴을 제거하고 나서, 결과물 전면에 불순물(24')을 주입함으로써, 도시된 바와 같이 수직소자의 불순물영역인 드레인영역(24)을 형성함과 동시에, 상기 게이트전극과 브릿지에도 불순물이 도우핑되게 한다. 상기 불순물 주입공정후, 결과물 전면에 제6절연막(18) 예컨대 BRSG(Boro-Phosphorous Silicate Glass)막을 도포한다.
제4q도는 제4도전층(19)의 형성공정을 도시한 것으로, 먼저 상기 제6절연막의 형성공정후 상기 드레인영역(24)의 소정부분을 노출시키기 위해, 상기 제6절연막위에 마스크패턴을 적용하여 상기 제6절연막 및 게이트절연막을 식각함으로써 상기 드레인영역의 소정부분을 노출시킨다. 계속해서 결과물 전면에 제4도전층(19) 예컨대 불순물이 도우핑된 다결정실리콘을 도포함으로써 비트라인을 형성한다.
제5a도 내지 제5r도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제2실시예를 나타낸 공정순서도이다.
제5a도는 드레인영역(24)의 형성공정을 도시한 것으로, 제1전도형의 반도체기판(100)상의 전면에 불순물(24')을 주입함으로써, 도시된 바와 같이 수직소자의 불순물영역인 드레인영역(24)을 형성한다.
상기 제5a도 이후의 공정, 즉 제5b도 내지 제5r도의 공정은 상기 제4a도 내지 제4q도의 각각의 공정과 동일하며, 동일한 부분에는 동일 부호를 사용하였다. 그러나, 상기 제5a도의 공정에서 드레인영역(24)을 먼저 형성하였으므로, 상기 제4a도 내지 제4q도의 공정을 반복하여 실행할때 상기 제4p도의 드레인영역을 형성하는 불순물주입 공정은 제외하여 실시한다.
제6a도 내지 제6r도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제3실시예를 나타낸 공정순서도이다.
제6a도 내지 제6b도의 공정은 상기 제4a도 및 제4b도의 각각의 공정과 동일하며, 동일한 부분에는 동일 부호를 사용하였다.
제6c도는 소오스영역(22)의 형성공정을 도시한 것으로, 상기 제6b도의 공정후 결과물 전면에 불순물(22')을 주입함으로써, 도시된 바와 같이 수직소자의 불순물영역인 소오스영역(22)을 형성한다.
제6c도 이후의 공정, 즉 제6b도 내지 제6r도의 공정은 상기 제4c도 내지 제4q도의 각각의 공정과 동일하며, 동일한 부분에는 동일 부호를 사용하였다. 그러나, 상기 제6c도의 공정에서 소오스영역(22)을 먼저 형성하였으므로, 상기 제4c도 내지 제4q도의 공정을 반복하여 실행할때 상기 제4l도의 소오스영역을 형성하는 공정은 제외하여 실시한다.
제7a도 내지 제7r도는 본 발명에 의한 고집적 반도체메모리장치의 제조방법의 제4실시예를 나타낸 공정순서도이다.
제7a도 내지 제7d도는 상기 제4a도 내지 제4d도의 각각의 공정과 동일하며, 동일한 부분은 동일부호를 사용하였다. 단, 상기 제4d도의 공정은 제2트렌치를 형성하는 공정까지만을 실시하였다.
제7e도는 분리영역(6')의 형성공정을 도시한 것으로, 상기 제1트렌치(20A) 및 제2트렌치(20B)로 이루어지는 커패시터영역간의 분리를 위하여, 상기 제7d도 공정후 결과물 전면에 불순물(6")을 주입함으로써 분리영역(6')을 형성한다. 이때, 상기 제1트렌치(20A)는 산화막으로 이루어진 제4절연막(4)에 의해 인접하는 커패시터와 분리된다.
제7e도 이후의 공정 즉 제7f도 내지 제7r도의 공정은 상기 제4d도 내지 제4q도의 각각의 공정과 동일하며, 동일한 부분에는 동일부호를 사용하였다. 단, 상기 제4d도의 분리절연막(6) 및 상기 제4e도의 제1마스크패턴(PR1)을 상기 제7f도에서 동시에 형성하였다.
이상과 같이 본 발명에 의한 고집적 반도체메모리장치는, 메모리셀을 구성하는 스위칭소자인 트랜지스터가 수직구조로 형성되고, 정보를 저장하는 커패시터는 상기 수직구조의 트랜지스터를 감싸는 스택-트렌치병합형 구조이므로, 메모리셀의 면적을 감소시킬 수 있어서, 집적도를 향상시킬 수 있다. 또한, 수직구조로 형성되는 트랜지스터의 길이가 제1트렌치의 깊이로 결정되기 때문에, 상기 트랜지스터의 길이에 대한 제한을 받지 않게 된다.
또한, 대부분의 공정이 기준의 공정 및 조건을 이용하므로, 고정이 매우 쉽고 자기정렬 방법에 의하여 마스크 수를 현저히 감소시킬 수 있다.
또한, 셀간의 커패시터가 산화막에 의하여 분리되므로, 누설전류를 현저히 줄일 수 있으며, 소프트 에러에도 강한 특성을 갖는다.
또한, 트랜지스터의 소오스영역과 커패시터의 스토리지전극을 연결하는 콘택부위에 대한 공정 마아진이 충분하므로, 이에 대한 공정의 난이도를 극복할 수 있다.
또한, 수직구조로 형성되는 트랜지스터의 게이트전극 형성과 인접하는 트랜지스터간의 연결이 자기정렬방법에 의해 동시에 형성되므로, 폴드(fold)로 된 비트라인 구조를 만들 수 있다.
Claims (31)
- 반도체기판을 이중식각하여 형성된 2층탑형 실리콘필라; 상기 1층 실리콘필라의 상면의 주연부 및 상기 2층 실리콘필라의 측면 둘레에 게이트절연막을 개재하여 형성된 게이트전극; 상기 2층 실리콘필라의 상표면 근방에 불순물 도우핑된 드레인영역; 상기 게이트전극에 인접한 상기 1층 실리콘필라의 측면 상부의 표면근방에 불순물 도우핑된 소오스영역; 상기 게이트전극이 형성된 2층탑형 실리콘필라의 둘레에 절연막을 개재하여 형성되고, 상기 절연막에 형성된 콘택환을 통해 상기 소오스영역과 접촉된 원통형 스토리지 전극 및 상기 원통형 스토리지전극의 둘레에 유전체막을 개재하여 형성된 플레이트전극을 구비함을 특징으로 하는 고집적 반도체메모리장치.
- 제1항에 있어서, 상기 스토리지전극, 유전체막 및 플레이트전극과는 절연막으로 절연되고, 이웃하는 트랜지스터의 게이트전극을 연결시켜 주기 위한 브릿지를 더 구비하는 것을 특징으로 하는 고집적 반도체메모리장치.
- 제2항에 있어서, 상기 게이트전극, 스토리지전극, 플레이트전극 및 브릿지는 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 고집적 반도체메모리장치.
- 제1항에 있어서, 상기 2층탑형 실리콘필라의 둘레에 형성된 절연막중, 상기 게이트전극과 접촉하는 절연막은 게이트절연막으로 사용되는 것을 특징으로 하는 고집적 반도체메모리장치.
- 제4항에 있어서, 상기 2층탑형 실리콘필라의 둘레에 형성된 절연막중, 상기 콘택환 아래의 1층 실리콘필라의 둘레에 형성된 절연막은 분리절연막으로 사용되는 것을 특징으로 하는 고집적 반도체메모리장치.
- 제1항, 또는 제4항, 또는 제5항에 있어서, 상기 게이트절연막 및 절연막은 산화막인 것을 특징으로 하는 고집적 반도체메모리장치.
- 제1, 제2 및 제3절연막이 형성된 제1전도형의 반도체기판에 소정깊이의 제1트렌치를 형성하는 공정; 상기 제1트렌치가 형성된 결과물 전면에 제4절연막을 형성하고, 상기 제4절연막이 형성된 제1트렌치의 내측벽에 제1스페이서를 형성하는 공정; 상기 제1스페이서를 식각마스크로 적용하여 상기 제1트렌치의 폭보다 작게, 상기 제1트렌치의 저부의 반도체기판을 소정깊이로 식각함으로써 제2트렌치를 형성하는 공정; 상기 제2트렌치 상부의 소정부분을 제외한 제2트렌치 내벽에 분리절연막을 형성하는 공정; 결과물 전면에 제1도전층을 침적하여 스토리지전극을 형성하는 공정; 상기 스토리지전극의 표면에 유전체막을 형성하는 공정; 상기 유전체막을 감싸도록 제2도전층을 침적하여 플레이트전극을 형성하는 공정; 상기 제3절연막을 제거하는 공정; 상기 플레이트전극 형성후 통상적인 열산화법을 통하여 산화막을 형성하는 공정; 상기 제2절연막 및 제1스페이서, 상기 제1절연막 및 제4절연막을 차례로 제거하는 공정; 상기 제거공정후 결과물 전면에 게이트절연막 및 제3도전층을 차례로 형성하는 공정; 상기 제3도전층을 식각함으로써 상기 제1스페이서를 제거한 부위에는 게이트전극을, 상기 플레이트전극의 상부에는 브릿지를 형성하는 공정; 상기 게이트전극 및 브릿지의 형성후 결과물 전면에 불순물을 주입하여 제2전도형의 드레인영역을 형성하는 공정을 구비하는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1 및 제2트렌치부와는 절연되며, 상기 드레인영역과는 연결되는 비트라인을 형성하는 공정을 더 구비하는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제8항에 있어서, 상기 비트라인은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1도전층 및 제2도전층은 불순물이 도우핑된 다결정실리콘인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제3도전층은 다결정실리콘인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1, 및 제3절연막은 산화막, 제2절연막은 질화막인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1트렌치의 소정깊이는 약 1㎛ 정도인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항 또는 제13항에 있어서, 상기 제4절연막은 상기 제1트렌치의 형성시 반도체기판에 손상된 결함을 제거하기 위한 산화막인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1스페이서의 형성공정은, 상기 제4절연막이 형성된 결과물 전면에 질화막을 형성한 후 이 질화막의 전면에 대하여 이방성 식각공정을 실시함으로써 이루어지는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제15항에 있어서, 상기 질화막의 두께는 1000Å 정도인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항 또는 제15항에 있어서, 상기 제1스페이서의 두께는, 상기 게이트전극의 두께가 되는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제12항에 있어서, 상기 제2트렌치의 소정깊이는 약 2㎛ 정도인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 분리절연막의 형성공정은, 상기 제2트렌치 내벽에 절연막을 형성하는 단계; 상기 제2트렌치의 일부가 채워지도록 제1마스크패턴을 형성하되, 상기 제1마스크패턴은 상기 제1스페이서의 저부와 소정간격 떨어지도록 형성하는 단계; 및 상기 제1마스크패턴을 적용하여 상기 제2트렌치 내벽에 형성된 절연막을 식각하는 단계를 구비하여 이루어지는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제19항에 있어서, 상기 제1마스크패턴은 절연막의 형성공정후 결과물 전면에 포토레지스트를 도포하고, 에치 백함으로써 형성되는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제19항 또는 제20항에 있어서, 상기 제1마스크패턴은, 상기 제1스페이서의 저부와 약 0.2㎛~0.5㎛ 정도의 간격을 가지도록 형성되는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제19항에 있어서, 상기 제1스페이서의 저부와 상기 제1마스크 패턴과의 간격은 트랜지스터의 소오스영역의 깊이인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항 또는 제19항에 있어서, 상기 분리절연막은 산화막인 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제4절연막은 상기 제1트렌치의 분리절연막으로 사용되는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 스토리지전극의 형성공정은, 상기 분리절연막 형성후 결과물 전면에 제1도전층을 침적하는 단계; 상기 제1도전층 전면에 대하여 이방성 식각공정을 실시함으로써 제1도전층 패턴을 형성하는 단계; 및 상기 제1도전층 패턴 형성후, 제2마스크패턴을 적용하여 상기 제1도전층 패턴을 식각함으로써 스토리지전극을 형성하는 단계를 구비하여 이루어지는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제25항에 있어서, 상기 제2마스크패턴은 상기 제1도전층 패턴 형성후, 결과물 전면에 포토레지스트 도포하여 상기 반도체기판의 표면근처까지 에치 백함으로써 형성되는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 플레이트전극은 상기 유전체막이 형성되어 있는 결과물 전면에 제2도전층을 침적한 후, 상기 유전체막의 표면근처까지 에치 백함으로써 형성되는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제10항에 있어서, 상기 플레이트전극 형성후 통상적인 열산화법을 통하여 산화막을 형성하는 공정시에, 상기 분리절연막이 제거된 제2트렌치 부분을 통하여, 상기 불순물이 도우핑된 다결정실리콘이 구성된 스토리지전극으로부터 불순물이온이 반도체기판쪽으로 확산되어, 트랜지스터의 소오스영역을 형성하는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 드레인영역을 형성하는 공정은, 상기 게이트전극 및 브릿지의 형성후에 실시하지 않고, 상기 제1, 제2 및 제3절연막의 형성공정전에 실시하는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제1트렌치 형성후 결과물 전면에 불순물 이온을 주입함으로써, 상기 제1트렌치 저부 둘레를 따라 소오스영역을 형성하는 공정을 구비하는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
- 제7항에 있어서, 상기 제2트렌치의 내벽에 분리절연막을 형성하는 공정 대신에, 상기 제2트렌치 형성후 결과물 전면에 불순물이온을 주입함으로써 상기 제2트렌치를 감싸는 분리영역을 형성하는 공정을 구비하는 것을 특징으로 하는 고집적 반도체메모리장치의 제조방법.
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