KR940006587B1 - 디램셀의 캐패시터 제조방법 - Google Patents

디램셀의 캐패시터 제조방법 Download PDF

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Abstract

내용 없음.

Description

디램셀의 캐패시터 제조방법
제1도는 종래의 제조 공정도.
제2도는 본 발명에 따른 단면도.
제3도는 본 발명에 따른 사시도.
제4도는 본 발명에 따른 제조 공정도.
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 고집적도의 디램셀을 위한 캐패시터의 제조방법에 관한 것이다.
반도체 장치의 고집적화 추세에 따라 그 점유면적이 점점 감소하고 있다. 그리하여 하나의 트랜지스터와 하나의 캐패시터로 구성되는 디램(DRAM ; Dynamic Random Access Memory)의 경우 제한된 작은 면적내에서 최대의 캐패시터를 확보하기 위한 노력들이 경주되고 있다.
제1(a) ∼(c)도는 종래의 실린더형(cylindrical) 캐패시터의 제조공정도로서 1990년에 간행된 Symposiumon VLSI Technology의 폐이지 13 내지 14에 걸쳐 개시되어 있다. 상기 제1(a)도에서 필드산화막(4), 게이트(6), 비트라인(8) 및 층간절연막(10)이 형성된 제1도전형의 반도체 기판(2) 상면에 폴리마이드(Polyimide)(12)를 스핀 코팅한 후 스토리지노드의 역패턴(reverse pattern)을 형성한다. 그 다음 상기 제1(b)도에서 기판(2) 전면에 화학기상 증착법으로 다결정 실리콘을 증착시켜 제1도전층(14)을 형성한다. 그후 상기 제1도전층(14)상면에 포토레지스터(16)를 도포한 다음 상기 폴리마이드(12) 상면의 제1도전층이 노출될 때까지 에치백(etch back) 공정을 실시한다. 상기 제1(c)도에서 노출된 제1도전층을 제거한 뒤 상기 포토레지스트(16) 및 폴리마이드(12)를 제거한다. 상기한 공정에 의해 실린더형의 스토리지전극(18)이 형성된다. 상기 제1(c)도에서 상기 기판(2)표면에 오산화탄탈륨(Ta2O5)으로 된 유전막(20)과 텅스텐(W)으로된 플레이트전극(22)를 형성하여 실린더형의 캐패시터를 완성한다.
상술한 바와 같이 종래에는 스토리지전극의 양끝단을 기판에 수직하도록 상방향으로 신장시켜 실린더형의 캐패시터를 형성함으로써 캐패시터의 용량을 대폭 증대시킬 수 있다.
그러나 스토리지전극의 패턴을 형성하기 위해 희생층으로 사용된 폴리마이드가 열에 약하다는 성질이 있다. 따라서 다결정 실리콘이 증착되는 정도의 고온에서 상기 폴리마이드가 변형되거나 오염되는 문제점이 있었다.
또한 상기 캐패시터의 요면부가 하나뿐이어서 캐패시터의 증대에 한계가 있다는 문제점이 있었다.
따라서 본 발명의 목적은, 디램셀의 캐패시터 제조방법에 있어서 열에 의해 변형되거나 오염되지 않는 스토리지전극 패턴 형성을 희생층을 사용하는 디램셀의 캐패시터 제조방법을 제공함에 있다.
본 발명의 다른 목적은, 디램셀의 캐패시터 제조방법에 있어서 용이하고 신뢰성 있는 공정으로 용량이 극대화된 캐패시터를 형성하는 방법을 제공함에 있다.
상기한 바와 같은 목적을 달성하기 위하여, 본 발명은 스토리지전극의 패턴을 형성하기 위한 희생층으로 폴리마이드 대신 산화막을 사용함을 특징으로 한다.
본 발명의 다른 목적을 달성하기 위하여, 본 발명은 산화막을 희생층으로 하여 제1요면부를 형성한 후 상기 요면부내에 산화막으로된 스페이서를 형성한 다음, 도전층을 형성하고 상기 요면부 및 도전층 상면에 형성된 도전층을 제거하여 다수개의 요면부를 가지는 캐패시터를 형성함을 특징으로 한다. 따라서 다수개의 요면부가 모두 캐페시터의 스토리지전극으로 작용되므로 대용량의 캐패시터가 얻어진다.
이하 본 발명을 첨부한 도면을 참조하여 상세히 설명한다.
제2도는 본 발명에 따른 사시도로서, 필드산화막(28)이 형성된 제1도전형의 반도체기판(26)과, 상기 기판(26)내의 채널영역에 의해 서로 소정거리 이격되는 제2도전형의 소오스(34) 및 드레인영역(36)과, 상기 채널영역 상부 및 필드산화막(28) 상면에 형성된 게이트(32)와, 상기 소오스(34)에 접촉되고 그와 이웃한 두 게이트 상부에 걸쳐서 다수개의 요면부(64,66,68,70)를 갖는 스토리지전극(72)을 도시하고 있다.
제3도는 본 발명에 따른 단면도로서 상기 제2도의 A-A'선 방향으로 자른 단면도이다. 상기 제2도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다. 상기 제3도에서는 두개의 트랜지스터와 두개의 캐패시터를 도시하고 있다. 각각의 캐패시터를 다수개의 요면부를 가지는 스토리지전극(72)과 상기 스토리 지전극(72) 표면에 적층된 유전막(74) 및 플레이트전극(76)으로 이루어진다.
제4(a)∼(f)는 본 발명의 일실시예에 따른 제조공정도로서, 상기 제2도 및 제3도와 같은 명칭에 해당하는 것은 같은 번호를 사용하였음에 유의해야 한다.
제4(a)도를 참조하면, 2000Å∼3000Å의 두께를 갖는 필드산화막(28)과, 100Å∼200Å의 두께를 갖는 게이트산화막(30)과, 채널영역에 의해 서로 소정거리 이격되는 제2도전형의 소오스(34) 및 드레인(36)과, 상기 채널영역 상부 및 필드산화막(28) 상면의 게이트(32)와, 상기 게이트(32) 측벽에 절연막 스페이서(38)가 제1도 전형의 반도체기판(26)상에 형성되어 있다. 상기 기판(26) 상면에, 각각 500Å∼1000Å의 두께를 갖는 제1산화막(40)과 질확막(42)을 순차적으로 적층한 다음 상기 기판(26) 상면에 0.5μm∼1μm의 두께로 포토레지스트를 도포한 후 사진식각 공정을 실시하여 스토리지전극이 형성될 영역에 제1포토레지스트 패턴(44)을 잔류시킨다. 그후 제1포토레지스트 패턴(44) 사이에 제2산화막(46)을 충진한후 상기 제1포토레지스트 패턴(44)의 상면이 드러날때까지 에치백 공정을 실시한다. 여기서 상기 제1포토레지스터 패턴(44) 사이의 충진 물질로서 산화막 대신 질화막이나 SOG(Spin on Glass)막을 사용할 수도 있다.
그다음 제4(b)도를 참조하면, 상기 제1포토레지스트 패턴(44)를 제거하여 제1요면부(54)로된 스토리지전극의 역패턴을 형성한다. 여기서 잔류된 제2산화막 벽(46)은 스토리지 노드의 패턴을 형성하기 위한 희생층이다.
그다음 제4(c)도를 참조하면, 노출된 질화막(42) 및 하면의 제1산화막(40)을 제거하여 상기 소오스영역(34)의 상면을 노출시킨 다음, 상기 기판(26) 표면에 노출된 소오스영역(34)에 접촉되는 제1다결정실리콘층(48)을 형성한다. 상기 제1다결정 실리콘층(48)의 두께는 1000Å정도이다. 그후 상기 기판(26) 상부에 포토레지스트(50)를 도포한 후 상기 제 2 산화막 벽(46) 상면의 제 1다결정 실리콘층(48)의 표면이 노출될때까지 에치백 공정을 실시하여 제2포토레지스트 패턴(50)을 형성한다.
그 다음 제4(d)도를 참조하면, 노출된 제1다결정실리콘층(48)을 제거하여 상기 제1요면부(54)에 인접하는 스토리지전극(52)을 형성한 다음, 상기 제1요면부(54)내에 잔류하는 제2포토레지스트 패턴(50)의 일부분을 제거하여 개구부(56)를 형성한다. 여기서 상기 개구부(56)는 상기 제1요면부(54)내에서 잔류하는 제2포토레지스트 패턴(50)의 서로 마주보는 2개의 측벽을 가진다. 그 다음 상기 기판(26) 상면에 1500Å정도의 두께를 갖는 제3산화막을 형성한 후 에치백 공정을 실시하여 상기 개구부(56)의 각 측벽에 제3산화막으로 된 스페이서(58)를 형성한다.
그 다음 제4(e)도를 참조하면, 상기 제2포토레지스트 패턴(50)을 제거한 후, 상기 기판(26) 상면에 500Å∼1000Å의 두께를 갖는 제2다결정실리콘층(60)을 형성한 다음, 상기 기판(26) 상면에 포토레지스트를 도포한 후 상기 제2산화막 벽(46) 상면 및 제3산화막으로 된 스페이서(58) 상면의 제2다결정 실리콘층(60)의 표면이 노출될때까지 에치백 공정을 실시하여 제3포토레지스트 패턴(62)을 형성한다.
그 다음 제4(f)도를 참조하면, 노출된 제2다결정실리콘층(60)을 제거한 후 상기 제3포토레지스트 패턴(62)과 제3산화막으로 된 스페이서(58)를 제거하여 제2, 제3, 제4 및 제5 요면부(64,66,68,70)를 갖는 스토리지전극(72)을 형성한다.
그후 상기 제1산화막 벽(46)과 그 하면의 질화막(42) 및 산화막(40)을 제거한 다음, 상기 기판(26) 상면에 유전막(74)과 플레이트 전극(76)을 형성하여, 제3도에 도시한 다수개의 요면부를 가지는 멀티 쳄버형 캐패시터를 완성한다. 여기서 상기 유전막(74)은 오산화탄탈륨(Ta2O5),ONO막, PZT막 등으로 이루어질수 있으며, 이때 각 막의 두께는 선화막으로의 환산두께가 30Å∼80Å이 되도록 한다. 한편 상기 플레이트전극(76)은 1000Å∼3000Å의 두께를 갖는다.
상술한 실시예에서는 제1요면부내의 개구부 형성시, 상기 개구부의 두 측벽만이 상기 제1요면부의 벽으로 부터 소정거리 이격되되록 하여 상기 제1요면부의 중앙영역의 요면부를 감싸는 고리모양의 요면부 및 그 외부에서 좌우 대칭되는 두 요면부로 이루어지는 스토리지 전극을 형성하였다. 그러나 본 발명의 다른 실시예에서는 상기 제1요면부내의 개구부 형성시 상기 개구부의 네 측벽이 상기 제1요면부의 벽으로부터 소정거리 이격되도록 하여, 상기 제1요면부의 중앙영역의 요면부를 감싸는 제1 및 제2의 고리모양의 요면부로 이루어지는 스토리지 전극을 형성할 수도 있다.
상술한 바와 같이 본 발명은 디램셀의 캐패시터 제조방법에 있어서 스토리지노드의 패턴을 형성하기 위한 희생층으로 종래의 폴리마이드 대신 산화막을 사용하였다. 그 결과 후속되는 다결정 실리콘의 증착 공정이 고온으로 실시되더라도 산화막으로 형성된 희생층은 변형 및 오염이 발생하지 않아 원하는 스토리지노드의 패턴을 형성할 수 있을뿐만 아니라 공정의 수율을 향상 시킬 수 있는 효과가 있다.
또한 제1요면부에 접하는 스토리지 전극 패던내에 스페이서를 형성함에 의해 상기 제1요면부내에 다수개의 요면부를 형성함으로써 종래의 실린더형 캐패시터보다 훨씬 더 캐패시턴스를 증대시킬 수 있는 효과도 있다. 그 결과 64M급 이상의 고집적도 반도체 메모리 장치에서도 면적의 증가없이 충분한 캐패시던스를 확보할 수 있어 동작의 신뢰성을 얻을 수 있는 효과가 있다.

Claims (14)

  1. 하나의 트랜지스터와 하나의 캐패시터를 구비하는 디램셀의 캐패시터 제조방법에 있어서, 상기 트랜지스터가 형성된 제1도전형의 반도체 기판 상면에 제1절연막과 제2절연막과 제1포토레지스트를 순차적으로 형성한 후 소정의 확산영역 및 그 양쪽에 이웃한 게이트 상부에 걸치는 영역을 제외하여 상기 제1포토레지스트를 제거하는 제 1공정과, 잔류된 상기 제 1포토레지스트 패턴 사이에 제 3 절연막을 충진한 후 상기 잔류된 제1포토레지스트를 제거하여 제3절연막으로 된 벽 및 상기 제3절연막벽으로 둘러싸인 제1요면부를 형성하는 제2공정과, 노출된 제2절연막 및 그 하면의 제1절연막을 식각하여 상기 소정의 확산영역 상면을 노출시킨 후 상기 기판 표면에 제1도전층을 형성하는 제 3공정과, 상기 제1도전층 상면에 제 2포토레지스트를 도포한 후 상기 제3절연막으로 된 벽 상면의 상기 제1도전층이 노출될 때까지 에치백 공정을 실시하는 제4공정과, 상기 노출된 제1도전층 및 제2포토레지스터를 제거하여 스토리지전극을 형성하는 제5공정을 순차적으로 구비함을 특징으로 하는 디램셀의 캐패시터 제조방법.
  2. 제1항에 있어서, 상기 제1절연막이 산화막임을 특징으로하는 디램셀의 캐패시터 제조방법.
  3. 제1항에 있어서, 상기 제2절연막이 질화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  4. 제 1항에 있어서, 상기 제 3 절연막이 산화막, 질화막 또는 스핀온 글래스막 등임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  5. 제1항에 있어서, 상기 제1도전층이 다결정 실리콘층임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  6. 하나의 트랜지스트와 하나의 캐패시터를 구비하는 디램셀의 캐패시터 제조방법에 있어서, 상기 트랜지스터가 형성된 제1도전형의 반도체 기판 상면에 소정의 확산영역 및 그 양쪽에 이웃한 게이트 상부에 걸치는 영역을 제외한 영역의 산화막으로 된 벽 및 상기 산화막 벽에 의해 둘러싸인 제1요면부를 형성하는 제1공정과, 상기 제1요면부내에 상기 소정의 확산영역과 접촉하는 제1도전층을 형성하는 제 2공정과, 상기 제 1도전층 상면에 제 1포토레지스트를 도포한 후 상기 산화막으로 된 벽 상면의 상기 제 1도전층이 노출될 때까지 에치백 공정을 실시하는 제3공정과, 상기 공정에 의해 노출된 상기 제1도전층을 제거한 후 상기 제1요면부내에 잔류하는 제1포토레지스트의 일부분을 상기 제1도전층이 노출될때까지 식각하여 개구부를 형성한 다음 상기 개구부 내벽에 절연막 스페이서를 형성하는 제4공정과, 상기 제1포토레지스트를 제거한 후 상기 기판 상면에 제2도전층을 형성하는 제5공정과, 상기 제2도전층 상면에 제2포토레지스를 도포한 후 상기 산화막으로 된 벽 및 절연막 스페이서 상면의 제2도전층이 노출될때까지 에치백 공정을 실시하는 제 6공정과, 상기 노출된 제 2도전층을 제거한 후 상기 제 2포토레지스트 및 절연 막 스페이서를 제거하여 상기 제1요면부에 해당하는 영역내에서 다수개의 요면부를 갖는 스토리지전극을 형성하는 제 7공정을 순차적으로 구비함을 특징으로 하는 디램셀의 캐패시터 제조방법.
  7. 제6항에 있어서, 상기 제4공정에서 형성되는개구부가 상기 제1요면부의 마주보는 두 벽으로 부터 소정거리 이격되는 제1및 제2측벽과, 상기 제1 및 제2측벽 사이의 제1도전층으로 된 제3 및 제4측벽으로 이루어짐을 특징으로 하는 디램셀의 캐패시터 제조방법.
  8. 제6항에 있어서, 상기 제4공정에서 형성되는 개구부가 상기 제1요면부의 각벽으로부터 소정거리 이격되는 네 측벽으로 이루어짐을 특징으로 하는 디램셀의 캐패시터 제조방법.
  9. 제6항에 있어서, 상기 제1도전층이 다결정 실리콘층임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  10. 제6항에 있어서, 상기 제2도전층이 다결정 실리콘층임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  11. 제6항에 있어서, 상기 절연막 스페이서가 산화막으로 이루어짐을 특징으로 하는 디램셀의 캐패시터 제조방법.
  12. 제6항에 있어서, 상기 제1공정을 실시하기 전에 상기 기판 상면에 제1및 제2절연막을 순차적으로 형성하는 공정을 더 구비함을 특징으로 하는 디램셀의 캐패시터 제조방법.
  13. 제12항에 있어서, 상기 제1절연막이 산화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
  14. 제12항에 있어서, 상기 제2절연막이 질화막임을 특징으로 하는 디램셀의 캐패시터 제조방법.
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