JPH04350965A - 半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造 - Google Patents

半導体メモリー装置のメモリーセルに用いられるキャパシターの製造方法及びその構造

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JPH04350965A
JPH04350965A JP3271780A JP27178091A JPH04350965A JP H04350965 A JPH04350965 A JP H04350965A JP 3271780 A JP3271780 A JP 3271780A JP 27178091 A JP27178091 A JP 27178091A JP H04350965 A JPH04350965 A JP H04350965A
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置に関するもの
で、特に高集積度の半導体メモリー装置、中でもＤＲＡ
Ｍのメモリーセルに用いられるキャパシターの製造方法
及びその構造に関するものである。
【０００２】
【従来の技術】近来の半導体装置の高集積化の趨勢によ
り、これに用いられるメモリーセル等の占有面積は減少
して行く傾向にある。そのため、メモリーセルが一つの
トランジスタと一つのキャパシターとから構成されるＤ
ＲＡＭの場合、制限された小面積内で最大の容量を確保
する努力が試みられている。
【０００３】図９〜図１２は従来のシリンダ形（ｃｙｌ
ｉｎｄｒｉｃａｌ）　キャパシターの製造工程図であっ
て、１９９０年シンポジウムオンＶＬＳＩテクノロジ（
Ｓｙｍｐｏｓｉｕｍ　ｏｎ　ＶＬＳＩ　Ｔｅｃｈｎｏｌ
ｏｇｙ，　ＰＰ１３〜１４）　誌に開示されている。
【０００４】図９でフィールド酸化膜４、ゲート６、ビ
ットライン８及び層間絶縁膜１０が形成された第１導電
形の半導体基板２の上面にポリイミド１２をスピン塗布
してから、ストレージ電極の逆パターンを形成する。そ
の後に、図１０で基板２の全面に化学気相蒸着法で多結
晶シリコンを蒸着させて導電層１４を形成する。そして
、導電層１４の上面にフォトレジスト１６を塗布してか
ら、ポリイミド１２の上面の導電層１４が露出するまで
エッチング工程を実施する。図１１で、露出した導電層
１４を除去してから、フォトレジスト１６及びポリイミ
ド１２を除去する。これまでの工程によってシリンダ形
のストレージ電極１８が形成される。そして、図１２で
基板２の表面に５酸化タンタラム（Ｔａ２Ｏ５）から成
る誘電膜２０とタングステン（Ｗ）から成るプレート電
極２２を形成してシリンダ形キャパシターを完成する。
【０００５】このように従来では、ストレージ電極の両
終端を基板に直立するように上方向に伸張してシリンダ
形のキャパシターを形成することによって、キャパシタ
ーの容量を大幅に増大させていた。しかし、ストレージ
電極のパターンを形成するために犠牲層として使用され
るポリイミドが高温に弱い性質があるため、多結晶シリ
コンが蒸着されるときの高温でポリイミドが変形したり
、汚染されたりする問題点があった。また、できあがっ
たキャパシターの凹面が一つだけであるので、容量の増
大に限界があるという問題点もあったのである。
【０００６】
【発明が解決しようとする課題】したがって本発明の目
的は、ＤＲＡＭ等のメモリーセルのキャパシターの製造
方法において、高温で変形したり、汚染されたりしない
ストレージ電極のパターン形成用の犠牲層を使用したキ
ャパシターの製造方法を提供することにある。あるいは
、容易で、信頼性の高い工程で容量が極大化したキャパ
シターが形成できる方法を提供することにある。また、
本発明の他の目的は、容量を増大させるために複数個の
凹面を有したキャパシターを提供することにある。
【０００７】
【課題を解決するための手段】上記のような目的を達成
するために本発明は、ストレージ電極のパターンを形成
するための犠牲層としてポリイミドに換えて酸化膜を使
用したことを特徴とする。また、本発明の他の目的を達
成するために、酸化膜から成る第１犠牲層で第１凹面部
を形成してから、この第１凹面部内に酸化膜から成る第
２犠牲層を形成する。その後に、これらの上面に導電層
を形成して複数個の凹面を有するストレージ電極を形成
したことを特徴とする。
【０００８】
【作用】このように、本発明ではポリイミドに換えて酸
化膜を使用しことで、高温でも変形せず、汚染の心配の
ない製造方法を提供でき、また、複数個の凹面をストレ
ージ電極に設けたことで表面積を大幅に増大でき、それ
によってキャパシターの容量を増大することが可能とな
る。
【０００９】
【実施例】以下、本発明を添付の図面を参照して詳細に
説明する。図１は本発明によるキャパシターの斜視図で
あって、フィールド酸化膜２８が形成された第１導電形
の半導体基板２６と、基板２６内のチャネル領域によっ
て相互に所定距離離隔された第２導電形のソース３４及
びドレイン３６と、チャネル領域の上部及びフィールド
酸化膜２８の上面に形成されたゲート３２と、ソース３
４に接触し、ソース３４及びこれに隣接した二つのゲー
トの上部に複数個の凹面６４、６６、６８、７０を有す
るストレージ電極７２とを図示している。
【００１０】図２は本発明によるキャパシターの端面図
であって、図１のＡ−Ａ′線に沿った端面図である。図
１と同じ名称に該当するものは同じ番号を使用している
。尚、図２においては、図１では示さなかった図１のキ
ャパシターに隣接するキャパシターも図示しており、各
キャパシターは、複数個の凹面を有するストレージ電極
７２と、図１には示されていないストレージ電極７２の
表面に積層された誘電膜７４と、プレート電極７６とか
ら構成されている。
【００１１】図３〜図８は本発明によるキャパシターの
一実施例の製造工程図であって、図１及び図２と同じ名
称に該当するものは同じ番号を使用している。また、各
図とも図２と同様の端面を図示している。
【００１２】先ず、図３では次のことを示している。２
０００Å〜３０００Åの厚さをもつフィールド酸化膜２
８と、１００Å〜２００Åの厚さをもつゲート酸化膜３
０と、チャネル領域によって相互に所定距離離隔された
第２導電形のソース３４及びドレイン３６と、チャネル
領域の上部及びフィールド酸化膜２８の上部のゲート３
２と、ゲート３２側壁に形成された絶縁膜スペーサ３８
とが形成された第１導電形の半導体基板２６の上面に、
各々が５００Å〜１０００Åの厚さをもった第１酸化膜
４０及び窒化膜４２を順次に積層する。その後に、この
ような基板２６の上面に０．５μｍ〜１μｍの厚さで第
１フォトレジスト４４を塗布してから、光食刻工程を実
施してストレージ電極を形成する領域のみ第１フォトレ
ジスト４４を残留させる。そして、第１フォトレジスト
４４を除去した領域に第２酸化膜４６を充填してから、
第１フォトレジスト４４の表面が現われるまでエッチン
グ工程を実施する。ここで、第２酸化膜４６は酸化膜で
あるが、この換わりに窒化膜またはＳＯＧ（Ｓｐｉｎ　
ｏｎ　Ｇｌａｓｓ）　膜を使用することもできる。
【００１３】図４で、第１フォトレジスト４４を除去し
た後に残った第２酸化膜４６がストレージ電極の逆パタ
ーンを形成しており、この第２酸化膜４６がストレージ
電極を形成するための第１犠牲層となる。そして、第１
フォトレジスト４４を除去した領域が第１凹面部５４で
あり、ここにストレージ電極が形成される。
【００１４】図５で、露出した窒化膜４２及びその下の
第１酸化膜４０を除去してソース３４の上面を露出させ
る。その後に、露出したソース３４に接触する第１多結
晶シリコン層４８を基板２６の表面に形成する。この第
１多結晶シリコン層４８の厚さは１０００Å程度である
。その後、基板２６の上面に第２フォトレジスト５０を
塗布してから、第２酸化膜４６の上部の第１多結晶シリ
コン層４８が露出するまでエッチング工程を実施する。
【００１５】図６で、露出した第１多結晶シリコン層４
８を除去して、第１凹面部５４の表面に沿ったストレー
ジ電極５２を形成する。
【００１６】尚、ここで第２フォトレジスト５０及び第
２酸化膜４６を除去し、誘電膜とプレート電極とをスト
レージ電極５２の上面に形成すれば、高温による変形や
、汚染の心配のないシリンダー形キャパシターを形成す
ることが可能である。
【００１７】その後に、第１凹面部５４内に残留する第
２フォトレジスト５０の一部分を除去して開口部５６を
形成する。この開口部５６は、第１凹面部５４の対向す
る二つの壁すなわち第１多結晶シリコン層５２から所定
距離離隔され、第２フォトレジスト５０から成る第１及
び第２側壁と、この第１及び第２側壁間の露出した第１
多結晶シリコン層５２から成る第３及び第４側壁（図示
しない）とで構成されている。その後に、基板２６の上
面に１５００Å程度の厚さをもつ第３酸化膜５８を形成
してからエッチング工程を実施して、第３酸化膜５８を
除去する。このとき、開口部５６の各側壁の第３酸化膜
５８のみが残留する。この残留した第３酸化膜５８が第
２犠牲層となる。
【００１８】図７で、残りの第２フォトレジスト５０を
除去してから、基板２６の上面に５００Å〜１０００Å
の厚さをもつ第２多結晶シリコン層６０を形成する。そ
の後に、基板２６の上面に第３フォトレジスト６２を塗
布してから、第２酸化膜４６及び第３酸化膜５８の上部
の第２多結晶シリコン層６０が露出するまでエッチング
工程を実施する。
【００１９】図８で、露出した第２多結晶シリコン層６
０を除去してから、第３フォトレジスト６２と第３酸化
膜５８を除去すると、第１、第２、第３及び第４凹面６
８、６６、６４、７０をもつストレージ電極７２が形成
されている。その後に、第１酸化膜４６とその下の窒化
膜４２及び酸化膜４０とを除去する。
【００２０】最後に、基板２６の上面に誘電膜７４とプ
レート電極７６を形成して複数個の凹面を有するキャパ
シターを完成する。これをマルチチャンバ形キャパシタ
ーと呼ぶ。ここで、誘電膜７４は５酸化タンタラム（Ｔ
ａ２Ｏ５）、ＯＮＯ膜、ＰＺＴ膜等で形成することがで
き、酸化膜としての換算厚さは３０Å〜８０Åである。 一方、プレート電極７６は１０００Å〜３０００Åの厚
さをもつ。
【００２１】上述のように本発明の一実施例においては
、第１凹面部５４内に開口部５６を形成する際に、開口
部５６の第１、第２側壁のみが第１凹面部５４の壁すな
わち第１多結晶シリコン層５２から所定距離離隔される
ようにして、第１凹面部５４の中央領域の第１凹面６８
及びこれを囲こむ環状の第２凹面６６及びこれらを挟ん
で図中左右対称に位置する第３凹面６４と第４凹面７０
を形成した。しかし、本発明の他の実施例においては、
第１凹面部内に開口部を形成する際に、開口部の四つの
側壁が全部第１凹面部の壁すなわち多結晶シリコン層か
ら所定距離離隔されるようにすることで、第１凹面部の
中央領域の第１凹面を囲こんで第２及び第３の環状の凹
面を形成することも可能である。
【００２２】
【発明の効果】上述のように本発明は、半導体メモリー
装置のメモリーセルに用いられるキャパシターの製造方
法及びその構造において、ストレージ電極のパターンを
形成するための犠牲層として、従来のポリイミドの換わ
りに酸化膜を使用するようにしたことで、後続の高温の
多結晶シリコン蒸着工程が実施されても、酸化膜で形成
された犠牲層は変形や汚染の発生がなく、所望のストレ
ージ電極のパターンを形成することができるばかりでな
く、工程の歩留りを向上させる効果がある。また、スト
レージ電極のパターンである第１凹面部内にも犠牲層を
形成することによって、ストレージ電極に複数個の凹面
を形成することができ、従来のシリンダ型キャパシター
よりさらに容量を増大させることができる効果もある。 その結果、６４Ｍ級以上の高集積度の半導体メモリー装
置においても、面積を増加させることなく充分な容量を
確保することができ、動作の信頼性を得ることができる
効果もある。
【図面の簡単な説明】
【図１】本発明によるキャパシターの斜視図である。
【図２】本発明によるキャパシターの図１のＡ−Ａ′に
沿った端面図である。
【図３】本発明によるキャパシターの第１犠牲層を形成
する際の製造工程図である。
【図４】本発明によるキャパシターの第１凹面部を形成
する際の製造工程図である。
【図５】本発明によるキャパシターの第１導電層を形成
する際の製造工程図である。
【図６】本発明によるキャパシターの開口部及び第２犠
牲層を形成する際の製造工程図である。
【図７】本発明によるキャパシターの第２導電層を形成
する際の製造工程図である。
【図８】本発明によるキャパシターの第１、第２、第３
及び第４凹面を形成する際の製造工程図である。
【図９】従来技術によるキャパシターの断面図である。
【図１０】従来技術によるキャパシターの製造工程図で
ある。
【図１１】従来技術によるキャパシターの製造工程図で
ある。
【図１２】従来技術によるキャパシターの製造工程図で
ある。
【符号の説明】
２６……半導体基板 ２８……フィールド酸化膜 ３０……ゲート酸化膜 ３２……ゲート ３４……ソース ３６……ドレイン ３８……絶縁膜スペーサ ６４……第３凹面 ６６……第２凹面 ６８……第１凹面 ７０……第４凹面

Claims (17)

    【特許請求の範囲】
  1. 【請求項１】　　一つのトランジスタと一つのキャパシ
    ターとを具備するＤＲＡＭ等のメモリーセルに用いられ
    るキャパシターの製造方法において、トランジスタが形
    成された第１導電形の半導体基板の上面に第１絶縁膜と
    第２絶縁膜と第１フォトレジストとを順次に形成してか
    ら、所定の拡散領域及びこれに隣接したゲートの上部の
    領域以外の第１フォトレジストを除去する第１工程と、
    第１フォトレジストが除去された領域に第３絶縁膜を充
    填してから、残留している第１フォトレジストを除去し
    て第３絶縁膜から成る犠牲層及びこの犠牲層で囲まれた
    凹面部を形成する第２工程と、第２工程で露出した第２
    絶縁膜及びその下の第１絶縁膜を食刻してその下の拡散
    領域の上面を露出させてから、基板の表面に導電層を形
    成する第３工程と、導電層の上面に第２フォトレジスト
    を塗布してから、前記犠牲層の上部の導電層が露出する
    までエッチング工程を実施する第４工程と、露出した導
    電層及び第２フォトレジストを除去してストレージ電極
    を形成する第５工程とを順次に実施することを特徴とす
    る半導体メモリー装置のメモリーセルに用いられるキャ
    パシターの製造方法。
  2. 【請求項２】　　第１絶縁膜が酸化膜である請求項１記
    載の半導体メモリー装置のメモリーセルに用いられるキ
    ャパシターの製造方法。
  3. 【請求項３】　　第２絶縁膜が窒化膜である請求項１記
    載の半導体メモリー装置のメモリーセルに用いられるキ
    ャパシターの製造方法。
  4. 【請求項４】　　第３絶縁膜が、酸化膜又は窒化膜又は
    ＳＯＧ膜である請求項１記載の半導体メモリー装置のメ
    モリーセルに用いられるキャパシターの製造方法。
  5. 【請求項５】　　導電層が多結晶シリコン層である請求
    項１記載の半導体メモリー装置のメモリーセルに用いら
    れるキャパシターの製造方法。
  6. 【請求項６】　　一つのトランジスタと一つのキャパシ
    ターとを具備するＤＲＡＭ等のメモリーセルに用いられ
    るキャパシターの製造方法において、トランジスタが形
    成された第１導電形の半導体基板上面の所定の拡散領域
    及びこれに隣接したゲートの上部の領域以外に酸化膜か
    ら成る第１犠牲層を形成し、同時に、この第１犠牲層に
    よって囲まれた第１凹面部を形成する第１工程と、第１
    凹面部内の拡散領域と接触する第１導電層を基板上面に
    形成する第２工程と、第１導電層の上面に第２フォトレ
    ジストを塗布してから、第１犠牲層の上部の第１導電層
    が露出するまでエッチング工程を実施する第３工程と、
    第３工程によって露出した第１導電層を除去してから、
    第１凹面部内に残留している第２フォトレジストの一部
    分を第１導電層が露出するまで食刻して開口部を形成し
    、この開口部の内壁に第２犠牲層を形成する第４工程と
    、第２フォトレジストを除去してから、基板上面に第２
    導電層を形成する第５工程と、第５工程後の基板上面に
    第３フォトレジストを塗布してから、第１及び第２犠牲
    層の上部の第２導電層が露出するまでエッチング工程を
    実施する第６工程と、露出した第２導電層を除去してか
    ら第３フォトレジスト及び第２犠牲層を除去して、第１
    凹面部内に複数個の凹面をもつストレージ電極を形成す
    る第７工程とを順次に実施することを特徴とする半導体
    メモリー装置のメモリーセルに用いられるキャパシター
    の製造方法。
  7. 【請求項７】　　第４工程で形成される開口部の側壁が
    、第１凹面部の対向する二つの壁から所定距離離隔され
    、第２フォトレジストから成る第１及び第２側壁と、こ
    の第１及び第２側壁間の露出した第１導電層から成る第
    ３及び第４側壁とからなる請求項６記載の半導体メモリ
    ー装置のメモリーセルに用いられるキャパシターの製造
    方法。
  8. 【請求項８】　　第４工程で形成される開口部が、第１
    凹面部の各壁から所定距離離隔され、第２フォトレジス
    トから成る四つの側壁からなる請求項６記載の半導体メ
    モリー装置のメモリーセルに用いられるキャパシターの
    製造方法。
  9. 【請求項９】　　第１導電層が多結晶シリコン層である
    請求項６記載の半導体メモリー装置のメモリーセルに用
    いられるキャパシターの製造方法。
  10. 【請求項１０】　　第２導電層が多結晶シリコン層であ
    る請求項６記載の半導体メモリー装置のメモリーセルに
    用いられるキャパシターの製造方法。
  11. 【請求項１１】　　第２犠牲層が酸化膜で形成される請
    求項６記載の半導体メモリー装置のメモリーセルに用い
    られるキャパシターの製造方法。
  12. 【請求項１２】　　第１工程を実施する前に、基板上面
    に第１及び第２絶縁膜を順次に形成する工程を実施する
    請求項６記載の半導体メモリー装置のメモリーセルに用
    いられるキャパシターの製造方法。
  13. 【請求項１３】　　第１絶縁膜が酸化膜である請求項１
    ２記載の半導体メモリー装置のメモリーセルに用いられ
    るキャパシターの製造方法。
  14. 【請求項１４】　　第２絶縁膜が窒化膜である請求項１
    ２記載の半導体メモリー装置のメモリーセルに用いられ
    るキャパシターの製造方法。
  15. 【請求項１５】　　半導体メモリー装置のメモリーセル
    に用いられるキャパシターであって、所定の拡散領域に
    接触し、この拡散領域とこれに隣接するゲートの上部に
    かけて複数個の凹面部をもつストレージ電極と、このス
    トレージ電極の表面に誘電膜を中間層として形成された
    プレート電極とから構成される半導体メモリー装置のメ
    モリーセルに用いられるキャパシター。
  16. 【請求項１６】　　ストレージ電極が、所定の拡散領域
    の上部の第１凹面と、第１凹面を囲こむ環状の第２凹面
    と、第２凹面を挟んで対称の位置で第２凹面に隣接する
    第３及び第４凹面を包含している請求項１５記載の半導
    体メモリー装置のメモリーセルに用いられるキャパシタ
    ー。
  17. 【請求項１７】　　ストレージ電極が、所定の拡散領域
    の上部の第１凹面と、第１凹面を囲こむ環状の第２凹面
    と、第２凹面を囲こむ環状の第３凹面とを包含している
    請求項１５に記載の半導体メモリー装置のメモリーセル
    に用いられるキャパシター。
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