JPH04298074A - スタックキャパシタを備えたｄｒａｍおよびその製造方法 - Google Patents
スタックキャパシタを備えたｄｒａｍおよびその製造方法Info
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- JPH04298074A JPH04298074A JP3280098A JP28009891A JPH04298074A JP H04298074 A JPH04298074 A JP H04298074A JP 3280098 A JP3280098 A JP 3280098A JP 28009891 A JP28009891 A JP 28009891A JP H04298074 A JPH04298074 A JP H04298074A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
- H01L28/40—Capacitors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/03—Making the capacitor or connections thereto
- H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】本発明は高集積半導体メモリ素子でスタッ
クキャパシタ（Ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ
）を備えたＤＲＡＭセルおよびその製造方法に関するも
ので、特にキャパシタのキャパシタンスを増加させるた
め、トンネル形態の空間を有する電荷貯蔵電極と、上記
電荷貯蔵電極外部表面と空間内部表面にキャパシタ誘電
体膜およびプレート電極を形成させたスタックキャパシ
タを備えたＤＲＡＭセルおよびその製造方法に関するも
のである。
クキャパシタ（Ｓｔａｃｋｅｄ ｃａｐａｃｉｔｏｒ
）を備えたＤＲＡＭセルおよびその製造方法に関するも
ので、特にキャパシタのキャパシタンスを増加させるた
め、トンネル形態の空間を有する電荷貯蔵電極と、上記
電荷貯蔵電極外部表面と空間内部表面にキャパシタ誘電
体膜およびプレート電極を形成させたスタックキャパシ
タを備えたＤＲＡＭセルおよびその製造方法に関するも
のである。
【０００２】ＤＲＡＭの集積度が増加するに従って次世
代ＤＲＡＭに適用できる新たな形態を電荷貯蔵電極構造
が開発されている。そのようなセル構造を観察してみる
と、円筒型構造（Ｃｙｌｉｎｄｒｉｃａｌ Ｓｔｒｕ
ｃｔｕｒｅ）、フィン構造（Ｆｉｎ Ｓｔｒｕｃｔｕ
ｒｅ）、拡張スタックキャパシタ（Ｓｐｒｅａｄ ｓ
ｔａｃｋｅｄ Ｃａｐａｓｉｔｏｒ）および取り囲ん
だゲートセル（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ Ｃｅｌｌ）などがある。
代ＤＲＡＭに適用できる新たな形態を電荷貯蔵電極構造
が開発されている。そのようなセル構造を観察してみる
と、円筒型構造（Ｃｙｌｉｎｄｒｉｃａｌ Ｓｔｒｕ
ｃｔｕｒｅ）、フィン構造（Ｆｉｎ Ｓｔｒｕｃｔｕ
ｒｅ）、拡張スタックキャパシタ（Ｓｐｒｅａｄ ｓ
ｔａｃｋｅｄ Ｃａｐａｓｉｔｏｒ）および取り囲ん
だゲートセル（Ｓｕｒｒｏｕｎｄｉｎｇ Ｇａｔｅ
Ｔｒａｎｓｉｓｔｏｒ Ｃｅｌｌ）などがある。
【０００３】しかし、このような構造等は製造工程が著
しく難しく、工程数が多くて、ＤＲＡＭ製品に対する大
量生産時に必須的に考慮すべきである製造コストおよび
信頼性に問題が生じる。
しく難しく、工程数が多くて、ＤＲＡＭ製品に対する大
量生産時に必須的に考慮すべきである製造コストおよび
信頼性に問題が生じる。
【０００４】したがって、本発明は上記の製造工程が著
しく難しく、単位工程が多いといった従来技術から発生
される問題点を解決し、キャパシタ容量を増大すること
ができるスタックキャパシタを備えたＤＲＡＭおよびそ
の製造方法を提供することにその目的がある。
しく難しく、単位工程が多いといった従来技術から発生
される問題点を解決し、キャパシタ容量を増大すること
ができるスタックキャパシタを備えたＤＲＡＭおよびそ
の製造方法を提供することにその目的がある。
【０００５】以下、本発明を添付の図面を参考に詳細に
説明することにする。図１（Ａ）は従来技術によってス
タックキャパシタを製造するため、シリコン基板上部に
ワードラインマスク（Ｂ）、ビットラインマスク（Ａ）
、電荷貯蔵電極マスク（Ｄ）、ビットラインコンタクト
マスク（Ｃ）などを配列したレイアウト図である。した
がって、スタックキャパシタが完成された後に上記電荷
貯蔵電極マスク（Ｄ）を用いて電荷貯蔵電極が配列され
る位置を知ることができる。
説明することにする。図１（Ａ）は従来技術によってス
タックキャパシタを製造するため、シリコン基板上部に
ワードラインマスク（Ｂ）、ビットラインマスク（Ａ）
、電荷貯蔵電極マスク（Ｄ）、ビットラインコンタクト
マスク（Ｃ）などを配列したレイアウト図である。した
がって、スタックキャパシタが完成された後に上記電荷
貯蔵電極マスク（Ｄ）を用いて電荷貯蔵電極が配列され
る位置を知ることができる。
【０００６】図１（Ｂ）は、従来技術によって形成され
たスタックキャパシタを図１（Ａ）のａ−ａ線に沿った
断面を示したものである。
たスタックキャパシタを図１（Ａ）のａ−ａ線に沿った
断面を示したものである。
【０００７】図１（Ａ）、（Ｂ）を参照して、シリコン
基板（１）上部に素子分離酸化膜（２）、ゲート酸化膜
（３）、ゲート電極およびゲート電極線（４Ａ，４Ｂ）
、酸化膜スペーサ（５）、ドレインおよびソース電極（
６Ａ，６Ｂ）ならびに第７絶縁層（７）からなるＭＯＳ
ＦＥＴ（２５）と、ソース電極（Ｂ）に接続された電荷
貯蔵電極（２０）、キャパシチブ誘電体膜（２１）、プ
レート電極（２２）からなるスタックキャパシタとが設
けられている。上記ＭＯＳＦＥＴ（２５）のドレイン電
極（６Ａ）にはビットライン（１７）が接続されるが、
上記ＤＲＡＭセル（２７）の構造はドレイン電極（６Ａ
）を中心に左・右に対象の構造で形成される。
基板（１）上部に素子分離酸化膜（２）、ゲート酸化膜
（３）、ゲート電極およびゲート電極線（４Ａ，４Ｂ）
、酸化膜スペーサ（５）、ドレインおよびソース電極（
６Ａ，６Ｂ）ならびに第７絶縁層（７）からなるＭＯＳ
ＦＥＴ（２５）と、ソース電極（Ｂ）に接続された電荷
貯蔵電極（２０）、キャパシチブ誘電体膜（２１）、プ
レート電極（２２）からなるスタックキャパシタとが設
けられている。上記ＭＯＳＦＥＴ（２５）のドレイン電
極（６Ａ）にはビットライン（１７）が接続されるが、
上記ＤＲＡＭセル（２７）の構造はドレイン電極（６Ａ
）を中心に左・右に対象の構造で形成される。
【０００８】しかし、上記の従来構造のスタックキャパ
シタは一般的に１６Ｍ−ＤＲＡＭ程度以上で必要とする
単位セル当たり３０ｆＦ（ｆｅｎｔｏ Ｆａｒａｄ）
の容量を得ることは不可能である。したがって、以下の
本発明では新たなトンネル構造の電荷貯蔵電極を有する
スタックキャパシタを備えたＤＲＡＭセルを示すことに
する。
シタは一般的に１６Ｍ−ＤＲＡＭ程度以上で必要とする
単位セル当たり３０ｆＦ（ｆｅｎｔｏ Ｆａｒａｄ）
の容量を得ることは不可能である。したがって、以下の
本発明では新たなトンネル構造の電荷貯蔵電極を有する
スタックキャパシタを備えたＤＲＡＭセルを示すことに
する。
【０００９】図２は本発明によるスタックキャパシタを
製造するためシリコン基板上部にワードラインマスク（
Ｂ）、ビットラインマスク（Ａ）、ビットラインコンタ
クトマスク（Ｃ）、電荷貯蔵電極マスク（Ｄ）、酸化膜
パターンマスク（Ｅ）を配列したレイアウト図面である
。同図は図１（Ａ）に示したレイアウト図と類似である
が、点線に示した酸化膜パターンマスク（Ｅ）は追加さ
れているのを知ることができる。
製造するためシリコン基板上部にワードラインマスク（
Ｂ）、ビットラインマスク（Ａ）、ビットラインコンタ
クトマスク（Ｃ）、電荷貯蔵電極マスク（Ｄ）、酸化膜
パターンマスク（Ｅ）を配列したレイアウト図面である
。同図は図１（Ａ）に示したレイアウト図と類似である
が、点線に示した酸化膜パターンマスク（Ｅ）は追加さ
れているのを知ることができる。
【００１０】図３ないし図１１は図２のａ−ａ′軸に沿
って切取ったビットライン方向の断面図であり、図１２
ないし図２０は図２のｂ−ｂ′軸に沿って切取ったワー
ドライン方向の断面図である。
って切取ったビットライン方向の断面図であり、図１２
ないし図２０は図２のｂ−ｂ′軸に沿って切取ったワー
ドライン方向の断面図である。
【００１１】図３はシリコン基板（１）に素子分離酸化
膜（２）、ゲート酸化膜（３）、ゲート電極およびソー
ス電極線（４Ａ，４Ｂ）、酸化膜スペーサ（５）、ドレ
インおよびソース電極（６Ａ，６Ｂ）を公知の技術で形
成する。上記構造を包含する全領域の上部に第１絶縁層
（７）、たとえば酸化膜を形成してＭＯＳＦＥＴ（２５
）を形成する。上記ＭＯＳＦＥＴ（２５）のソース電極
（６Ｂ）にスタックキャパシタの電荷貯蔵電極を接続す
るためコンタクトマスク（図示省略）を利用してソース
電極（６Ｂ）を露出するようにソース電極（６Ｂ）上部
の第１絶縁層（７）の一部を除去して第１コンタクトホ
ール（７Ａ）を形成する。図１２は図２のｂ−ｂ′軸に
沿って切取ったワードライン方向から見た断面図で、ソ
ース電極（６Ｂ）上にコンタクトホール（７Ａ）が形成
されるのを知ることができる。ここで、周知すべきこと
は上記コンタクトホールは上記第１絶縁層（７）上部に
電荷貯蔵電極用導電層を形成し、その後にコンタクトマ
スク（図示省略）を利用してソース電極上部の電荷貯蔵
電極用導電層および第１絶縁層を除去してコンタクトホ
ールを形成することができることである。
膜（２）、ゲート酸化膜（３）、ゲート電極およびソー
ス電極線（４Ａ，４Ｂ）、酸化膜スペーサ（５）、ドレ
インおよびソース電極（６Ａ，６Ｂ）を公知の技術で形
成する。上記構造を包含する全領域の上部に第１絶縁層
（７）、たとえば酸化膜を形成してＭＯＳＦＥＴ（２５
）を形成する。上記ＭＯＳＦＥＴ（２５）のソース電極
（６Ｂ）にスタックキャパシタの電荷貯蔵電極を接続す
るためコンタクトマスク（図示省略）を利用してソース
電極（６Ｂ）を露出するようにソース電極（６Ｂ）上部
の第１絶縁層（７）の一部を除去して第１コンタクトホ
ール（７Ａ）を形成する。図１２は図２のｂ−ｂ′軸に
沿って切取ったワードライン方向から見た断面図で、ソ
ース電極（６Ｂ）上にコンタクトホール（７Ａ）が形成
されるのを知ることができる。ここで、周知すべきこと
は上記コンタクトホールは上記第１絶縁層（７）上部に
電荷貯蔵電極用導電層を形成し、その後にコンタクトマ
スク（図示省略）を利用してソース電極上部の電荷貯蔵
電極用導電層および第１絶縁層を除去してコンタクトホ
ールを形成することができることである。
【００１２】図４は上記第１絶縁層（７）上部および露
出されたソース電極（６Ｂ）の上部に電荷貯蔵電極用の
第１導電層（８）、たとえば、ポリシリコン層略１５０
０Å程度沈着する。さらに、上記ポリシリコン層に不純
物を８×１０１ ５ ｃｍ２ 程度を注入してアニーリ
ング（ａｎｎｅａｌｉｎｇ）処理する。その後全体構造
上部に第２絶縁層（９）、たとえば、バッファ酸化膜（
ｂａｆｆｅｒ ｏｘｉｄｅ）を塗布する。図１３は図
４の構造をワードライン方向から見た断面図である。
出されたソース電極（６Ｂ）の上部に電荷貯蔵電極用の
第１導電層（８）、たとえば、ポリシリコン層略１５０
０Å程度沈着する。さらに、上記ポリシリコン層に不純
物を８×１０１ ５ ｃｍ２ 程度を注入してアニーリ
ング（ａｎｎｅａｌｉｎｇ）処理する。その後全体構造
上部に第２絶縁層（９）、たとえば、バッファ酸化膜（
ｂａｆｆｅｒ ｏｘｉｄｅ）を塗布する。図１３は図
４の構造をワードライン方向から見た断面図である。
【００１３】図５は上記の酸化膜（９）の上部に第１感
光膜（１０）を塗布し、上記ソース（６Ｂ）の上部の予
定された領域（図２の酸化膜パターンマスク（Ｅ）の領
域）上部の上記第１感光膜（１０）の一部を除去して第
１パターンマスク（１０Ａ）を形成して、非等方性食刻
によって露出された第２絶縁層（９）を食刻し、下にあ
る第２絶縁層（９Ａ）を残した状態の断面図である。上
記パターンマスク（１０Ａ）の幅は図１４に示されたよ
うにビットライン方向よりワードライン方向に一層長く
形成される。
光膜（１０）を塗布し、上記ソース（６Ｂ）の上部の予
定された領域（図２の酸化膜パターンマスク（Ｅ）の領
域）上部の上記第１感光膜（１０）の一部を除去して第
１パターンマスク（１０Ａ）を形成して、非等方性食刻
によって露出された第２絶縁層（９）を食刻し、下にあ
る第２絶縁層（９Ａ）を残した状態の断面図である。上
記パターンマスク（１０Ａ）の幅は図１４に示されたよ
うにビットライン方向よりワードライン方向に一層長く
形成される。
【００１４】図６は上記第１パターンマスク（１０Ａ）
を除去した後、全体的に電荷貯蔵電極用第２導電層（１
１）、たとえば、プーリシリコン層を略１０００Å程度
沈着する。さらに、イオン注入工程によって不純物を８
×１０１ ５ ｃｍ２ 程度注入し、これをアニーリン
グ処理した状態の断面図である。図１５は図６の構造を
ワードライン方向に切取った状態の断面図である。
を除去した後、全体的に電荷貯蔵電極用第２導電層（１
１）、たとえば、プーリシリコン層を略１０００Å程度
沈着する。さらに、イオン注入工程によって不純物を８
×１０１ ５ ｃｍ２ 程度注入し、これをアニーリン
グ処理した状態の断面図である。図１５は図６の構造を
ワードライン方向に切取った状態の断面図である。
【００１５】図７は上記電荷貯蔵電極用の第２導電層（
１１）の上部に第２感光膜（１２）を塗布して、電荷貯
蔵電極用マスクパターンを形成するため、上記ソース（
６Ｂ）領域の上部の予定された領域（図２の電荷貯蔵電
極マスク（Ｄ）の領域）にビットライン方向には上記第
１パターンマスク（１０Ａ）の幅より大きく、ワードラ
イン方向には上記第１パターンマスク（１０Ａ）の幅よ
り短く形成される第２パターンマスク（１２Ａ）を形成
する。さらに、非等方性食刻工程によって、上記電荷貯
蔵用の第２導電層（１１）の露出された部分を食刻した
状態の断面図である。図１６は第７図の構造のワードラ
イン方向の断面図であり、上記第２パターンマスク下の
上記第２導電層（１１）はビットライン方向には上記残
っている第２絶縁層（９Ａ）を被覆して第１導電層（８
）に接続された状態に形成され、ワードライン方向には
、上記第２絶縁層（９Ａ）の両側表面が露出されるよう
に一部だけ被覆した状態で形成されていることを示す。
１１）の上部に第２感光膜（１２）を塗布して、電荷貯
蔵電極用マスクパターンを形成するため、上記ソース（
６Ｂ）領域の上部の予定された領域（図２の電荷貯蔵電
極マスク（Ｄ）の領域）にビットライン方向には上記第
１パターンマスク（１０Ａ）の幅より大きく、ワードラ
イン方向には上記第１パターンマスク（１０Ａ）の幅よ
り短く形成される第２パターンマスク（１２Ａ）を形成
する。さらに、非等方性食刻工程によって、上記電荷貯
蔵用の第２導電層（１１）の露出された部分を食刻した
状態の断面図である。図１６は第７図の構造のワードラ
イン方向の断面図であり、上記第２パターンマスク下の
上記第２導電層（１１）はビットライン方向には上記残
っている第２絶縁層（９Ａ）を被覆して第１導電層（８
）に接続された状態に形成され、ワードライン方向には
、上記第２絶縁層（９Ａ）の両側表面が露出されるよう
に一部だけ被覆した状態で形成されていることを示す。
【００１６】図８は上記図７の工程に上記ワードライン
方向に露出され、上記電荷貯蔵電極用の第２導電層（１
１）と電荷貯蔵電極用の第１導電層（８）間に位置する
第２絶縁層（９Ａ）をウェットエッチ工程によって完全
に除去し、ワードライン方向にトンネル形態の空間（９
Ｂ）が形成された状態の断面図である。図１７は図７の
第２絶縁層（９Ａ）が除去され形成された空間（９Ｂ）
と、その下にある電荷保存電極用の第１導電層（８）が
露出された状態を詳細に示す。
方向に露出され、上記電荷貯蔵電極用の第２導電層（１
１）と電荷貯蔵電極用の第１導電層（８）間に位置する
第２絶縁層（９Ａ）をウェットエッチ工程によって完全
に除去し、ワードライン方向にトンネル形態の空間（９
Ｂ）が形成された状態の断面図である。図１７は図７の
第２絶縁層（９Ａ）が除去され形成された空間（９Ｂ）
と、その下にある電荷保存電極用の第１導電層（８）が
露出された状態を詳細に示す。
【００１７】図９は上記第２パターンマスク（１２Ａ）
を利用して非等方性食刻工程によって露出された電荷保
存電極用の第１導電層（８）を食刻してトンネル形態の
空間（９Ｂ）を持つ電荷貯蔵電極（１１Ａ）を形成し、
上記第２パターンマスク（１２Ａ）を除去した状態の断
面図である。図９のワードライン方向で見た断面図であ
る。図１８にも電荷貯蔵電極（１１Ａ）の構造が詳細に
示されている。
を利用して非等方性食刻工程によって露出された電荷保
存電極用の第１導電層（８）を食刻してトンネル形態の
空間（９Ｂ）を持つ電荷貯蔵電極（１１Ａ）を形成し、
上記第２パターンマスク（１２Ａ）を除去した状態の断
面図である。図９のワードライン方向で見た断面図であ
る。図１８にも電荷貯蔵電極（１１Ａ）の構造が詳細に
示されている。
【００１８】図１０は上記トンネル形態の電荷貯蔵電極
（１１Ａ）の空間（９Ｂ）の内側表面および外側表面で
各々キャパシティブ誘電体膜（１３）を形成する。その
後上記電荷貯蔵電極（１１Ａ）の上部表面および空間（
９Ｂ）表面、すなわち、キャパシティブ誘電体膜（１３
）表面にプレート電極用第３導電層（１４）、たとえば
、プーリシリコン層を略１５００Å程度沈着しイオン注
入工程によって不純物を８×１０１ ５ ｃｍ２ 程度
注入させて形成する。その後プレート電極用パターンマ
スク（図示省略）を利用して、上記第３導電層（１４）
の所定部分を除去し、プレート電極（１４Ａ）を形成し
てスタックキャパシタ（１８）を形成した状態の断面図
である。図１０を参照して、上記プレート電極（１４Ａ
）は上記電荷貯蔵電極（１１Ａ）の空間（９Ｂ）および
上部表面上に形成され、上記プレート電極（１４Ａ）と
電荷貯蔵電極（１１Ａ）は第１０図、第１９図に示され
たようにキャパシティブ誘電体膜（１３）によって互い
に絶縁されている。
（１１Ａ）の空間（９Ｂ）の内側表面および外側表面で
各々キャパシティブ誘電体膜（１３）を形成する。その
後上記電荷貯蔵電極（１１Ａ）の上部表面および空間（
９Ｂ）表面、すなわち、キャパシティブ誘電体膜（１３
）表面にプレート電極用第３導電層（１４）、たとえば
、プーリシリコン層を略１５００Å程度沈着しイオン注
入工程によって不純物を８×１０１ ５ ｃｍ２ 程度
注入させて形成する。その後プレート電極用パターンマ
スク（図示省略）を利用して、上記第３導電層（１４）
の所定部分を除去し、プレート電極（１４Ａ）を形成し
てスタックキャパシタ（１８）を形成した状態の断面図
である。図１０を参照して、上記プレート電極（１４Ａ
）は上記電荷貯蔵電極（１１Ａ）の空間（９Ｂ）および
上部表面上に形成され、上記プレート電極（１４Ａ）と
電荷貯蔵電極（１１Ａ）は第１０図、第１９図に示され
たようにキャパシティブ誘電体膜（１３）によって互い
に絶縁されている。
【００１９】図１１は上記プレート電極（１４Ａ）を包
含する全体構造上部に第３絶縁層（１５）を形成し、ド
レイン電極（６Ｂ）上部の第３絶縁層（１５）を除去し
て第２コンタクトホール（１６）を形成し、ドレイン電
極（６Ｂ）をさせた状態の図である。さらに、図１１お
よび図２０に示されたように、上記露出されたドレイン
電極（６Ｂ）に接続されるようにビットライン電極（１
７）を形成した状態の断面図である。
含する全体構造上部に第３絶縁層（１５）を形成し、ド
レイン電極（６Ｂ）上部の第３絶縁層（１５）を除去し
て第２コンタクトホール（１６）を形成し、ドレイン電
極（６Ｂ）をさせた状態の図である。さらに、図１１お
よび図２０に示されたように、上記露出されたドレイン
電極（６Ｂ）に接続されるようにビットライン電極（１
７）を形成した状態の断面図である。
【００２０】以上のように本発明によると、上記電荷貯
蔵電極（１１Ａ）に空間（９Ｂ）を形成し、プレート電
極（１４Ａ）を上記空間（９Ｂ）および電荷蓄積電極（
１１Ａ）上部に形成するようにすることで、電荷蓄積電
極（１１Ａ）の面積を大きくしてスタックキャパシタの
キャパシタンスを高めることができるようになる。
蔵電極（１１Ａ）に空間（９Ｂ）を形成し、プレート電
極（１４Ａ）を上記空間（９Ｂ）および電荷蓄積電極（
１１Ａ）上部に形成するようにすることで、電荷蓄積電
極（１１Ａ）の面積を大きくしてスタックキャパシタの
キャパシタンスを高めることができるようになる。
【００２１】図２１（Ａ）および（Ｂ）は上記の本発明
の第１の実施例の原理と類似の本発明の第２の実施例に
よるスタックキャパシタを備えたＤＲＡＭ製造方法を示
した断面図である。
の第１の実施例の原理と類似の本発明の第２の実施例に
よるスタックキャパシタを備えたＤＲＡＭ製造方法を示
した断面図である。
【００２２】図２１（Ａ）は本発明の一実施例のビット
ライン方向の断面図である。本実施例によるスタックキ
ャパシタ（４０）の構造を観察すると、ＭＯＳＦＥＴ（
２５）のソース電極（６Ｂ）に接続された電荷貯蔵電極
（２０）は、示したようにワードライン方向にトンネル
形態の第１および第２空間（２０Ｘ，２０Ｙ）をもって
形成される。さらに、上記第１および第２空間（２０Ｘ
，２０Ｙ）内部表面を包含して上記電荷貯蔵電極（２０
）の全体表面にはキャパシティブ誘電体膜（３１）が形
成される。さらに、プレート電極用第１導電層（３０Ａ
）、第２導電層（３０Ｂ）およびプレート電極用第３導
電層（３０Ｃ）からなるプレート電極（３０）は、上記
第１および第２空間（２０Ｘ，２０Ｙ）の内部と、上記
電荷貯蔵電極（２０）上部表面に図２１（Ａ）および（
Ｂ）のように形成される。
ライン方向の断面図である。本実施例によるスタックキ
ャパシタ（４０）の構造を観察すると、ＭＯＳＦＥＴ（
２５）のソース電極（６Ｂ）に接続された電荷貯蔵電極
（２０）は、示したようにワードライン方向にトンネル
形態の第１および第２空間（２０Ｘ，２０Ｙ）をもって
形成される。さらに、上記第１および第２空間（２０Ｘ
，２０Ｙ）内部表面を包含して上記電荷貯蔵電極（２０
）の全体表面にはキャパシティブ誘電体膜（３１）が形
成される。さらに、プレート電極用第１導電層（３０Ａ
）、第２導電層（３０Ｂ）およびプレート電極用第３導
電層（３０Ｃ）からなるプレート電極（３０）は、上記
第１および第２空間（２０Ｘ，２０Ｙ）の内部と、上記
電荷貯蔵電極（２０）上部表面に図２１（Ａ）および（
Ｂ）のように形成される。
【００２３】本構造例によると、上記スタックキャパシ
タ（４０）のキャパシタンスが一層増大する。ここで周
知すべきことはプレート電極（３０）を形成するプレー
ト電極用の第１導電層（３０Ａ）、プレート電極用の第
２導電層（３０Ｂ）、プレート電極用の第３導電層（３
０Ｃ）は各々分離されたように見られるが、図２１（Ｂ
）で示したように縦方向の端部で相互接続されている。 その外の構造は上記図１１と同一であるので説明は省略
する。
タ（４０）のキャパシタンスが一層増大する。ここで周
知すべきことはプレート電極（３０）を形成するプレー
ト電極用の第１導電層（３０Ａ）、プレート電極用の第
２導電層（３０Ｂ）、プレート電極用の第３導電層（３
０Ｃ）は各々分離されたように見られるが、図２１（Ｂ
）で示したように縦方向の端部で相互接続されている。 その外の構造は上記図１１と同一であるので説明は省略
する。
【００２４】図２１（Ｂ）は図２１（Ａ）のワードライ
ン方向の断面図である。電荷貯蔵電極用の第１導電層（
２０Ａ）、第２導電層（２０Ｂ）と第３導電層（２０Ｃ
）でなる電荷貯蔵電極（２０）の第１および第２空間（
２０Ｘ，２０Ｙ）と、全体表面上部にプレート電極（３
０）が形成されているのを示している。
ン方向の断面図である。電荷貯蔵電極用の第１導電層（
２０Ａ）、第２導電層（２０Ｂ）と第３導電層（２０Ｃ
）でなる電荷貯蔵電極（２０）の第１および第２空間（
２０Ｘ，２０Ｙ）と、全体表面上部にプレート電極（３
０）が形成されているのを示している。
【００２５】ここで周知すべきことは、電荷貯蔵電極（
２０）を形成する電荷貯蔵電極用第１、第２および第３
導電層（２０Ａ，２０Ｂ，２０Ｃ）は各々分離されたよ
うに見られるが、図２１（Ａ）で示されたように、横方
向の端部で相互接続されている。そのほかの構造は半導
体分野に従事する人であれば容易に理解できる技術であ
るのでそれに対する詳細な説明は省略する。
２０）を形成する電荷貯蔵電極用第１、第２および第３
導電層（２０Ａ，２０Ｂ，２０Ｃ）は各々分離されたよ
うに見られるが、図２１（Ａ）で示されたように、横方
向の端部で相互接続されている。そのほかの構造は半導
体分野に従事する人であれば容易に理解できる技術であ
るのでそれに対する詳細な説明は省略する。
【００２６】上記のように本発明は集積度が増加するこ
とによる次世代ＤＲＡＭセルにも適用でき得る積層キャ
パシタ構造を提供すると同時に量産体制にも容易に適用
でき得る製造工程で生産性孤立を増大させることができ
る。
とによる次世代ＤＲＡＭセルにも適用でき得る積層キャ
パシタ構造を提供すると同時に量産体制にも容易に適用
でき得る製造工程で生産性孤立を増大させることができ
る。
【図１】従来のＤＲＡＭセルのレイアウト図面およびそ
の断面図である。
の断面図である。
【図２】本発明によるＤＲＡＭセルのレイアウト図面で
ある。
ある。
【図３】図２のａ−ａ′の断面に沿って切取った本発明
の第１の実施例によるスタックキャパシタ製造段階を示
した断面図である。
の第１の実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図４】図２のａ−ａ′の断面に沿って切取った本発明
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
【図５】図２のａ−ａ′の断面に沿って切取った本発明
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
【図６】図２のａ−ａ′の断面に沿って切取った本発明
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
【図７】図２のａ−ａ′の断面に沿って切取った本発明
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
【図８】図２のａ−ａ′の断面に沿って切取った本発明
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
【図９】図２のａ−ａ′の断面に沿って切取った本発明
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
の第１実施例によるスタックキャパシタ製造段階を示し
た断面図である。
【図１０】図２のａ−ａ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１１】図２のａ−ａ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１２】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１３】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１４】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１５】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１６】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１７】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１８】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図１９】図２のｂ−ｂ′の断面に沿って切取った本発
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第１実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図２０】図２のｂ−ｂ′の断面に沿って切取った本発
明の第２実施例によるスタックキャパシタ製造段階を示
した断面図である。
明の第２実施例によるスタックキャパシタ製造段階を示
した断面図である。
【図２１】本発明の第１実施例よるスタックキャパシタ
の構造を示した断面図である。
の構造を示した断面図である。
Ａ ビットラインマスク
Ｂ ワードラインマスク
Ｃ ビットラインコンタクトマスク
Ｄ 電荷貯蔵電極マスク
Ｅ 酸化膜パターンマスク
１ シリコン基板
２ 素子分離酸化膜
３ ゲート酸化膜
４Ａ，４Ｂ ゲート電極およびゲート電極線５ ス
ペーサ ６Ａ，６Ｂ ドレインおよびソース電極７ 第１絶
縁層 ８ 電荷貯蔵電極用第１導電層 ９ 第２絶縁層 １０ 感光膜 １１ 電荷貯蔵電極用第２導電層 １２ 感光膜 １３ 誘電体膜 １４ プレート電極用第３導電層 １５ 第３絶縁層 １７ ビットライン電極 ２０ 電荷貯蔵電極 ２１ 誘電体膜 ２２，３０ プレート電極
ペーサ ６Ａ，６Ｂ ドレインおよびソース電極７ 第１絶
縁層 ８ 電荷貯蔵電極用第１導電層 ９ 第２絶縁層 １０ 感光膜 １１ 電荷貯蔵電極用第２導電層 １２ 感光膜 １３ 誘電体膜 １４ プレート電極用第３導電層 １５ 第３絶縁層 １７ ビットライン電極 ２０ 電荷貯蔵電極 ２１ 誘電体膜 ２２，３０ プレート電極
Claims (8)
- 【請求項１】 スタックキャパシタを備えたＤＲＡＭ
の製造方法において、シリコン基板（１）の上部一部に
素子分離酸化膜（２）を形成する段階と、前記素子分離
酸化膜に隣接するシリコン基板上部に形成されたゲート
酸化膜（３）と、前記ゲート酸化膜上部の一部にゲート
電極（４Ａ）、素子分離酸化膜の上部の一部に形成され
たゲート電極線（４Ｂ）と、前記ゲート電極およびゲー
ト電極線両側面に形成された酸化膜スペーサ（５）およ
び前記ゲート電極両側面のシリコン基板内に形成された
ドレインおよびソース電極（６Ａおよび６Ｂ）を備えた
ＭＯＳＦＥＴ（２５）を形成する段階と、前記酸化膜ス
ペーサ、ゲート電極およびゲート電極線を包含した全体
構造の上部に第１絶縁層（７）を形成する段階と、前記
ＭＯＳＦＥＴのソース電極（６Ｂ）が露出されるように
前記ソース電極（６Ｂ）上部に位置した第１絶縁層（７
）の一部を除去して第１コンタクトホール（７Ａ）を形
成する段階と、前記第１コンタクトホール（７Ａ）およ
び第１絶縁層（７）を包含した全体構造の上部に第１導
電層（８）および第２絶縁層（９）を沈着して、前記ソ
ース電極（６Ｂ）に第１導電層（８）を接続する段階と
、前記ＭＯＳＦＥＴのソース電極（６Ｂ）上部に位置し
た前記第２絶縁層（９）上部に第１感光膜（１０）によ
って第１マスクパターン（１０Ａ）を形成するが、前記
第１パターンマスクの幅はビットライン方向よりワード
ライン方向へ長く形成する段階と、前記第１パターンマ
スク（１０Ａ）によって露出された前記第２絶縁層（９
）を除去して前記第１パターンマスク（１０Ａ）を除去
して前記ＭＯＳＦＥＴ上部にビットライン方向よりワー
ドライン方向に幅が大きく形成された第２絶縁層（９Ａ
）を残す段階と、前記残っている第２絶縁層（９Ａ）を
包含する全体構造の上に第２導電層（１１）を沈着する
段階と、前記第２導電層の上部に第２感光膜（１２）に
よって第２パターンマスク（１２Ａ）を形成し、前記第
２導電層の一部を露出するが、前記第２パターンマスク
の幅はビットライン方向には前記第１パターンマスクの
幅より大きく、ワードライン方向には前記第１パターン
マスクの幅より小さく形成する段階と、前記第２パター
ンマスクによって露出された前記第２導電層を除去して
、その下にある第１導電層（８）の一部を露出する段階
と、前記第２パターンマスク（１２Ａ）によって形成さ
れた第２導電層（１１）の下にある前記第２絶縁層（９
Ａ）をウェットエッチ工程によって除去してワードライ
ン方向に前記第１および第２導電層間にトンネル形態の
空間（９Ｂ）を形成する段階と、前記第２パターンマス
ク（１２Ａ）を利用して前記露出された第１導電層（８
）を非等方性食刻工程によって食刻してトンネル形態の
空間（９Ｂ）を持つ第１および第２導電層からなる電荷
貯蔵電極（１１Ａ）を形成し、前記第２パターンマスク
（１２Ａ）を除去する段階と、前記電荷貯蔵電極（１１
Ａ）の全体表面と空間（９Ｂ）の内側表面にキャパシテ
ィブ誘電体膜（１３）を形成する段階と、上部にキャパ
シティブ誘電体膜（１３）が形成された上記空間（９Ｂ
）を包含した電荷貯蔵電極（１１Ａ）の全体表面に第３
導電層（１４）を沈着する段階と、前記第３導電層をマ
スクパターン工程によって除去して、前記電荷貯蔵電極
（１１Ａ）の空間（９Ｂ）を包含する上部表面にプレー
ト電極（１４Ａ）を形成し、それによって電荷貯蔵電極
（１１Ａ）およびプレート電極（１４Ａ）を包含するス
タックキャパシタ（１８）を形成する段階とを包含する
ことを特徴とする、スタックキャパシタを備えたＤＲＡ
Ｍ。 - 【請求項２】 前記ＤＲＡＭは、前記ＭＯＳＦＥＴの
ドレイン電極（６Ａ）の上部の第１絶縁層（７）および
スタックキャパシタ（１８）上部を包含する全体構造上
部に第３絶縁層（１５）を形成する段階と、前記ＭＯＳ
ＦＥＴのドレイン電極（６Ａ）の上部の第３絶縁層（１
５）および第１絶縁層（７）の一部を除去して、前記ド
レイン電極（６Ｂ）が露出するように第２コンタクトホ
ール（１６）を形成する段階と、前記第２コンタクトホ
ール（１６）を通じて前記ドレイン電極（６Ａ）に接続
されるように前記第３絶縁層（１５）上部にビットライ
ン電極（１７）を形成する段階とを包含することを特徴
とする、請求項１のスタックキャパシタを備えたＤＲＡ
Ｍ。 - 【請求項３】 前記第１および第３絶縁層（７，１５
）は酸化膜で、前記第２絶縁層（９）はバッファ酸化膜
であることを特徴とする、請求項１のスタックキャパシ
タを備えたＤＲＡＭ。 - 【請求項４】 前記第１、第２および第３導電層はイ
オン注入工程によって不純物が注入されたポリシリコン
層であることを特徴とする、請求項１のスタックキャパ
シタを備えたＤＲＡＭ。 - 【請求項５】 スタックキャパシタを備えたＤＲＡＭ
であって、シリコン基板（１）上部の一部に形成された
素子分離酸化膜（２）と、前記素子分離酸化膜の上部の
一部に形成されたゲート電極線（４Ｂ）と、前記シリコ
ン基板（１）の上部の一部に形成されたゲート酸化膜（
３）とゲート酸化膜の上部に形成されたゲート電極（４
Ａ）と、前記ゲート電極両側面のシリコン基板内にドレ
インおよびソース電極（６Ａ，６Ｂ）を備えたＭＯＳＦ
ＥＴ（２５）と、前記ゲート電極およびゲート電極線両
側面に形成された酸化膜スペーサ（５）と、前記全体構
造の上部に沈着された第１絶縁層（７）と、前記ＭＯＳ
ＦＥＴのドレイン電極およびソース電極（６Ａ，６Ｂ）
が露出されるように前記ドレイン電極およびソース電極
上部の第１絶縁層に形成された第１および第２コンタク
トホール（７Ａ，１６）と、前記第１コンタクトホール
（７Ａ）を通じてＭＯＳＦＥＴのソース電極（６Ｂ）に
接続され、ワードライン方向にトンネル形態の空間手段
をもって前記素子分離酸化膜（２）およびＭＯＳＦＥＴ
（２５）上部の第１絶縁層（７）の上部に形成された電
荷貯蔵電極（１１Ａ）と、前記空間手段の内部表面を包
含した前記電荷貯蔵電極（１１Ａ）の全体表面の上部に
形成された誘電体膜（１３）と、前記表面に誘電体膜（
１３）が形成された電荷貯蔵電極（１１Ａ）の空間手段
内部および全体表面の上部に形成されたプレート電極（
１４Ａ）を形成し、それによって電荷貯蔵電極（１１Ａ
）とプレート電極（１４Ａ）を持つスタックキャパシタ
（１８）と、前記スタックキャパシタ（１８）上部に形
成された第３絶縁層（１５）および、前記第２コンタク
トホール（１６）を通じて前記ＭＯＳＦＥＴのドレイン
電極（６Ａ）に接続されるように前記第３絶縁層上部に
形成されたビットライン電極（１７）を備えることを特
徴とする、スタックキャパシタを備えたＤＲＡＭ。 - 【請求項６】 前記電荷貯蔵電極（１１Ａ）の空間手
段は互いに上下に位置する１つ以上のトンネル形態の空
間であることを特徴とする、請求項５のスタックキャパ
シタを備えたＤＲＡＭ。 - 【請求項７】 前記第１および第３絶縁層（７，１５
）は酸化膜であることを特徴とする、請求項５のスタッ
クキャパシタを備えたＤＲＡＭ。 - 【請求項８】 前記電荷貯蔵電極および前記プレート
電極は、不純物が注入されたポリシリコン層であること
を特徴とする、請求項５のスタックキャパシタを備えた
ＤＲＡＭ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR90-17095 | 1990-10-25 | ||
| KR1019900017095A KR930008583B1 (ko) | 1990-10-25 | 1990-10-25 | 스택캐패시터 및 그 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04298074A true JPH04298074A (ja) | 1992-10-21 |
Family
ID=19305144
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3280098A Pending JPH04298074A (ja) | 1990-10-25 | 1991-10-25 | スタックキャパシタを備えたｄｒａｍおよびその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US5268322A (ja) |
| JP (1) | JPH04298074A (ja) |
| KR (1) | KR930008583B1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206962A (ja) * | 1990-11-30 | 1992-07-28 | Mitsubishi Electric Corp | 半導体装置 |
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| KR960006718B1 (ko) * | 1992-12-31 | 1996-05-22 | 현대전자산업주식회사 | 반도체 기억장치의 커패시터 및 그 제조방법 |
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1990
- 1990-10-25 KR KR1019900017095A patent/KR930008583B1/ko not_active IP Right Cessation
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1991
- 1991-10-23 US US07/781,404 patent/US5268322A/en not_active Expired - Lifetime
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19960514 |