JPH02263467A - メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本願の発明は、容量素子とスイッチングトランジスタと
でメモリセルが構成されているメモリ装置に関するもの
である。

〔発明の概要〕

請求項１の発明は、上記の様なメモリ装置において、絶
縁膜によって互いに分離されている第１層目〜第３層目
の導電層のうちで第２層目の導電層を容量素子の一方の
電極とし、第１層目及び第３層目の導電層を他方の電極
とすることによって、高集積化が可能であるにも拘らず
製造歩留を高めることができる様にしたものである。

請求項２の発明は、上記の様なメモリ装置において、容
量素子の一方の電極となっている第１層目及び第２層目
の導電層でトンネル状の空洞を形成し、他方の電極とな
っている第３層目の導電層で第１層目及び第２層目の導
電層を覆うと共に上記空洞を埋めることによって、高集
積化が可能であるにも拘らず製造歩留を高めることがで
きる様にしたものである。

〔従来の技術〕

容量素子とスイッチングトランジスタとでメモリセルが
構成されているメモリ装置の一種にＭＯＳ−ＤＲＡＭが
あり、更にそのメモリセル構造の一種にスタックドキャ
パシタセルがある。

このスタックドキャパシタセルは従来のブレーナキャパ
シタセルの製造プロセスを用いて高集積化が可能である
という利点を有しているが、更に高集積化を進めるには
記憶ノードを立体的にする必要がある。

そこで、フィン構造またはパラツル構造等と称されてお
り、記憶ノードを庇状に張り出させて、記憶ノードの上
下両面に蓄電可能にしたスタックドキャパシタセルが提
案されている（例えば、日経マイクロデバイス１９８９
．Ｉ　　Ｐ８３〜９７）。

〔発明が解決しようとする課題〕

ところが、上述の様に記憶ノードが庇状に張り出してい
ると、この記憶ノードが製造工程の途中で折れ易い。従
って、上記の様なメモリ装置は製造歩留が高いとはいえ
ない。

〔課題を解決するための手段〕

請求項１のメモリ装置では、絶縁膜１８．２６によって
互いに分離されている第１層目、第２層目及び第３層目
の導電層１７．２５．２７が半導体基体１１上に順次に
積層されており、前記第２層目の導電層２５がスイッチ
ングトランジスタ１３の一方のソース・ドレイン領域１
５ｂに接続されて容量素子３４の一方の電極となってお
り、前記第１層目及び第３層目の導電層１７．２７が互
いに同電位にされて前記容量素子３４の他方の電極とな
っている。

請求項２のメモリ装置では、スイッチングトランジスタ
１３の一方のソース・ドレイン領域１５ｂに接続する様
に半導体基体ｌｌ上に第１層目の導電層１７が積層され
ており、前記第１層目の導電層１７との間にトンネル状
の空洞３９を形成する様にこの第１層目の導電層１７上
に第２層目の導電層２５が積層されてこれら第１層目及
び第２層目の導電１’ｉ１７．２５が容量素子３４の一
方の電極となっており、前記第１層目及び第２層目の導
電層１７．２５を覆うと共に前記空洞３９を埋める様に
第３層目の導電層２７が積層されてこの第３層目の導電
層２７が前記容量素子３４の他方の電極となっている。

〔作用〕

請求項１のメモリ装置では、容量素子３４の一方の電極
となっている第２層目の導電層２５を、他方の電極とな
っている第１層目及び第３層目の導電層１７．２７で挟
持しているので、第２層目の導電層２５の下面にも蓄電
可能であり、平面的な面積当りの容量素子３４の蓄電容
量が大きい。

また第１層目〜第３層目の導電層１７．２５．２７は絶
縁膜１８．２６によって互いに分離されているために順
次に積層して形成することができ、例えば第２層目の導
電層２５が庇状になることはないので、容量素子３４の
電極は製造工程の途中で容易には破損しない。

請求項２のメモリ装置では、容量素子３４の一方の電極
となっている第１層目及び第２層目の導電層１７．２５
がトンネル状の空洞３９を形成し、他方の電極となって
いる第３層目の導電ＪＷ２７が第１層目及び第２層目の
導電層１７．２５を覆うと共に上記空洞３９を埋めてい
るので、空洞３９の内面にも蓄電可能であり、平面的な
面積当りの容量素子３４の蓄電容量が大きい。

また、第１層目及び第２層目の導電層１７．２５がトン
ネル状の空洞３９を形成しており、第２層目の導電層２
５が庇状になることはないので、容量素子３４の電極は
製造工程の途中で容易には破損しない。

〔実施例〕

以下、ＭＯＳ−ＤＲＡＭに適用した本願の発明の第１及
び第２実施例を、第１図〜第３図を参照しながら説明す
る。

第１図が、第１実施例の製造工程を示している。

この第１実施例を製造するには、第１Ａ図に示す様に、
ＬＯＣＯ３法等によってＳｉ基体１１の表面に素子分離
用のＳｉｎｇ膜１２全１２形成する。

そして、スイッチングトランジスタ１３のゲート電極つ
まりワード線となるポリサイド層１４とソース・ドレイ
ン領域となる不純物拡散層１５ａ、１５ｂとを形成する
。なお、このスイッチングトランジスタ１３はＬＤＤ構
造である。

その後、層間絶縁膜となる厚さ１０００〜２０００人程
度のＳ＋０２定形６をＣＶＤ法等で堆積させ、更に、多
結晶Ｓｉ膜１７．０−Ｎ−０膜等の誘電体膜１８及び多
結晶Ｓｉ膜２１を順次に堆積させる。

多結晶Ｓｉ膜１７．２１の厚さは、共に１０００〜２０
００人程度である。

次定形不純物拡散Ｎ１５ｂの多結晶Ｓｉ膜２１、誘電体
膜１８、多結晶Ｓｉ膜１７及び５ｉｎ２膜１６を、同一
のマスクでエツチングガスのみを順次に変えながら連続
的に異方性エツチングすることによって、第１Ｂ図に示
す様に、コンタクト窓２２を開口する。

その後、ＳｉＯ□膜２３膜数３人の厚さで全面に堆積さ
せ、全面ＲＩＢを行って、コンタクト窓２２の内側壁に
のみ５ｉｎ２膜２３を残す。

そして、厚さ数百〜千人程度と比較的薄い多結晶Ｓｉ膜
２４を堆積させる。このとき、コンタクト窓２２内の多
結晶Ｓｉ膜２４は、ＳｉＯ□膜２３膜数３て、多結晶Ｓ
ｉ膜エフと絶縁分離されている。

次に、第１Ｃ図に示す様に、多結晶Ｓｉ膜２４．２１を
記憶ノードのパターンにパターニングする。

なお、多結晶Ｓｉ膜２１．２４の間には誘電体膜等が介
在していないので、これらは一体となって単−層の多結
晶Ｓｉ膜２５となる。

その後、多結晶Ｓｉ膜２５の表面に０−Ｎ−０膜等の誘
電体膜２６を形成し、厚さ２０００人程度０多結晶Ｓｉ
膜２７を減圧ＣＶＤ法で堆積させ、更に不純物拡散Ｎ　
１５　ａ上に開口２８ａを有するレジスト２８を形成す
る。

なお、以上の様にして堆積させた多結晶Ｓｉ膜１７．２
１．２４．２７への不純物ドーピングは、堆積後のイオ
ン注入やｐｏｃｚ、、を用いたプレデポジション等によ
って行う。

次に、第１Ｄ図に示す様に、多結晶Ｓｉ膜２７、誘電体
膜１８及び多結晶Ｓｉ膜１７を、レジスト２８をマスク
としてエツチングガスのみを順次に変えながら連続的に
異方性エツチングする。

その後、眉間絶縁膜となる厚さ数千人程度のＳｉ０□膜
３１をＣＶＤ法で堆積させ、不純物拡散層１５ａ上のＳ
ｉＯ□膜３１．１６にコンタクト窓３２を開口する。そ
して、ＡＩ！層３３をパターニングすることによって、
ビット線を形成する。

なおビット線は、Ａ１の他に高融点金属、高融点金属シ
リサイド、ポリサイド等で形成してもよい。

また、多結晶Ｓｉ膜１７．２７は誘電体膜１８によって
互いに絶縁分離されているので、メモリセルアレイの周
辺部で、ＡＡ層等の他の配線層で両者を電気的に接続し
て同電位にする。

これによって、多結晶Ｓｉ膜２５を記憶ノードとし多結
晶Ｓｉ膜１７．２７をプレート電極とする容量素子３４
が構成される。従って、この容量素子３４では、多結晶
Ｓｉ膜２５の上下両面に蓄電可能であり、平面的な面積
当りの蓄電容量が大きい。

第２図及び第３図は、第２実施例の製造工程を示してい
る。この第２実施例でも、第２Ａ図に示す様に、多結晶
Ｓｉ膜１７の形成までは上述の第１実施例と同様に行う
。

その後、第２Ａ図及び第３Ａ図に示す様に、厚さ２００
０〜３０００人程度のＳｉＯ□定形５全３５Ｄ法等で堆
積させ、不純物拡散層１５ｂ上にのみ残す様にパターニ
ングする。

次に、第２Ｂ図に示す様に厚さ数百人程度のＳｉＯ□膜
３６膜条６またはＣＶＤ法によって全面に形成した後、
第２Ｂ図及び第３Ｂ図に示す様にレジスト３７を用いて
Ｓｉ０□１１９３５を跨ぐ様に５ｉＯｚ膜３６をエンチ
ング除去する。

次にレジスト３７を除去し、第２Ｃ図に示す様に多結晶
Ｓｉ膜２５を全面に堆積させた後、第２Ｃ図及び第３Ｃ
図に示す様にレジスト３８を用いてＳｉＯ□膜３６膜条
６されている部分を覆い且つ５ｉｆｔ膜３５を跨ぐ様に
多結晶Ｓｉ膜２５を残す。

従って、ＳｉＯ□膜３６膜条６されている部分で多結晶
Ｓｉ膜１７．２Ｂ同士がコンタクトされる。なお、Ｓｉ
Ｏ□膜３６膜条６晶Ｓｉ膜２５をエツチングするときの
ストッパとなっている。

その後、レジスト３８を残したままで、５ｉＯｚ膜３５
．３６をフッ酸でウェットエツチングする。

すると、第３Ｃ図からも明らかな様にＳｉＯ□膜３５全
３５スト３８や多結晶Ｓｉ膜２５のパターンからはみ出
ているので、第２Ｄ図に示す様に多結晶Ｓｉ膜１７．２
５の間にトンネル状の空洞３９が形成される。

そして更に、レジスト３８を用いて、多結晶Ｓｉ膜１７
をパターニングする。

次に、第２Ｅ図に示す様に、誘電体膜２６を形成するが
、この誘電体膜２６は多結晶Ｓｉ膜１７．２５の表面の
みではなく空洞３９の内面にも形成される。

その後、多結晶Ｓｉ膜２７を減圧ＣＶＤ法で堆積させる
が、この多結晶Ｓｉ膜２７も誘電体膜２６やＳｉｎｇ膜
１６上に堆積するのみではなく空洞３９内をも埋める。

その後、多結晶Ｓｉ膜２７のパターニング、層間絶縁膜
であるＳｉＯ□膜３１の堆積、コンタクト窓３２の開口
及びビット線であるＡ１層３３のパターニング等を、上
述の第１実施例の製造工程と同様に行う。

この第２実施例の容量素子３４では、多結晶Ｓｉ膜１７
．２５が記憶ノードとなっており、多結晶Ｓｉ膜２７が
プレート電極となっている。従って、空洞３９の内面に
も蓄電可能であり、平面的な面積当りの蓄電容量が大き
い。

〔発明の効果〕

請求項１及び２の何れのメモリ装置も、平面的な面積当
りの容量素子の蓄電容量が大きいので高集積化が可能で
あるにも拘らず、容量素子の電極は製造工程の途中で容
易には破損しないので製造歩留を高めることができる。

３−−−−−・・ ５ｂ、−−−−・−・・ ７−−−−−〜−・−・・−−一 ８−−−−一〜−−−・−・−・ ５−−−−−−−・・・・−・ ６・・・−・−−−−−−・・ ７−・−・−・−・ ４−・−−−−−−−−・・−・ ９・−・・・〜−−−−−−−−・・ スイッチングトランジスタ 不純物拡散層 多結晶Ｓｉ膜 ・誘電体膜 一多結晶Ｓｉ膜 一誘電体膜 ・・多結晶Ｓｉ膜 容量素子 ・空洞

Claims (1)

1. 【特許請求の範囲】 １、容量素子とスイッチングトランジスタとでメモリセ
   ルが構成されているメモリ装置において、絶縁膜によっ
   て互いに分離されている第１層目、第２層目及び第３層
   目の導電層が半導体基体上に順次に積層されており、 前記第２層目の導電層が前記スイッチングトランジスタ
   の一方のソース・ドレイン領域に接続されて前記容量素
   子の一方の電極となっており、前記第１層目及び第３層
   目の導電層が互いに同電位にされて前記容量素子の他方
   の電極となっているメモリ装置。 ２、容量素子とスイッチングトランジスタとでメモリセ
   ルが構成されているメモリ装置において、前記スイッチ
   ングトランジスタの一方のソース・ドレイン領域に接続
   する様に半導体基体上に第１層目の導電層が積層されて
   おり、 前記第１層目の導電層との間にトンネル状の空洞を形成
   する様にこの第１層目の導電層上に第２層目の導電層が
   積層されてこれら第１層目及び第２層目の導電層が前記
   容量素子の一方の電極となっており、 前記第１層目及び第２層目の導電層を覆うと共に前記空
   洞を埋める様に第３層目の導電層が積層されてこの第３
   層目の導電層が前記容量素子の他方の電極となっている
   メモリ装置。