JP3070055B2 - メモリ装置の製造方法 - Google Patents
メモリ装置の製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 13
- 238000005530 etching Methods 0.000 claims description 10
- 239000000758 substrate Substances 0.000 claims description 8
- 239000004065 semiconductor Substances 0.000 claims description 5
- 229910004298 SiO 2 Inorganic materials 0.000 description 38
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 239000003990 capacitor Substances 0.000 description 13
- 239000012535 impurity Substances 0.000 description 9
- 239000010410 layer Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 6
- 238000000059 patterning Methods 0.000 description 5
- 238000003860 storage Methods 0.000 description 5
- 230000008021 deposition Effects 0.000 description 4
- 238000000034 method Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 3
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000002356 single layer Substances 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- 229910021419 crystalline silicon Inorganic materials 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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- Semiconductor Integrated Circuits (AREA)
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本願の発明は、容量素子を有するメモリ装置の製造方
法に関するものである。
法に関するものである。
本願の発明は、上記の様なメモリ装置の製造方法にお
いて、半導体基板の上層に積層させた第１及び第２の絶
縁膜に開口を形成し、第１及び第２の絶縁膜の選択的な
エッチングで庇状にした開口の内面と第１及び第２の絶
縁膜上とに容量素子の一方の電極を形成し、第１及び第
２の絶縁膜を除去した後に容量素子の誘電体膜と他方の
電極とを形成することによって、容量素子の容量の大き
なメモリ装置を少ない工程で製造することができる様に
したものである。
いて、半導体基板の上層に積層させた第１及び第２の絶
縁膜に開口を形成し、第１及び第２の絶縁膜の選択的な
エッチングで庇状にした開口の内面と第１及び第２の絶
縁膜上とに容量素子の一方の電極を形成し、第１及び第
２の絶縁膜を除去した後に容量素子の誘電体膜と他方の
電極とを形成することによって、容量素子の容量の大き
なメモリ装置を少ない工程で製造することができる様に
したものである。
スタックトキャパシタDRAMでは、スイッチングトラン
ジスタのゲート電極つまりワード線上へも容量素子が広
がっているので、メモリセルの面積の割には容量素子の
容量が大きい（例えば「日経マイクロデバイス別冊No.
1」日経マグロウヒル社（1987.5）p.117〜130）。
ジスタのゲート電極つまりワード線上へも容量素子が広
がっているので、メモリセルの面積の割には容量素子の
容量が大きい（例えば「日経マイクロデバイス別冊No.
1」日経マグロウヒル社（1987.5）p.117〜130）。
しかし、上記文献に記載されている様な最も基本的な
スタックトキャパシタセルでは、DRAMの微細化に伴って
所望容量の確保が難しくなってきている。
スタックトキャパシタセルでは、DRAMの微細化に伴って
所望容量の確保が難しくなってきている。
そこで、例えば第8D図に示す様に、多段ウイング状や
多段パラソル状等と称されている立体的な容量素子を形
成することが考えれらている。
多段パラソル状等と称されている立体的な容量素子を形
成することが考えれらている。
この様なスタックトキャパシタDRAMを製造するには、
第8A図に示す様に、LOCOS法等によってSi基板11に素子
分離用のSiO2膜12をまず形成し、ワード線つまりスイッ
チングトランジスタのゲート電極のゲート絶縁膜になる
SiO2膜13をその後に形成する。
第8A図に示す様に、LOCOS法等によってSi基板11に素子
分離用のSiO2膜12をまず形成し、ワード線つまりスイッ
チングトランジスタのゲート電極のゲート絶縁膜になる
SiO2膜13をその後に形成する。
そして、ポリサイド層14を堆積させ、更にSiO2膜15を
CVDで堆積させ、これらのSiO2膜15とポリサイド層14と
をワード線のパターンにRIEする。
CVDで堆積させ、これらのSiO2膜15とポリサイド層14と
をワード線のパターンにRIEする。
その後、SiO2膜15とポリサイド層14とをマスクにした
不純物のイオン注入によって、n-領域16a、16bをSi基板
11中に形成する。
不純物のイオン注入によって、n-領域16a、16bをSi基板
11中に形成する。
そして、CVDによるSiO2膜17の堆積と全面RIEとによっ
て、ワード線にSiO2膜17の側壁を形成し、SiO2膜15、17
とポリサイド層14とをマスクにした不純物のイオン注入
によって、n+領域18a、18bをSi基板11中に形成する。
て、ワード線にSiO2膜17の側壁を形成し、SiO2膜15、17
とポリサイド層14とをマスクにした不純物のイオン注入
によって、n+領域18a、18bをSi基板11中に形成する。
次に、第8B図に示す様に、Si3N4膜21とSiO2膜22とを
順次に堆積させ、n+領域18a、18bに達するコンタクト窓
23a、23bを開口する。そして、不純物を含有する多結晶
Si膜24の堆積及びパターニングを行う。
順次に堆積させ、n+領域18a、18bに達するコンタクト窓
23a、23bを開口する。そして、不純物を含有する多結晶
Si膜24の堆積及びパターニングを行う。
次に、第8C図に示す様に、CVDによってSiO2膜25を堆
積させ、多結晶Si膜24に達するコンタクト窓26a、26bを
開口する。そして、不純物を含有する多結晶Si膜27の堆
積及びパターニングを行う。
積させ、多結晶Si膜24に達するコンタクト窓26a、26bを
開口する。そして、不純物を含有する多結晶Si膜27の堆
積及びパターニングを行う。
その後、SiO2膜25、22に対するウェットエッチングを
行うが、この時、Si3N4膜21がエッチングのストッパに
なる。
行うが、この時、Si3N4膜21がエッチングのストッパに
なる。
次に、第8D図に示す様に、ONO膜等の誘電体膜28を形
成し、不純物を含有する多結晶Si膜31の堆積及びパター
ニングを行う。
成し、不純物を含有する多結晶Si膜31の堆積及びパター
ニングを行う。
従って、多結晶Si膜24、27が容量素子のうちでn+領域
18bに接続されている一方の電極つまり記憶ノードとな
っており、多結晶Si膜31が容量素子の他方の電極となっ
ている。
18bに接続されている一方の電極つまり記憶ノードとな
っており、多結晶Si膜31が容量素子の他方の電極となっ
ている。
ところが、第８図に示した様な製造方法では、記憶ノ
ードを構成している多結晶Si膜24、27を別個に形成して
いるので、製造工程が多く且つ複雑である。
ードを構成している多結晶Si膜24、27を別個に形成して
いるので、製造工程が多く且つ複雑である。
また、多結晶Si膜24、27を別個に形成しているので、
これらの多結晶Si膜24、27をパターニングするためのマ
スク同士の位置合せも当然に必要である。
これらの多結晶Si膜24、27をパターニングするためのマ
スク同士の位置合せも当然に必要である。
また、別個の多結晶Si膜24、27で記憶ノードを構成し
ているので、記憶ノード内に接触抵抗が存在しており、
誘電体膜28の全面に必ずしも有効に電荷を蓄積すること
ができなくて、容量素子の容量が必ずしも大きくない。
ているので、記憶ノード内に接触抵抗が存在しており、
誘電体膜28の全面に必ずしも有効に電荷を蓄積すること
ができなくて、容量素子の容量が必ずしも大きくない。
本願の発明によるメモリ装置の製造方法は、半導体基
板11の上層に第１の絶縁膜38と第２の絶縁膜22とを交互
に夫々一層以上積層させる工程と、前記半導体基板11に
達する開口23bを前記第１及び第２の絶縁膜38、22に形
成する工程と、前記第１及び第２の絶縁膜38、22の一方
を前記開口23b内から選択的にエッチングして、前記第
１及び第２の絶縁膜38、22のうちで前記開口23bに臨む
部分を庇状にする工程と、前記エッチングの後に前記開
口23bの内面と前記第１及び第２の絶縁膜38、22上とに
容量素子の一方の電極24を形成する工程と、前記一方の
電極24を形成した後に前記第１及び第２の絶縁膜38、22
を除去する工程と、前記第１及び第２の絶縁膜38、22を
除去した後に前記一方の電極24の表面に前記容量素子の
誘電体膜28を形成する工程と、前記誘電体膜28を介して
前記一方の電極24に対向する前記容量素子の他方の電極
31を形成する工程とを具備している。
板11の上層に第１の絶縁膜38と第２の絶縁膜22とを交互
に夫々一層以上積層させる工程と、前記半導体基板11に
達する開口23bを前記第１及び第２の絶縁膜38、22に形
成する工程と、前記第１及び第２の絶縁膜38、22の一方
を前記開口23b内から選択的にエッチングして、前記第
１及び第２の絶縁膜38、22のうちで前記開口23bに臨む
部分を庇状にする工程と、前記エッチングの後に前記開
口23bの内面と前記第１及び第２の絶縁膜38、22上とに
容量素子の一方の電極24を形成する工程と、前記一方の
電極24を形成した後に前記第１及び第２の絶縁膜38、22
を除去する工程と、前記第１及び第２の絶縁膜38、22を
除去した後に前記一方の電極24の表面に前記容量素子の
誘電体膜28を形成する工程と、前記誘電体膜28を介して
前記一方の電極24に対向する前記容量素子の他方の電極
31を形成する工程とを具備している。
本願の発明によるメモリ装置の製造方法では、第１及
び第２の絶縁膜38、22に対して一回の開口23bの形成と
開口23b内からの一回の選択的なエッチングとを行うだ
けで、第１及び第２の絶縁膜38、22のうちで開口23bに
臨む部分が庇状になる。しかも、この状態の開口23bの
内面と第１及び第２の絶縁膜38、22上とに容量素子の一
方の電極24を形成しているので、この一方の電極24の形
成が一回でよい。
び第２の絶縁膜38、22に対して一回の開口23bの形成と
開口23b内からの一回の選択的なエッチングとを行うだ
けで、第１及び第２の絶縁膜38、22のうちで開口23bに
臨む部分が庇状になる。しかも、この状態の開口23bの
内面と第１及び第２の絶縁膜38、22上とに容量素子の一
方の電極24を形成しているので、この一方の電極24の形
成が一回でよい。
そして、第１及び第２の絶縁膜38、22のうちで開口23
bに臨む部分が庇状になっており、第１及び第２の絶縁
膜38、22を除去した後に一方の電極24の表面に容量素子
の誘電体膜28を形成し、誘電体膜28を介して一方の電極
24に対向する容量素子の他方の電極31を形成しているの
で、一方の電極24が一回で形成された単一層であって
も、誘電体膜28を介した一方の電極24と他方の電極31と
の対向面積が広い。しかも、一方の電極24が単一層でよ
いので、この一方の電極24内に接触抵抗が存在しておら
ず、誘電体膜28の全面に有効に電荷が蓄積される。従っ
て、容量素子の容量が大きい。
bに臨む部分が庇状になっており、第１及び第２の絶縁
膜38、22を除去した後に一方の電極24の表面に容量素子
の誘電体膜28を形成し、誘電体膜28を介して一方の電極
24に対向する容量素子の他方の電極31を形成しているの
で、一方の電極24が一回で形成された単一層であって
も、誘電体膜28を介した一方の電極24と他方の電極31と
の対向面積が広い。しかも、一方の電極24が単一層でよ
いので、この一方の電極24内に接触抵抗が存在しておら
ず、誘電体膜28の全面に有効に電荷が蓄積される。従っ
て、容量素子の容量が大きい。
以下、本願の発明の第１及び第２参考例並びに第１〜
第５実施例を、第１図〜第７図を参照しながら説明す
る。
第５実施例を、第１図〜第７図を参照しながら説明す
る。
第１図が、第１参考例の製造工程を示している。この
製造工程でも、第1A図に示す様に、SiO2膜15の堆積まで
は第８図に示した一従来例と同様に行う。
製造工程でも、第1A図に示す様に、SiO2膜15の堆積まで
は第８図に示した一従来例と同様に行う。
この第１参考例では、その後、不純物を含有しない純
粋な多結晶Si膜32を減圧CVDでSiO2膜15上に堆積させ、
多結晶Si膜32とSiO2膜15とポリサイド層14とをワード線
のパターンにRIEする。
粋な多結晶Si膜32を減圧CVDでSiO2膜15上に堆積させ、
多結晶Si膜32とSiO2膜15とポリサイド層14とをワード線
のパターンにRIEする。
その後のn-領域16a、16bの形成及びSiO2膜17の堆積
も、第８図に示した一従来例と同様に行う。なお、SiO2
膜17の材料としては、TEOS（テトラエチルオルソシリケ
ート）等を用いることができる。
も、第８図に示した一従来例と同様に行う。なお、SiO2
膜17の材料としては、TEOS（テトラエチルオルソシリケ
ート）等を用いることができる。
次に、第1B図に示す様に、SiO2膜17を全面RIEしてワ
ード線にSiO2膜17の側壁を形成するが、この時、SiO2膜
12に溝12aが形成される様にオーバエッチングを行う。
なお、多結晶Si膜32が設けられているので、SiO2膜15は
エッチングされない。
ード線にSiO2膜17の側壁を形成するが、この時、SiO2膜
12に溝12aが形成される様にオーバエッチングを行う。
なお、多結晶Si膜32が設けられているので、SiO2膜15は
エッチングされない。
その後、第８図に示した一従来例と同様にしてn+領域
18a、18bを形成し、不純物を含有する多結晶Si膜24を堆
積させ、更にアニールを行う。そして、多結晶Si膜24用
のレジスト33をパターニングする。
18a、18bを形成し、不純物を含有する多結晶Si膜24を堆
積させ、更にアニールを行う。そして、多結晶Si膜24用
のレジスト33をパターニングする。
次に、第1C図に示す様に、レジスト33を用いて多結晶
Si膜24、32をRIEして、レジスト33の除去後に多結晶Si
膜24の表面を酸化して誘電体膜28を形成する。そして、
不純物を含有する多結晶Si膜31の堆積及びパターニング
を行う。
Si膜24、32をRIEして、レジスト33の除去後に多結晶Si
膜24の表面を酸化して誘電体膜28を形成する。そして、
不純物を含有する多結晶Si膜31の堆積及びパターニング
を行う。
従って、多結晶Si膜24が容量素子のうちでn+領域18b
に接続されている一方の電極つまり記憶ノードとなって
おり、多結晶Si膜31が容量素子の他方の電極となってい
る。
に接続されている一方の電極つまり記憶ノードとなって
おり、多結晶Si膜31が容量素子の他方の電極となってい
る。
その後、層間絶縁膜34の堆積及びコンタクト窓35の開
口を行い、更にAl膜36を堆積させ、このAl膜36をビット
線のパターンにパターニングする。
口を行い、更にAl膜36を堆積させ、このAl膜36をビット
線のパターンにパターニングする。
第２図は、第２参考例を示している。第１図に示した
第１参考例はセルフアラインコンタクト法で製造したも
のであるが、この第２参考例は埋込みコンタクト法で製
造したものであり、その他の点では両者は同様な構成を
有している。
第１参考例はセルフアラインコンタクト法で製造したも
のであるが、この第２参考例は埋込みコンタクト法で製
造したものであり、その他の点では両者は同様な構成を
有している。
この第２参考例では、第1A図に示した様にSiO2膜17を
堆積させた後、n-領域16a、16bに対するコンタクト窓23
a、23bをSiO2膜17に開口する際のオーバエッチングによ
って、SiO2膜12に溝12aを形成する。
堆積させた後、n-領域16a、16bに対するコンタクト窓23
a、23bをSiO2膜17に開口する際のオーバエッチングによ
って、SiO2膜12に溝12aを形成する。
第３図は、第１実施例を示している。この第１実施例
でも、第3A図に示す様に、n+領域18a、18bの形成までは
第８図に示した一従来例と同様に行う。
でも、第3A図に示す様に、n+領域18a、18bの形成までは
第８図に示した一従来例と同様に行う。
この第１実施例では、その後、２層膜であるSi3N4/Si
O2膜37とPSG膜38とSiO2膜22とを順次に堆積させる。
O2膜37とPSG膜38とSiO2膜22とを順次に堆積させる。
次に、第3B図に示す様に、n+領域18bに達するコンタ
クト窓23bを開口し、この状態で、SiO2膜22のエッチン
グ速度は遅くPSG膜38のエッチング速度は速いウェット
エッチングを行う。すると、コンタクト窓23bに臨むPSG
膜38が後退し、SiO2膜22が庇状に残る。
クト窓23bを開口し、この状態で、SiO2膜22のエッチン
グ速度は遅くPSG膜38のエッチング速度は速いウェット
エッチングを行う。すると、コンタクト窓23bに臨むPSG
膜38が後退し、SiO2膜22が庇状に残る。
その後、不純物を含有する多結晶Si膜24を薄く堆積さ
せる。多結晶Si膜24を厚く堆積させると、PSG膜38が後
退した部分やコンタクト窓23bが多結晶Si膜24で埋めら
れ、この多結晶Si膜24の表面積が狭くなるので、上述の
様に多結晶Si膜24は薄く堆積させる。
せる。多結晶Si膜24を厚く堆積させると、PSG膜38が後
退した部分やコンタクト窓23bが多結晶Si膜24で埋めら
れ、この多結晶Si膜24の表面積が狭くなるので、上述の
様に多結晶Si膜24は薄く堆積させる。
そして、多結晶Si膜24のうちで容量素子を形成すべき
部分に、レジスト39をパターニングする。
部分に、レジスト39をパターニングする。
次に、第3C図に示す様に、レジスト39を用いて多結晶
Si膜24をRIEし、ウェットエッチングによってSiO2膜22
とPSG膜38とを除去し、更に誘電体膜28を堆積させる。
Si膜24をRIEし、ウェットエッチングによってSiO2膜22
とPSG膜38とを除去し、更に誘電体膜28を堆積させる。
その後は、上述の第１参考例等と同様に、Al膜36のパ
ターニングまで行う。
ターニングまで行う。
第４図は、第２実施例の途中の工程を示している。こ
の第２実施例は、第3A図においてSi3N4/SiO2膜37とPSG
膜38との間にSiO2膜（図示せず）を堆積させ、SiO2膜22
とPSG膜38とのウェットエッチングと同時にこのSiO2膜
もウェットエッチングすることを除いて、第３図に示し
た第１実施例と実質的に同様の工程を有している。
の第２実施例は、第3A図においてSi3N4/SiO2膜37とPSG
膜38との間にSiO2膜（図示せず）を堆積させ、SiO2膜22
とPSG膜38とのウェットエッチングと同時にこのSiO2膜
もウェットエッチングすることを除いて、第３図に示し
た第１実施例と実質的に同様の工程を有している。
この第２実施例によれば、第４図からも明らかな様
に、多結晶Si膜24の表面積が第１実施例の場合よりも更
に広くなる。
に、多結晶Si膜24の表面積が第１実施例の場合よりも更
に広くなる。
第５図は、第３実施例の途中の工程を示している。こ
の第３実施例は、Si3N4/SiO2膜37と上述の第１実施例で
追加したSiO2膜との間に更にPSG膜（図示せず）を堆積
させ、このPSG膜も後にウェットエッチングで除去する
ことを除いて、上述の第２実施例と実質的に同様の工程
を有している。
の第３実施例は、Si3N4/SiO2膜37と上述の第１実施例で
追加したSiO2膜との間に更にPSG膜（図示せず）を堆積
させ、このPSG膜も後にウェットエッチングで除去する
ことを除いて、上述の第２実施例と実質的に同様の工程
を有している。
この第３実施例でも、第５図からも明らかな様に、多
結晶Si膜24の表面積が第１実施例の場合よりも更に広く
なる。
結晶Si膜24の表面積が第１実施例の場合よりも更に広く
なる。
第６図は、第４実施例を示している。この第４実施例
でも、第6A図に示す様にn+領域18a、18bを形成し、更に
第6B図に示す様にSi3N4膜21を堆積させるまでは、第８
図に示した一従来例と同様に行う。
でも、第6A図に示す様にn+領域18a、18bを形成し、更に
第6B図に示す様にSi3N4膜21を堆積させるまでは、第８
図に示した一従来例と同様に行う。
この第４実施例では、その後、PSG膜38とSiO2膜22と
を順次に堆積させ、n+領域18a、18bに達するコンタクト
窓23a、23bを開口する。
を順次に堆積させ、n+領域18a、18bに達するコンタクト
窓23a、23bを開口する。
そして、この状態で上述の第１実施例等と同様にPSG
膜38をウェットエッチングし、PSG膜38が後退した部分
とコンタクト窓23a、23bとを埋める様に多結晶Si膜24を
堆積させ、n+領域18a、18bの各々に対応する様に多結晶
Si膜24をパターニングする。
膜38をウェットエッチングし、PSG膜38が後退した部分
とコンタクト窓23a、23bとを埋める様に多結晶Si膜24を
堆積させ、n+領域18a、18bの各々に対応する様に多結晶
Si膜24をパターニングする。
その後は、第6C図に示す様に、上述の第１参考例等と
同様に、Al膜36のパターニングまで行う。
同様に、Al膜36のパターニングまで行う。
第７図は、第５実施例の途中の工程を示している。こ
の第５実施例は、第6B図においてSi3N4膜21とPSG膜38と
の間にSiO2膜（図示せず）を堆積させ、SiO2膜22とPSG
膜38とのウェットエッチングと同時にこのSiO2膜もウェ
ットエッチングすることを除いて、第６図に示した第４
実施例と実質的に同様の工程を有している。
の第５実施例は、第6B図においてSi3N4膜21とPSG膜38と
の間にSiO2膜（図示せず）を堆積させ、SiO2膜22とPSG
膜38とのウェットエッチングと同時にこのSiO2膜もウェ
ットエッチングすることを除いて、第６図に示した第４
実施例と実質的に同様の工程を有している。
この第５実施例によれば、第７図からも明らかな様
に、多結晶Si膜24の表面が第４実施例の場合よりも更に
広くなる。
に、多結晶Si膜24の表面が第４実施例の場合よりも更に
広くなる。
本願の発明によるメモリ装置の製造方法では、第１及
び第２の絶縁膜に対して一回の開口の形成と開口内から
の一回の選択的なエッチングとを行うだけで第１及び第
２の絶縁膜のうちで開口に臨む部分が庇状になり、しか
も一方の電極の形成が一回でよいので、容量素子の容量
の大きなメモリ装置を少ない工程で製造することができ
る。
び第２の絶縁膜に対して一回の開口の形成と開口内から
の一回の選択的なエッチングとを行うだけで第１及び第
２の絶縁膜のうちで開口に臨む部分が庇状になり、しか
も一方の電極の形成が一回でよいので、容量素子の容量
の大きなメモリ装置を少ない工程で製造することができ
る。
第１図は本願の発明の第１参考例の製造工程を順次に示
す側断面図、第２図は第２参考例の側断面図、第３図は
第１実施例を順次に示す側断面図、第４図及び第５図は
夫々第２実施例及び第３実施例の途中の工程を示す側断
面図、第６図は第４実施例を順次に示す側断面図、第７
図は第５実施例の途中の工程を示す側断面図である。 第８図は本願の発明の一従来例を順次に示す側断面図で
ある。 なお図面に用いた符号において、 12,22……SiO2膜 12a……溝 14……ポリサイド層 18b……n+領域 23b……コンタクト窓 24,31……多結晶Si膜 38……PSG膜 である。
す側断面図、第２図は第２参考例の側断面図、第３図は
第１実施例を順次に示す側断面図、第４図及び第５図は
夫々第２実施例及び第３実施例の途中の工程を示す側断
面図、第６図は第４実施例を順次に示す側断面図、第７
図は第５実施例の途中の工程を示す側断面図である。 第８図は本願の発明の一従来例を順次に示す側断面図で
ある。 なお図面に用いた符号において、 12,22……SiO2膜 12a……溝 14……ポリサイド層 18b……n+領域 23b……コンタクト窓 24,31……多結晶Si膜 38……PSG膜 である。
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 27/04 H01L 21/822
Claims (1)
- 【請求項１】半導体基板の上層に第１の絶縁膜と第２の
絶縁膜とを交互に夫々一層以上積層させる工程と、 前記半導体基板に達する開口を前記第１及び第２の絶縁
膜に形成する工程と、 前記第１及び第２の絶縁膜の一方を前記開口内から選択
的にエッチングして、前記第１及び第２の絶縁膜のうち
で前記開口に臨む部分を庇状にする工程と、 前記エッチングの後に前記開口の内面と前記第１及び第
２の絶縁膜上とに容量素子の一方の電極を形成する工程
と、 前記一方の電極を形成した後に前記第１及び第２の絶縁
膜を除去する工程と、 前記第１及び第２の絶縁膜を除去した後に前記一方の電
極の表面に前記容量素子の誘電体膜を形成する工程と、 前記誘電体膜を介して前記一方の電極に対向する前記容
量素子の他方の電極を形成する工程と を具備するメモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232420A JP3070055B2 (ja) | 1989-09-07 | 1989-09-07 | メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1232420A JP3070055B2 (ja) | 1989-09-07 | 1989-09-07 | メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0395966A JPH0395966A (ja) | 1991-04-22 |
| JP3070055B2 true JP3070055B2 (ja) | 2000-07-24 |
Family
ID=16938979
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1232420A Expired - Fee Related JP3070055B2 (ja) | 1989-09-07 | 1989-09-07 | メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3070055B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101920122B1 (ko) | 2016-11-23 | 2019-02-08 | 동서대학교 산학협력단 | 임산부 휴식용 간이침상 |
| KR102370887B1 (ko) | 2020-07-17 | 2022-03-04 | 최희 | 임신부용 마사지 베드 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100323832B1 (ko) * | 1999-08-25 | 2002-02-07 | 윤종용 | 고용량을 갖는 캐패시터의 제조방법 및 이를 이용한 반도체 소자의 제조방법 |
-
1989
- 1989-09-07 JP JP1232420A patent/JP3070055B2/ja not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101920122B1 (ko) | 2016-11-23 | 2019-02-08 | 동서대학교 산학협력단 | 임산부 휴식용 간이침상 |
| KR102370887B1 (ko) | 2020-07-17 | 2022-03-04 | 최희 | 임신부용 마사지 베드 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0395966A (ja) | 1991-04-22 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |