JP2870322B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にメモリセルが１つのトランジスタと１つのス
タックド型キャパシタとからなるＤＲＡＭのシリンダ型
ノード電極の製造方法に関する。
関し、特にメモリセルが１つのトランジスタと１つのス
タックド型キャパシタとからなるＤＲＡＭのシリンダ型
ノード電極の製造方法に関する。
【０００２】
【従来の技術】現在のＤＲＡＭでは、メモリセルが１つ
のトランジスタと１つのスタックド型キャパシタとから
なるＤＲＡＭが主流となっている。スタックド型キャパ
シタは、ノード電極を３次元的に形成することによりノ
ード電極とセルプレート電極との対向面積を広げてい
る。これにより、メモリセルの占有面積に比して大きな
容量値を実現している。このようなノード電極の形状の
１つとして、シリンダ型ノード電極が知られている。
のトランジスタと１つのスタックド型キャパシタとから
なるＤＲＡＭが主流となっている。スタックド型キャパ
シタは、ノード電極を３次元的に形成することによりノ
ード電極とセルプレート電極との対向面積を広げてい
る。これにより、メモリセルの占有面積に比して大きな
容量値を実現している。このようなノード電極の形状の
１つとして、シリンダ型ノード電極が知られている。
【０００３】半導体装置の製造工程の断面図である図５
を参照すると、例えば２重のシリンダを有する従来のノ
ード電極は、以下のように作成される。
を参照すると、例えば２重のシリンダを有する従来のノ
ード電極は、以下のように作成される。
【０００４】まず、Ｐ型シリコン基板１表面に、フィー
ルド酸化膜２を形成した後、ゲート酸化膜３，ゲート電
極を兼るワード線４，Ｎ型ソース領域１９，およびＮ型
ドレイン領域２０からなるＮチャネル型ＭＯＳトランジ
スタを形成する。全面に層間絶縁膜５を形成した後、Ｎ
型ドレイン領域２０に達するビットコンタクト孔６を形
成し、ビット線７を形成する。さらに全面に層間絶縁膜
２１を形成した後、全面に窒化シリコン膜２２を形成す
る。この窒化シリコン膜２２は、後工程でのノード電極
の形成のエッチングの際に、上記層間絶縁膜２１，５を
保護するためである。
ルド酸化膜２を形成した後、ゲート酸化膜３，ゲート電
極を兼るワード線４，Ｎ型ソース領域１９，およびＮ型
ドレイン領域２０からなるＮチャネル型ＭＯＳトランジ
スタを形成する。全面に層間絶縁膜５を形成した後、Ｎ
型ドレイン領域２０に達するビットコンタクト孔６を形
成し、ビット線７を形成する。さらに全面に層間絶縁膜
２１を形成した後、全面に窒化シリコン膜２２を形成す
る。この窒化シリコン膜２２は、後工程でのノード電極
の形成のエッチングの際に、上記層間絶縁膜２１，５を
保護するためである。
【０００５】次に、Ｎ型ソース領域１９に達するノード
コンタクト孔１１を形成する。全面に、Ｎ型の多結晶シ
リコン膜２３ａを形成し、上記ノードコンタクト孔１１
を埋設する。続いて、酸化シリコン膜の堆積，パターニ
ングにより、ノードコンタクト孔１１の直上を覆い，ノ
ード電極が形成される領域の内側の領域に、酸化シリコ
ン膜２４ａを残留形成する。全面にＮ型の多結晶シリコ
ン膜２３ｂ，酸化シリコン膜を形成し、この酸化シリコ
ン膜を異方性エッチングでエッチバックして、多結晶シ
リコン膜２３ｂを介して酸化シリコン膜２４ａの側面に
スペーサとなる酸化シリコン膜２４ｂを残留形成する。
同様の工程を繰り返し、Ｎ型の多結晶シリコン膜２３
ｃ，スペーサとなる酸化シリコン膜２４ｃを形成する
〔図５（ａ）〕。
コンタクト孔１１を形成する。全面に、Ｎ型の多結晶シ
リコン膜２３ａを形成し、上記ノードコンタクト孔１１
を埋設する。続いて、酸化シリコン膜の堆積，パターニ
ングにより、ノードコンタクト孔１１の直上を覆い，ノ
ード電極が形成される領域の内側の領域に、酸化シリコ
ン膜２４ａを残留形成する。全面にＮ型の多結晶シリコ
ン膜２３ｂ，酸化シリコン膜を形成し、この酸化シリコ
ン膜を異方性エッチングでエッチバックして、多結晶シ
リコン膜２３ｂを介して酸化シリコン膜２４ａの側面に
スペーサとなる酸化シリコン膜２４ｂを残留形成する。
同様の工程を繰り返し、Ｎ型の多結晶シリコン膜２３
ｃ，スペーサとなる酸化シリコン膜２４ｃを形成する
〔図５（ａ）〕。
【０００６】次に、多結晶シリコン膜２３ｃ，２３ｂ，
２３ａのみにより覆われた部分の窒化シリコン膜２２表
面が完全に露出するまで、多結晶シリコン膜を選択的に
エッチングする。これにより、多結晶シリコン膜２３
ｃ，２３ｂ，２３ａはそれぞれ多結晶シリコン膜２３ｃ
ａ，２３ｂａ，２３ａａとなり、上記酸化シリコン膜２
４ａの上面は完全に露出される〔図５（ｂ）〕。続い
て、酸化シリコン膜を選択的に例えばウェットエッチン
グにより除去し、酸化シリコン膜２４ａ，２４ｂ，２４
ｃを完全に除去する。これにより、Ｎ型の多結晶シリコ
ン膜２３ａａ，２３ｂａ，２３ｃａからなる２重のシリ
ンダ型ノード電極が完成する。その後、公知の製法によ
り、容量絶縁膜，セルプレート電極等を形成し、所望の
メモリセルを有するＤＲＡＭが形成される。
２３ａのみにより覆われた部分の窒化シリコン膜２２表
面が完全に露出するまで、多結晶シリコン膜を選択的に
エッチングする。これにより、多結晶シリコン膜２３
ｃ，２３ｂ，２３ａはそれぞれ多結晶シリコン膜２３ｃ
ａ，２３ｂａ，２３ａａとなり、上記酸化シリコン膜２
４ａの上面は完全に露出される〔図５（ｂ）〕。続い
て、酸化シリコン膜を選択的に例えばウェットエッチン
グにより除去し、酸化シリコン膜２４ａ，２４ｂ，２４
ｃを完全に除去する。これにより、Ｎ型の多結晶シリコ
ン膜２３ａａ，２３ｂａ，２３ｃａからなる２重のシリ
ンダ型ノード電極が完成する。その後、公知の製法によ
り、容量絶縁膜，セルプレート電極等を形成し、所望の
メモリセルを有するＤＲＡＭが形成される。
【０００７】
【発明が解決しようとする課題】上述した従来のシリン
ダ型ノード電極の形成方法では、 （１）窒化シリコン膜２２を堆積した後、熱処理工程，
もしくは高温を要する工程を経ると、窒化シリコン膜の
応力によりシリコン基板にそりが生じる。 （２）窒化シリコン膜２２にノードコンタクト孔１１を
開口した後、熱処理工程，もしくは高温を要する工程を
経ると、このノードコンタクト孔１１の端からひび割れ
が生じる。 （３）窒化シリコン膜２２が存在すると、製造工程の最
後に行なわれる界面準位を減少させるための水素処理に
おいて、水素が界面に充分に供給されない。といった不
具合が生じる。
ダ型ノード電極の形成方法では、 （１）窒化シリコン膜２２を堆積した後、熱処理工程，
もしくは高温を要する工程を経ると、窒化シリコン膜の
応力によりシリコン基板にそりが生じる。 （２）窒化シリコン膜２２にノードコンタクト孔１１を
開口した後、熱処理工程，もしくは高温を要する工程を
経ると、このノードコンタクト孔１１の端からひび割れ
が生じる。 （３）窒化シリコン膜２２が存在すると、製造工程の最
後に行なわれる界面準位を減少させるための水素処理に
おいて、水素が界面に充分に供給されない。といった不
具合が生じる。
【０００８】そりに関しては、ノード電極形成後のフォ
トリソグラフィ工程において焦点深度がばらつくことに
なり、適切な露光が困難になる。その結果、パターニン
グされたパターンの形状が崩れ、歩留りが低下する。ひ
び割れがあると、ノード電極形成の際の酸化シリコン膜
２４ａ，２４ｂ，２４ｃのウェットエッチングにおい
て、このひび割れを通して侵入したエッチャントにより
層間絶縁膜２１，５がエッチングされ、層間絶縁膜２
１，５に空洞が形成される。その結果、キャパシタ形成
後の製造工程において、特に配線の断線，短絡が生じや
すくなり、さらには信頼性の低下等の不都合を招く。ま
た、水素処理が完全に行なわれないと、形成されたＮチ
ャネル型ＭＯＳトランジスタの特性がばらつき，不安定
になり、設計値通りの特性が得られなくなる。
トリソグラフィ工程において焦点深度がばらつくことに
なり、適切な露光が困難になる。その結果、パターニン
グされたパターンの形状が崩れ、歩留りが低下する。ひ
び割れがあると、ノード電極形成の際の酸化シリコン膜
２４ａ，２４ｂ，２４ｃのウェットエッチングにおい
て、このひび割れを通して侵入したエッチャントにより
層間絶縁膜２１，５がエッチングされ、層間絶縁膜２
１，５に空洞が形成される。その結果、キャパシタ形成
後の製造工程において、特に配線の断線，短絡が生じや
すくなり、さらには信頼性の低下等の不都合を招く。ま
た、水素処理が完全に行なわれないと、形成されたＮチ
ャネル型ＭＯＳトランジスタの特性がばらつき，不安定
になり、設計値通りの特性が得られなくなる。
【０００９】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、メモリセルが１つのトランジスタと１つのス
タックド型キャパシタとからなるＤＲＡＭのシリンダ型
ノード電極の製造方法において、Ｐ型シリコン基板表面
にＮチャネル型ＭＯＳトランジスタを形成し、全面に層
間絶縁膜，第１の多結晶シリコン膜，および第１の酸化
シリコン系絶縁膜を順次形成し、ノードコンタクト孔を
形成する工程と、上記ノードコンタクト孔の半径より薄
い絶縁膜を全面に堆積し、この絶縁膜のエッチバックを
行ない、上記ノードコンタクノ孔の側面にこの絶縁膜か
らなる第１のスペーサ絶縁膜を残留形成する工程と、全
面に少なくとも上記ノードコンタクト孔の実効的な半径
と同程度の膜厚のＮ型の第２の多結晶シリコン膜を形成
する工程と、全面に所定の厚さの第２の酸化シリコン系
絶縁膜を堆積し、この第２の酸化シリコン系絶縁膜のパ
ターニングを行ない、少なくとも上記ノードコンタクト
孔の直上を含む領域に選択的にこの第２の酸化シリコン
系絶縁膜を残留形成する工程と、全面にＮ型の第３の多
結晶シリコン膜と第３の酸化シリコン系絶縁膜とを形成
し、この第３の酸化シリコン系絶縁膜のエッチバックを
行ない、残留形成された上記第２の酸化シリコン系絶縁
膜の側面を覆う上記第３の多結晶シリコン膜の側面にこ
の第３の酸化シリコン系絶縁膜からなる第２のスペーサ
絶縁膜を残留形成する工程と、少なくとも上記第１の酸
化シリコン系絶縁膜を表面が充分に露出するまで、異方
性エッチングにより多結晶シリコンを選択的に除去する
工程と、少なくとも残留形成された上記第２の酸化シリ
コン系絶縁膜並びに上記第３の酸化シリコン系絶縁膜か
らなる第２のスペーサ絶縁膜が完全に除去されるまで、
酸化シリコン系絶縁膜を選択的にエッチングする工程
と、を有している。
造方法は、メモリセルが１つのトランジスタと１つのス
タックド型キャパシタとからなるＤＲＡＭのシリンダ型
ノード電極の製造方法において、Ｐ型シリコン基板表面
にＮチャネル型ＭＯＳトランジスタを形成し、全面に層
間絶縁膜，第１の多結晶シリコン膜，および第１の酸化
シリコン系絶縁膜を順次形成し、ノードコンタクト孔を
形成する工程と、上記ノードコンタクト孔の半径より薄
い絶縁膜を全面に堆積し、この絶縁膜のエッチバックを
行ない、上記ノードコンタクノ孔の側面にこの絶縁膜か
らなる第１のスペーサ絶縁膜を残留形成する工程と、全
面に少なくとも上記ノードコンタクト孔の実効的な半径
と同程度の膜厚のＮ型の第２の多結晶シリコン膜を形成
する工程と、全面に所定の厚さの第２の酸化シリコン系
絶縁膜を堆積し、この第２の酸化シリコン系絶縁膜のパ
ターニングを行ない、少なくとも上記ノードコンタクト
孔の直上を含む領域に選択的にこの第２の酸化シリコン
系絶縁膜を残留形成する工程と、全面にＮ型の第３の多
結晶シリコン膜と第３の酸化シリコン系絶縁膜とを形成
し、この第３の酸化シリコン系絶縁膜のエッチバックを
行ない、残留形成された上記第２の酸化シリコン系絶縁
膜の側面を覆う上記第３の多結晶シリコン膜の側面にこ
の第３の酸化シリコン系絶縁膜からなる第２のスペーサ
絶縁膜を残留形成する工程と、少なくとも上記第１の酸
化シリコン系絶縁膜を表面が充分に露出するまで、異方
性エッチングにより多結晶シリコンを選択的に除去する
工程と、少なくとも残留形成された上記第２の酸化シリ
コン系絶縁膜並びに上記第３の酸化シリコン系絶縁膜か
らなる第２のスペーサ絶縁膜が完全に除去されるまで、
酸化シリコン系絶縁膜を選択的にエッチングする工程
と、を有している。
【００１０】好ましくは、残留形成された上記第２の酸
化シリコン系絶縁膜をマスクにして上記第２の多結晶シ
リコン膜をエッチングする工程を有している。さらに好
ましくは、上記第２の酸化シリコン系絶縁膜が、ＰＳＧ
膜，もしくはＢＰＳＧ膜である。
化シリコン系絶縁膜をマスクにして上記第２の多結晶シ
リコン膜をエッチングする工程を有している。さらに好
ましくは、上記第２の酸化シリコン系絶縁膜が、ＰＳＧ
膜，もしくはＢＰＳＧ膜である。
【００１１】
【実施例】次に、本発明について図面を参照して説明す
る。
る。
【００１２】半導体装置の製造工程の断面図である図
１，図２を参照すると、例えば２重のシリンダからなる
ノード電極の作成に本発明の第１の実施例を適用する
と、このノード電極は以下のように製造される。
１，図２を参照すると、例えば２重のシリンダからなる
ノード電極の作成に本発明の第１の実施例を適用する
と、このノード電極は以下のように製造される。
【００１３】まず、Ｐ型シリコン基板１の表面に、公知
の選択酸化法による膜厚３００〜４００ｎｍのフィール
ド酸化膜２，熱酸化による膜厚１０〜２０ｎｍのゲート
酸化膜３を形成する。膜厚約１５０ｎｍの多結晶シリコ
ン膜を堆積し、これに燐拡散，パターニングを行ない、
ゲート電極を兼るワード線４を形成する。砒素イオン注
入によりＮ型ソース領域１９，Ｎ型ドレイン領域２０を
形成する。ＣＶＤ法により、全面に膜厚約１００ｎｍの
酸化シリコン膜と膜厚約２００ｎｍのＢＰＳＧ膜との積
層膜からなる層間絶縁膜５を形成する。Ｎ型ドレイン領
域２０に達するビットコンタクト孔６を形成し、Ｎ型多
結晶シリコン膜からなるビット線７を形成する。再びＣ
ＶＤ法により、全面に膜厚約１００ｎｍの酸化シリコン
膜と膜厚約２００ｎｍのＢＰＳＧ膜との積層膜からなる
層間絶縁膜８を形成する。
の選択酸化法による膜厚３００〜４００ｎｍのフィール
ド酸化膜２，熱酸化による膜厚１０〜２０ｎｍのゲート
酸化膜３を形成する。膜厚約１５０ｎｍの多結晶シリコ
ン膜を堆積し、これに燐拡散，パターニングを行ない、
ゲート電極を兼るワード線４を形成する。砒素イオン注
入によりＮ型ソース領域１９，Ｎ型ドレイン領域２０を
形成する。ＣＶＤ法により、全面に膜厚約１００ｎｍの
酸化シリコン膜と膜厚約２００ｎｍのＢＰＳＧ膜との積
層膜からなる層間絶縁膜５を形成する。Ｎ型ドレイン領
域２０に達するビットコンタクト孔６を形成し、Ｎ型多
結晶シリコン膜からなるビット線７を形成する。再びＣ
ＶＤ法により、全面に膜厚約１００ｎｍの酸化シリコン
膜と膜厚約２００ｎｍのＢＰＳＧ膜との積層膜からなる
層間絶縁膜８を形成する。
【００１４】次に、ＣＶＤ法により、全面に第１の多結
晶シリコン膜である膜厚約１００ｎｍの多結晶シリコン
膜９，第１の酸化シリコン系絶縁膜である膜厚約１００
ｎｍの酸化シリコン膜１０を形成する。次に、異方性エ
ッチングにより、Ｎ型ソース領域１９に達する半径０．
２μｍ程度のノードコンタクト孔１１を形成する。全面
にこのノードコンタクト孔１１の半径より薄い（例えば
膜厚１００ｎｍ程度）酸化シリコン膜を堆積し、この酸
化シリコン膜を異方性エッチングによりエッチバック
し、第１のスペーサ絶縁膜である酸化シリコン膜１２を
形成する。このとき、ノードコンタクト孔１１の実効的
な半径は０．１μｍ程度となる〔図１（ａ）〕。
晶シリコン膜である膜厚約１００ｎｍの多結晶シリコン
膜９，第１の酸化シリコン系絶縁膜である膜厚約１００
ｎｍの酸化シリコン膜１０を形成する。次に、異方性エ
ッチングにより、Ｎ型ソース領域１９に達する半径０．
２μｍ程度のノードコンタクト孔１１を形成する。全面
にこのノードコンタクト孔１１の半径より薄い（例えば
膜厚１００ｎｍ程度）酸化シリコン膜を堆積し、この酸
化シリコン膜を異方性エッチングによりエッチバック
し、第１のスペーサ絶縁膜である酸化シリコン膜１２を
形成する。このとき、ノードコンタクト孔１１の実効的
な半径は０．１μｍ程度となる〔図１（ａ）〕。
【００１５】次に、全面にＮ型の第２の多結晶シリコン
膜である膜厚１００ｎｍ程度の多結晶シリコン膜１３を
形成する。この多結晶シリコン膜１３により、上記ノー
ドコンタクト孔１１は埋設される。次に、ＣＶＤ法によ
り全面に第２の酸化シリコン系絶縁膜である膜厚約８０
０ｎｍのＢＰＳＧ膜を堆積する。フォトレジスト膜（図
示せず）をマスクにした異方性エッチングにより、上記
ノードコンタクト孔１１直上を含めた領域にＢＰＳＧ膜
１４を残留形成する〔図１（ｂ）〕。なお、第２の酸化
シリコン系絶縁膜としては、ＢＰＳＧ膜の代りにＰＳＧ
膜を用いてもよい。
膜である膜厚１００ｎｍ程度の多結晶シリコン膜１３を
形成する。この多結晶シリコン膜１３により、上記ノー
ドコンタクト孔１１は埋設される。次に、ＣＶＤ法によ
り全面に第２の酸化シリコン系絶縁膜である膜厚約８０
０ｎｍのＢＰＳＧ膜を堆積する。フォトレジスト膜（図
示せず）をマスクにした異方性エッチングにより、上記
ノードコンタクト孔１１直上を含めた領域にＢＰＳＧ膜
１４を残留形成する〔図１（ｂ）〕。なお、第２の酸化
シリコン系絶縁膜としては、ＢＰＳＧ膜の代りにＰＳＧ
膜を用いてもよい。
【００１６】次に、全面に膜厚約１００ｎｍの多結晶シ
リコン膜を堆積し、燐拡散を行ない、Ｎ型の第３の多結
晶シリコン膜である多結晶シリコン膜１５を形成する。
さらに全面に第３の酸化シリコン系絶縁膜である膜厚約
１００ｎｍの酸化シリコン膜を形成し、この酸化シリコ
ン膜を異方性エッチングによりエッチンバックする。こ
れにより、多結晶シリコン膜１５を介した上記ＢＰＳＧ
膜１４の側面に、第３の酸化シリコン系絶縁膜からな
り，第２のスペーサ絶縁膜である酸化シリコン膜１６が
残留形成される。これらの工程を再度行ない、（Ｎ型の
第４の多結晶シリコン膜である）多結晶シリコン膜１
７，（第４の酸化シリコン系絶縁膜からなる第３のスペ
ーサ絶縁膜である）酸化シリコン膜１８を形成する〔図
２（ａ）〕。
リコン膜を堆積し、燐拡散を行ない、Ｎ型の第３の多結
晶シリコン膜である多結晶シリコン膜１５を形成する。
さらに全面に第３の酸化シリコン系絶縁膜である膜厚約
１００ｎｍの酸化シリコン膜を形成し、この酸化シリコ
ン膜を異方性エッチングによりエッチンバックする。こ
れにより、多結晶シリコン膜１５を介した上記ＢＰＳＧ
膜１４の側面に、第３の酸化シリコン系絶縁膜からな
り，第２のスペーサ絶縁膜である酸化シリコン膜１６が
残留形成される。これらの工程を再度行ない、（Ｎ型の
第４の多結晶シリコン膜である）多結晶シリコン膜１
７，（第４の酸化シリコン系絶縁膜からなる第３のスペ
ーサ絶縁膜である）酸化シリコン膜１８を形成する〔図
２（ａ）〕。
【００１７】次に、多結晶シリコン膜のみにより覆われ
た部分の酸化シリコン膜１０の表面が露出するまで、異
方性エッチングにより、多結晶シリコン膜を選択的にエ
ッチングする。このエッチングにより、上記ＢＰＳＧ膜
１４の上面は露出され、多結晶シリコン膜１３，１５，
１７はそれぞれ多結晶シリコン膜１３ａ，１５ａ，１７
ａとなる。続いて、ＣＨＦ3 ＋Ｏ2 による異方性エッチ
ングにより、ＢＰＳＧ膜１４，酸化シリコン膜１８，１
６を完全に除去する。このエッチングにより、多結晶シ
リコン膜１３ａ，１５ａ，１７ａからなるシリンダ型ノ
ード電極の形成が完了する〔図２（ｂ）〕。このエッチ
ングで酸化シリコン膜１０もエッチングされ、酸化シリ
コン膜１０ａとなる。また、多結晶シリコン膜９も一部
エッチングされて多結晶シリコン膜９ａに形状変化する
が、この多結晶シリコン膜９の存在により、下層の層間
絶縁膜８，５はこのエッチングにさらされない。
た部分の酸化シリコン膜１０の表面が露出するまで、異
方性エッチングにより、多結晶シリコン膜を選択的にエ
ッチングする。このエッチングにより、上記ＢＰＳＧ膜
１４の上面は露出され、多結晶シリコン膜１３，１５，
１７はそれぞれ多結晶シリコン膜１３ａ，１５ａ，１７
ａとなる。続いて、ＣＨＦ3 ＋Ｏ2 による異方性エッチ
ングにより、ＢＰＳＧ膜１４，酸化シリコン膜１８，１
６を完全に除去する。このエッチングにより、多結晶シ
リコン膜１３ａ，１５ａ，１７ａからなるシリンダ型ノ
ード電極の形成が完了する〔図２（ｂ）〕。このエッチ
ングで酸化シリコン膜１０もエッチングされ、酸化シリ
コン膜１０ａとなる。また、多結晶シリコン膜９も一部
エッチングされて多結晶シリコン膜９ａに形状変化する
が、この多結晶シリコン膜９の存在により、下層の層間
絶縁膜８，５はこのエッチングにさらされない。
【００１８】第２の酸化シリコン系絶縁膜がＢＰＳＧ
膜，あるいはＰＳＧ膜からなるとき、弗酸系のウェット
エッチングにおけるこれらと酸化シリコン膜とのエッチ
ングレートの差を利用することも有効な方法である。こ
の場合には、ＢＰＳＧ膜１４の除去を弗酸系のウェット
エッチングで行なった後、上記異方性エッチングを行な
ってもよい。
膜，あるいはＰＳＧ膜からなるとき、弗酸系のウェット
エッチングにおけるこれらと酸化シリコン膜とのエッチ
ングレートの差を利用することも有効な方法である。こ
の場合には、ＢＰＳＧ膜１４の除去を弗酸系のウェット
エッチングで行なった後、上記異方性エッチングを行な
ってもよい。
【００１９】その後、公知の製造方法により、容量絶縁
膜，セルプレート電極を形成し、シリンダ型ノード電極
からなるスタックド型キャパシタを有するメモリセルが
形成れる。
膜，セルプレート電極を形成し、シリンダ型ノード電極
からなるスタックド型キャパシタを有するメモリセルが
形成れる。
【００２０】上記第１の実施例では、シリンダ型ノード
電極形成の際のエッチング工程において、エッチングの
ストッパとして窒化シリコン膜の代りに多結晶シリコン
膜９を用いている。このため、窒化シリコン膜の存在に
起因したようなシリコン基板のそり，ノードコンタクト
孔１１周辺のひび割れは発生せず、水素処理も効果的に
行なわれる。
電極形成の際のエッチング工程において、エッチングの
ストッパとして窒化シリコン膜の代りに多結晶シリコン
膜９を用いている。このため、窒化シリコン膜の存在に
起因したようなシリコン基板のそり，ノードコンタクト
孔１１周辺のひび割れは発生せず、水素処理も効果的に
行なわれる。
【００２１】なお、上記第１の実施例は、２重のシリン
ダ型ノード電極の形成について述べだが、本実施例はな
んら支障なく１重のシリンダ型ノード電極の形成に適用
することができる。また、３重，４重のシリンダ型ノー
ド電極の形成に応用することも容易である。
ダ型ノード電極の形成について述べだが、本実施例はな
んら支障なく１重のシリンダ型ノード電極の形成に適用
することができる。また、３重，４重のシリンダ型ノー
ド電極の形成に応用することも容易である。
【００２２】半導体装置の製造工程の断面図である図
３，図４を参照すると、例えば２重のシリンダからなる
ノード電極の作成に本発明の第２の実施例を適用する
と、このノード電極は以下のように製造される。
３，図４を参照すると、例えば２重のシリンダからなる
ノード電極の作成に本発明の第２の実施例を適用する
と、このノード電極は以下のように製造される。
【００２３】まず、上記第１の実施例と同様に、ＢＰＳ
Ｇ膜１４の形成までを行なう。次に、このＢＰＳＧ膜１
４をマスクにして、Ｎ型の第２の多結晶シリコン膜のエ
ッチングを行ない、多結晶シリコン膜１３ｂを形成する
〔図３（ａ）〕。次に、上記第１の実施例と同様に、多
結晶シリコン膜１５，（第２のスペーサ絶縁膜である）
酸化シリコン膜１６，多結晶シリコン膜１７，および
（第３のスペーサ絶縁膜である）酸化シリコン膜１８を
形成する〔図３（ｂ）〕。次に、上記第１の実施例と同
様の多結晶シリコンの異方性エッチングを選択的に行な
い、多結晶シリコン膜１５，１７からそれぞれ多結晶シ
リコン膜１５ｂ，１７ｂを形成する。さらに上記第１の
実施例と同様の酸化シリコン系絶縁膜のエッチングを行
ない、多結晶シリコン膜１３ｂ，１５ｂ，１７ｂからな
る２重のシリンダ型ノード電極を形成する。このとき、
酸化シリコン膜１０，多結晶シリコン膜９は、それぞれ
酸化シリコン膜１０ｂ，多結晶シリコン膜９ｂとなる
〔図４〕。以下は、第１の実施例と同様である。
Ｇ膜１４の形成までを行なう。次に、このＢＰＳＧ膜１
４をマスクにして、Ｎ型の第２の多結晶シリコン膜のエ
ッチングを行ない、多結晶シリコン膜１３ｂを形成する
〔図３（ａ）〕。次に、上記第１の実施例と同様に、多
結晶シリコン膜１５，（第２のスペーサ絶縁膜である）
酸化シリコン膜１６，多結晶シリコン膜１７，および
（第３のスペーサ絶縁膜である）酸化シリコン膜１８を
形成する〔図３（ｂ）〕。次に、上記第１の実施例と同
様の多結晶シリコンの異方性エッチングを選択的に行な
い、多結晶シリコン膜１５，１７からそれぞれ多結晶シ
リコン膜１５ｂ，１７ｂを形成する。さらに上記第１の
実施例と同様の酸化シリコン系絶縁膜のエッチングを行
ない、多結晶シリコン膜１３ｂ，１５ｂ，１７ｂからな
る２重のシリンダ型ノード電極を形成する。このとき、
酸化シリコン膜１０，多結晶シリコン膜９は、それぞれ
酸化シリコン膜１０ｂ，多結晶シリコン膜９ｂとなる
〔図４〕。以下は、第１の実施例と同様である。
【００２４】上記第２の実施例は、上記第１の実施例に
比べて、ノード電極の露出面積が広くなる。
比べて、ノード電極の露出面積が広くなる。
【００２５】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、メモリセルが１つのトランジスタと１つ
のスタックド型キャパシタとからなるＤＲＡＭのシリン
ダ型ノード電極の製造方法において、シリンダ型ノード
電極形成の際のエッチング工程において、エッチングの
ストッパとして窒化シリコン膜の代りに第１の多結晶シ
リコン膜を用いている。このため、窒化シリコン膜の存
在に起因したようなシリコン基板のそり，ノードコンタ
クト孔周辺のひび割れは発生せず、水素処理も効果的に
行なわれる。
の製造方法は、メモリセルが１つのトランジスタと１つ
のスタックド型キャパシタとからなるＤＲＡＭのシリン
ダ型ノード電極の製造方法において、シリンダ型ノード
電極形成の際のエッチング工程において、エッチングの
ストッパとして窒化シリコン膜の代りに第１の多結晶シ
リコン膜を用いている。このため、窒化シリコン膜の存
在に起因したようなシリコン基板のそり，ノードコンタ
クト孔周辺のひび割れは発生せず、水素処理も効果的に
行なわれる。
【図１】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図２】本発明の第１の実施例の製造工程の断面図であ
る。
る。
【図３】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図４】本発明の第２の実施例の製造工程の断面図であ
る。
る。
【図５】従来の半導体装置の製造方法の断面図である。
１ Ｐ型シリコン基板 ２ フィールド酸化膜 ３ ゲート酸化膜 ４ ワード線 ５，８，２１ 層間絶縁膜 ６ ビットコンタクト孔 ７ ビット線 ９，９ａ，９ｂ，１３，１３ａ，１３ｂ，１５，１５
ａ，１５ｂ，１７，１７ａ，１７ｂ，２３ａ，２３ａ
ａ，２３ｂ，２３ｂａ，２３ｃ，２３ｃａ 多結晶シ
リコン膜 １０，１０ａ，１０ｂ，１２，１６，１８，２４ａ，２
４ａａ，２４ｂ，２４ｂａ，２４ｃ，２４ｃａ 酸化
シリコン膜 １１ ノードコンタクト孔 １４ ＢＰＳＧ膜 １９ Ｎ型ソース領域 ２０ Ｎ型ドレイン領域 ２２ 窒化シリコン膜
ａ，１５ｂ，１７，１７ａ，１７ｂ，２３ａ，２３ａ
ａ，２３ｂ，２３ｂａ，２３ｃ，２３ｃａ 多結晶シ
リコン膜 １０，１０ａ，１０ｂ，１２，１６，１８，２４ａ，２
４ａａ，２４ｂ，２４ｂａ，２４ｃ，２４ｃａ 酸化
シリコン膜 １１ ノードコンタクト孔 １４ ＢＰＳＧ膜 １９ Ｎ型ソース領域 ２０ Ｎ型ドレイン領域 ２２ 窒化シリコン膜
Claims (3)
- 【請求項１】 メモリセルが１つのトランジスタと１つ
のスタックド型キャパシタとからなるＤＲＡＭのシリン
ダ型ノード電極の製造方法において、 Ｐ型シリコン基板表面にＮチャネル型ＭＯＳトランジス
タを形成し、全面に層間絶縁膜，第１の多結晶シリコン
膜，および第１の酸化シリコン系絶縁膜を順次形成し、
ノードコンタクト孔を形成する工程と、 前記ノードコンタクト孔の半径より薄い絶縁膜を全面に
堆積し、前記絶縁膜のエッチバックを行ない、前記ノー
ドコンタクノ孔の側面に前記絶縁膜からなる第１のスペ
ーサ絶縁膜を残留形成する工程と、 全面に少なくとも前記ノードコンタクト孔の実効的な半
径と同程度の膜厚のＮ型の第２の多結晶シリコン膜を形
成する工程と、 全面に所定の厚さの第２の酸化シリコン系絶縁膜を堆積
し、前記第２の酸化シリコン系絶縁膜のパターニングを
行ない、少なくとも前記ノードコンタクト孔の直上を含
む領域に選択的に前記第２の酸化シリコン系絶縁膜を残
留形成する工程と、 全面にＮ型の第３の多結晶シリコン膜と第３の酸化シリ
コン系絶縁膜とを形成し、前記第３の酸化シリコン系絶
縁膜のエッチバックを行ない、前記第３の多結晶シリコ
ン膜を介して残留形成された前記第２の酸化シリコン系
絶縁膜の側面を覆う前記第３の酸化シリコン系絶縁膜か
らなる第２のスペーサ絶縁膜を残留形成する工程と、 少なくとも多結晶シリコン膜のみにより覆われた部分の
前記第１の酸化シリコン系絶縁膜の表面が充分に露出す
るまで、異方性エッチングにより多結晶シリコンを選択
的に除去する工程と、 少なくとも残留形成された前記第２の酸化シリコン系絶
縁膜並びに前記第３の酸化シリコン系絶縁膜からなる前
記第２のスペーサ絶縁膜が完全に除去されるまで、酸化
シリコン系絶縁膜を選択的にエッチングする工程と、 を有することを特徴とする半導体装置の製造方法。 - 【請求項２】 残留形成された前記第２の酸化シリコン
系絶縁膜をマスクにして前記第２の多結晶シリコン膜を
エッチングする工程を有することを特徴とする請求項１
記載の半導体装置の製造方法。 - 【請求項３】 前記第２の酸化シリコン系絶縁膜が、Ｐ
ＳＧ膜，もしくはＢＰＳＧ膜であることを特徴とする請
求項１，あるいは請求項２記載の半導体装置の製造方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266948A JP2870322B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4266948A JP2870322B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06120442A JPH06120442A (ja) | 1994-04-28 |
| JP2870322B2 true JP2870322B2 (ja) | 1999-03-17 |
Family
ID=17437915
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4266948A Expired - Fee Related JP2870322B2 (ja) | 1992-10-06 | 1992-10-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2870322B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR960006030A (ko) * | 1994-07-18 | 1996-02-23 | 김주용 | 반도체소자의 캐패시터 제조방법 |
| JP2820065B2 (ja) * | 1995-04-27 | 1998-11-05 | 日本電気株式会社 | 半導体装置の製造方法 |
| GB2321774A (en) * | 1996-08-16 | 1998-08-05 | United Microelectronics Corp | Stacked capacitor |
| JPH1065122A (ja) * | 1996-08-22 | 1998-03-06 | Nec Corp | 半導体装置およびその製造方法 |
-
1992
- 1992-10-06 JP JP4266948A patent/JP2870322B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH06120442A (ja) | 1994-04-28 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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