JPH0936324A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0936324A JPH0936324A JP7187402A JP18740295A JPH0936324A JP H0936324 A JPH0936324 A JP H0936324A JP 7187402 A JP7187402 A JP 7187402A JP 18740295 A JP18740295 A JP 18740295A JP H0936324 A JPH0936324 A JP H0936324A
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Abstract
(57)【要約】
【目的】 ＤＲＡＭ等のメモリ・キャパシタの下部電極
などを容易に、しかも短い工程で形成することができる
製法を提供すること。 【構成】 まず（Ａ）で、エッチング時に高い選択比を
有する第１の層４４と第２の層４６とを単数または複数
回繰り返し積層する。つぎに、（Ｂ）でこれらの層を貫
いて接続孔４８を開口した後、その内側壁から横方向に
第１の層４４または第２の層４６のいずれか一方の層
（たとえば第１の層４４）を選択的にエッチングする
（Ｃ）。そして、このエッチングにより除去した部分お
よび接続孔４８を埋め込むように第３の層５２ａを被膜
し（Ｄ）、その表面側をセルごとに分離し（Ｅ）、最後
に第１の層４４と第２の層４６を表面側から除去するこ
とにより電極５２を形成する（Ｆ）。セル間分離工程
（Ｅ）は、エッチバックあるいはレジストをマスクにし
て行う。第１層４４や第２の層４６は、酸化シリコン膜
またはリン含有膜が好ましい。
などを容易に、しかも短い工程で形成することができる
製法を提供すること。 【構成】 まず（Ａ）で、エッチング時に高い選択比を
有する第１の層４４と第２の層４６とを単数または複数
回繰り返し積層する。つぎに、（Ｂ）でこれらの層を貫
いて接続孔４８を開口した後、その内側壁から横方向に
第１の層４４または第２の層４６のいずれか一方の層
（たとえば第１の層４４）を選択的にエッチングする
（Ｃ）。そして、このエッチングにより除去した部分お
よび接続孔４８を埋め込むように第３の層５２ａを被膜
し（Ｄ）、その表面側をセルごとに分離し（Ｅ）、最後
に第１の層４４と第２の層４６を表面側から除去するこ
とにより電極５２を形成する（Ｆ）。セル間分離工程
（Ｅ）は、エッチバックあるいはレジストをマスクにし
て行う。第１層４４や第２の層４６は、酸化シリコン膜
またはリン含有膜が好ましい。
Description
【０００１】
【産業上の利用分野】本発明は、いわゆるＤＲＡＭな
ど、スイッチング用のＭＯＳＦＥＴとメモリ・キャパシ
タとからなるセル構造を有する半導体装置などの製造方
法に係り、とくにメモリ・キャパシタなどの電極の製法
に関する。
ど、スイッチング用のＭＯＳＦＥＴとメモリ・キャパシ
タとからなるセル構造を有する半導体装置などの製造方
法に係り、とくにメモリ・キャパシタなどの電極の製法
に関する。
【０００２】
【従来の技術】従来、いわゆるＤＲＡＭ（Dynamic Rand
om Access Memory) など、スイッチング用のＭＯＳＦＥ
Ｔとメモリ・キャパシタとからなるセル構造を有する半
導体装置において、いわゆるフィン型のメモリ・キャパ
シタを形成するにあたっては、フィン部分となる多結晶
シリコン層を層間絶縁層を挟んで交互に積層し、その
後、この各多結晶シリコン層をコンタクトホール部分で
半導体基板に後から接続することにより下部電極を形作
っていた。
om Access Memory) など、スイッチング用のＭＯＳＦＥ
Ｔとメモリ・キャパシタとからなるセル構造を有する半
導体装置において、いわゆるフィン型のメモリ・キャパ
シタを形成するにあたっては、フィン部分となる多結晶
シリコン層を層間絶縁層を挟んで交互に積層し、その
後、この各多結晶シリコン層をコンタクトホール部分で
半導体基板に後から接続することにより下部電極を形作
っていた。
【０００３】すなわち、この従来の製法においては、ま
ず、半導体基板上に、層間絶縁膜を形成し、前記層間絶
縁膜上に多結晶シリコン層を形成する工程を複数回繰り
返して、前記半導体基板上に層間絶縁膜，多結晶シリコ
ン層をこの順に複数層積層する第１の工程と、前記半導
体基板表面が露出する深さのコンタクトホールを開口す
る第２の工程と、全面に多結晶シリコン層を積層して、
前記第１の工程で形成された複数の多結晶シリコン層を
前記コンタクトホールを介して前記半導体基板に接続す
る第３の工程と、前記積層構造をパターンニングする第
４の工程と、前記複数の層間絶縁膜をエッチング除去
し、フィン状に形成される前記複数の導電層を形成する
第５の工程とを少なくとも具備していた（例えば、特許
出願公開平５−２９１５２４を参照）。
ず、半導体基板上に、層間絶縁膜を形成し、前記層間絶
縁膜上に多結晶シリコン層を形成する工程を複数回繰り
返して、前記半導体基板上に層間絶縁膜，多結晶シリコ
ン層をこの順に複数層積層する第１の工程と、前記半導
体基板表面が露出する深さのコンタクトホールを開口す
る第２の工程と、全面に多結晶シリコン層を積層して、
前記第１の工程で形成された複数の多結晶シリコン層を
前記コンタクトホールを介して前記半導体基板に接続す
る第３の工程と、前記積層構造をパターンニングする第
４の工程と、前記複数の層間絶縁膜をエッチング除去
し、フィン状に形成される前記複数の導電層を形成する
第５の工程とを少なくとも具備していた（例えば、特許
出願公開平５−２９１５２４を参照）。
【０００４】
【発明が解決しようとする課題】しかし、多結晶シリコ
ンと層間絶縁膜とを一度に垂直に抜くには、一般にＲＩ
Ｅ(Reactive Ion Etching)により行われることが多い
が、多結晶シリコンと絶縁膜とではエッチング時のガス
系が異なるため、一層ごとにガスの切り替えを行わなけ
ればならないといった課題を有していた。
ンと層間絶縁膜とを一度に垂直に抜くには、一般にＲＩ
Ｅ(Reactive Ion Etching)により行われることが多い
が、多結晶シリコンと絶縁膜とではエッチング時のガス
系が異なるため、一層ごとにガスの切り替えを行わなけ
ればならないといった課題を有していた。
【０００５】しかも、このエッチング除去工程が、コン
タクトホール形成工程（前記第２の工程）と積層構造の
パターンニング工程（前記第４の工程）と２回もあると
から、従来のフィン型メモリ・キャパシタの製法では、
キャパシタ電極の形成が容易でなかった。
タクトホール形成工程（前記第２の工程）と積層構造の
パターンニング工程（前記第４の工程）と２回もあると
から、従来のフィン型メモリ・キャパシタの製法では、
キャパシタ電極の形成が容易でなかった。
【０００６】本発明は、このような実状に鑑みてなさ
れ、たとえばＤＲＡＭなどの記憶用キャパシタをセル構
成素子に含む半導体装置などを製造するに際し、キャパ
シタ下部電極を容易に、しかも短い工程で形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
れ、たとえばＤＲＡＭなどの記憶用キャパシタをセル構
成素子に含む半導体装置などを製造するに際し、キャパ
シタ下部電極を容易に、しかも短い工程で形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
【０００７】
【課題を解決するための手段】上述した従来技術の問題
点を解決し、上述した目的を達成するために、本発明の
半導体装置の製造方法は、エッチング時に高い選択比を
有する第１の層と第２の層とを単数または複数回繰り返
し積層する工程と、この積層した第１の層と第２の層と
を貫いて接続孔を開口する工程と、この開口した接続孔
の内側壁から横方向に、前記第１の層または第２の層の
いずれか一方の層を選択的にエッチングする工程と、こ
のエッチングにより除去した部分および接続孔を埋め込
み、第１の層および第２の層を覆うように電極となる第
３の層を被膜する工程と、第３の層の表面側をセルごと
に分離するセル間分離工程と、前記第１の層と第２の層
とを表面側から除去する工程とを少なくとも含むことを
特徴とする。
点を解決し、上述した目的を達成するために、本発明の
半導体装置の製造方法は、エッチング時に高い選択比を
有する第１の層と第２の層とを単数または複数回繰り返
し積層する工程と、この積層した第１の層と第２の層と
を貫いて接続孔を開口する工程と、この開口した接続孔
の内側壁から横方向に、前記第１の層または第２の層の
いずれか一方の層を選択的にエッチングする工程と、こ
のエッチングにより除去した部分および接続孔を埋め込
み、第１の層および第２の層を覆うように電極となる第
３の層を被膜する工程と、第３の層の表面側をセルごと
に分離するセル間分離工程と、前記第１の層と第２の層
とを表面側から除去する工程とを少なくとも含むことを
特徴とする。
【０００８】上記セル間分離工程は、前記第３の層の全
面をエッチバックすることにより行うことが好ましい。
また、このセル間分離工程は、パタ−ンニングしたレジ
ストをマスクにして行うこともできる。
面をエッチバックすることにより行うことが好ましい。
また、このセル間分離工程は、パタ−ンニングしたレジ
ストをマスクにして行うこともできる。
【０００９】前記第１の層と第２の層のうち、いずれか
一方の層が酸化シリコン膜からなり、他方の層がリン含
有膜からなることが好ましい。
一方の層が酸化シリコン膜からなり、他方の層がリン含
有膜からなることが好ましい。
【００１０】
【作用】本発明に係る半導体装置の製造方法によれば、
まず、たとえばスイッチング用の金属絶縁層半導体素子
を形成した半導体基板上に、第１の層と第２の層とを単
数または複数回繰り返し積層する。これは、たとえば金
属絶縁層半導体素子とともにセルを構成する記憶用キャ
パシタの下部電極について、その周囲をフィン状にして
表面積を増やし、これにより容量を増大させる目的で行
う。次に説明するように、フィン形状をだすための型を
エッチングで形成するため、第１の層と第２の層とは、
エッチング時に高い選択比を有している必要がある。
まず、たとえばスイッチング用の金属絶縁層半導体素子
を形成した半導体基板上に、第１の層と第２の層とを単
数または複数回繰り返し積層する。これは、たとえば金
属絶縁層半導体素子とともにセルを構成する記憶用キャ
パシタの下部電極について、その周囲をフィン状にして
表面積を増やし、これにより容量を増大させる目的で行
う。次に説明するように、フィン形状をだすための型を
エッチングで形成するため、第１の層と第２の層とは、
エッチング時に高い選択比を有している必要がある。
【００１１】つぎに、この積層した第１の層と第２の層
とを貫いて接続孔を開口する。第１の層と第２の層と
は、後で全て除去することから膜材の選択の幅が広く、
その選択によっては、たとえばドライエッチングで一度
に接続孔を開口することが可能である。
とを貫いて接続孔を開口する。第１の層と第２の層と
は、後で全て除去することから膜材の選択の幅が広く、
その選択によっては、たとえばドライエッチングで一度
に接続孔を開口することが可能である。
【００１２】続いて、この開口した接続孔の内側壁から
横方向に、前記第１の層または第２の層のいずれか一方
の層を選択的にエッチングする。このとき、前記したよ
うに、これらが高い選択比を有していることから、一方
の層のみについて一層おきにエッチングが進み、接続孔
の形状がフィン状に拡張する。
横方向に、前記第１の層または第２の層のいずれか一方
の層を選択的にエッチングする。このとき、前記したよ
うに、これらが高い選択比を有していることから、一方
の層のみについて一層おきにエッチングが進み、接続孔
の形状がフィン状に拡張する。
【００１３】その後、このエッチングにより除去された
部分および接続孔を埋め込み、第１の層および第２の層
を覆うように、たとえば下部電極となる第３の層を被膜
する。そして、つぎのセル間分離工程で、第３の層の表
面側をセルごとに分離した後、前記第１の層と第２の層
を表面側から除去すると、前記接続孔の形状により型ど
られ、フィン状となった下部電極が、たとえば各金属半
導体素子の活性領域から立設した状態でセルごとに分か
れ、その形成工程が完了する。この後は、たとえば、こ
の下部電極に誘電体膜を被膜し、上部電極を形成するこ
とにより、メモリ・キャパシタを完成させることができ
る。
部分および接続孔を埋め込み、第１の層および第２の層
を覆うように、たとえば下部電極となる第３の層を被膜
する。そして、つぎのセル間分離工程で、第３の層の表
面側をセルごとに分離した後、前記第１の層と第２の層
を表面側から除去すると、前記接続孔の形状により型ど
られ、フィン状となった下部電極が、たとえば各金属半
導体素子の活性領域から立設した状態でセルごとに分か
れ、その形成工程が完了する。この後は、たとえば、こ
の下部電極に誘電体膜を被膜し、上部電極を形成するこ
とにより、メモリ・キャパシタを完成させることができ
る。
【００１４】上記セル間分離工程は、第３の層の全面を
エッチバックすることにより行うことが好ましい。これ
により、下部電極をセルごとに分離するためのフォトリ
ソグラフィ工程を特別に行う必要がなく、プロセスを簡
易なものとできる。また、このセル間分離工程は、パタ
−ンニングしたレジストをマスクにして行うこともでき
る。この方法は、エッチバックではなく、フォトリソグ
ラフィ加工を用いて下部電極の分離を行うことから、た
とえば最上部をメモリ容量に寄与させたい場合に有効で
ある。
エッチバックすることにより行うことが好ましい。これ
により、下部電極をセルごとに分離するためのフォトリ
ソグラフィ工程を特別に行う必要がなく、プロセスを簡
易なものとできる。また、このセル間分離工程は、パタ
−ンニングしたレジストをマスクにして行うこともでき
る。この方法は、エッチバックではなく、フォトリソグ
ラフィ加工を用いて下部電極の分離を行うことから、た
とえば最上部をメモリ容量に寄与させたい場合に有効で
ある。
【００１５】前記第１の層と第２の層のうち、いずれか
一方の層が酸化シリコン膜からなり、他方の層がリン含
有膜からなることが好ましい。この組み合わせの層を用
いると、下部電極形成の最終工程で表面側から除去する
際、たとえば１回のウェットエッチで同時に除去が可能
であり、その分プロセスを簡易なものとできるからであ
る。
一方の層が酸化シリコン膜からなり、他方の層がリン含
有膜からなることが好ましい。この組み合わせの層を用
いると、下部電極形成の最終工程で表面側から除去する
際、たとえば１回のウェットエッチで同時に除去が可能
であり、その分プロセスを簡易なものとできるからであ
る。
【００１６】
【実施例】本発明に係る半導体装置の製造方法の説明に
先立ち、まず、本発明に係る製法により作られた半導体
装置の構造例について、簡単に説明しておく。本発明に
係る製法が適用される半導体装置としては、スイッチン
グ用ＭＯＳＦＥＴとメモリ・キャパシタとで一メモリ・
セルを構成する半導体装置（たとえばＤＲＡＭ，ＦＲＡ
Ｍ，ＶＲＡＭ等）である。本実施例においては、最も一
般的なＤＲＡＭを例示し、以後の説明もＤＲＡＭについ
て行う。
先立ち、まず、本発明に係る製法により作られた半導体
装置の構造例について、簡単に説明しておく。本発明に
係る製法が適用される半導体装置としては、スイッチン
グ用ＭＯＳＦＥＴとメモリ・キャパシタとで一メモリ・
セルを構成する半導体装置（たとえばＤＲＡＭ，ＦＲＡ
Ｍ，ＶＲＡＭ等）である。本実施例においては、最も一
般的なＤＲＡＭを例示し、以後の説明もＤＲＡＭについ
て行う。
【００１７】図２には、本発明に係る製法により作られ
たセル完成時のＤＲＡＭの縦断面図を示す。同図に示す
ように、まず、半導体基板２上を部分的に酸化すること
により、選択酸化領域（ＬＯＣＯＳ４）と、それ以外の
領域で、素子が作り込まれるアクティブ領域６とに区分
されている。
たセル完成時のＤＲＡＭの縦断面図を示す。同図に示す
ように、まず、半導体基板２上を部分的に酸化すること
により、選択酸化領域（ＬＯＣＯＳ４）と、それ以外の
領域で、素子が作り込まれるアクティブ領域６とに区分
されている。
【００１８】ＬＯＣＯＳ４とアクティブ領域６とには、
たとえばポリシリコンからなるワード線８が、それぞれ
薄い酸化膜１０を介して形成されている。とくにアティ
ブ領域６のワード線は、ＭＯＳＦＥＴ１２のゲート電極
１４を構成している。ゲート電極１４の両側は、それぞ
れ絶縁膜からなるサイドウォール１６が形成されてお
り、また半導体基板２側には、ＬＤＤ(Lightly Doped D
rain) と呼ばれるＦＥＴ構造に特有なプロファイルの活
性領域１８（ソースおよびドレイン領域）が形成されて
いる。この活性領域１８は、サイドウォール１６形成前
後でイオン注入を２段階に分けて行うことにより形成さ
れる。そして、ゲ−ト電極１４およびワード線８を、た
とえば酸化シリコン膜やリン含有膜（ＰＳＧ）などから
なる絶縁層２０と、たとえば窒化シリコン膜からなるエ
ッチストッパ層２２とで覆っている。 絶縁層２０とエ
ッチストッパ層２２とには、ＬＯＣＯＳ４側の活性領域
１８に達するコンタクトホール２４が形成され、このコ
ンタクトホール２４を介して、メモリ・キャパシタの下
部電極２６が立設している。
たとえばポリシリコンからなるワード線８が、それぞれ
薄い酸化膜１０を介して形成されている。とくにアティ
ブ領域６のワード線は、ＭＯＳＦＥＴ１２のゲート電極
１４を構成している。ゲート電極１４の両側は、それぞ
れ絶縁膜からなるサイドウォール１６が形成されてお
り、また半導体基板２側には、ＬＤＤ(Lightly Doped D
rain) と呼ばれるＦＥＴ構造に特有なプロファイルの活
性領域１８（ソースおよびドレイン領域）が形成されて
いる。この活性領域１８は、サイドウォール１６形成前
後でイオン注入を２段階に分けて行うことにより形成さ
れる。そして、ゲ−ト電極１４およびワード線８を、た
とえば酸化シリコン膜やリン含有膜（ＰＳＧ）などから
なる絶縁層２０と、たとえば窒化シリコン膜からなるエ
ッチストッパ層２２とで覆っている。 絶縁層２０とエ
ッチストッパ層２２とには、ＬＯＣＯＳ４側の活性領域
１８に達するコンタクトホール２４が形成され、このコ
ンタクトホール２４を介して、メモリ・キャパシタの下
部電極２６が立設している。
【００１９】具体的に、下部電極２６は、コンタクトホ
ール２４から上方に延びた柱周囲にフィン状部を所定間
隔をおいて３枚重ねで具備している。そして、表面側に
誘電体膜２８を介して上部電極３０が形成され、これに
よりメモリ・キャパシタ３２が構成されている。このよ
うにメモリ・キャパシタ３２をフィン状に形成するの
は、下部電極２６の表面積を増やすことにより有効なキ
ャパシタ面積を増大させ、集積度の向上にともない小さ
なセル面積でも十分な容量を確保するためである。な
お、図では省略しているが、この上には、層間絶縁膜等
を介してビット線や電極引き出し線などが配線され、各
セル間を互いに接続している。なお、図２に示したメモ
リ・キャパシタ３２の場合、下部電極２６のフィン状部
が３枚重ねであり、キャパシタ３２の有効面積がフィン
状部の上下合わせた面積のほぼ２．５倍に相当すること
から「２．５枚フィン」と称される。もちろん、フィン
枚数は図示のものに限定されず、何枚あってもよい。
ール２４から上方に延びた柱周囲にフィン状部を所定間
隔をおいて３枚重ねで具備している。そして、表面側に
誘電体膜２８を介して上部電極３０が形成され、これに
よりメモリ・キャパシタ３２が構成されている。このよ
うにメモリ・キャパシタ３２をフィン状に形成するの
は、下部電極２６の表面積を増やすことにより有効なキ
ャパシタ面積を増大させ、集積度の向上にともない小さ
なセル面積でも十分な容量を確保するためである。な
お、図では省略しているが、この上には、層間絶縁膜等
を介してビット線や電極引き出し線などが配線され、各
セル間を互いに接続している。なお、図２に示したメモ
リ・キャパシタ３２の場合、下部電極２６のフィン状部
が３枚重ねであり、キャパシタ３２の有効面積がフィン
状部の上下合わせた面積のほぼ２．５倍に相当すること
から「２．５枚フィン」と称される。もちろん、フィン
枚数は図示のものに限定されず、何枚あってもよい。
【００２０】第１実施例 以下、本発明に係る半導体装置の製造方法について、図
面に表した実施例にもとづいて、詳細に説明する。ここ
で使用する図１は、本第１実施例に係るＤＲＡＭの製造
工程を示す要部概略断面図である。なお、この図１にお
いては、簡略化のためメモリ・キャパシタ以外の素子や
配線などを全て省略してある。
面に表した実施例にもとづいて、詳細に説明する。ここ
で使用する図１は、本第１実施例に係るＤＲＡＭの製造
工程を示す要部概略断面図である。なお、この図１にお
いては、簡略化のためメモリ・キャパシタ以外の素子や
配線などを全て省略してある。
【００２１】省略した部分の形成については、先に説明
した図２と同様である。すなわち、まず、ＬＯＣＯＳ酸
化を行い、ゲート酸化膜を成膜した後に、ワード線およ
びＭＯＳＦＥＴのゲート電極を同時形成する。その後、
浅いイオン注入，サイドウォール形成，深いイオン注入
を経て、ＬＤＤ構造のＭＯＳＦＥＴの形成工程が終了す
る。そして、絶縁層およびエッチストッパ層を全面に成
膜する。
した図２と同様である。すなわち、まず、ＬＯＣＯＳ酸
化を行い、ゲート酸化膜を成膜した後に、ワード線およ
びＭＯＳＦＥＴのゲート電極を同時形成する。その後、
浅いイオン注入，サイドウォール形成，深いイオン注入
を経て、ＬＤＤ構造のＭＯＳＦＥＴの形成工程が終了す
る。そして、絶縁層およびエッチストッパ層を全面に成
膜する。
【００２２】図１（Ａ）中、半導体基板４０上に最初に
成膜されている符号４２の層は、このエッチストッパ層
を示す。エッチストッパ層４２上には、第１の層４４と
第２の層４６とを交互に単数または複数回、ここでは３
回繰り返し積層する。これら２種類の層４４，４６は、
メモリ・キャパシタの下部電極のフィン形状をだすため
に、いわゆる「型」として機能し、後で説明するよう
に、この「型」の形成はエッチング加工で行うため、第
１の層４４と第２の層４６とは、エッチング時に高い選
択比を有している必要がある。たとえば、第１の層４４
として、リン含有膜（ＰＳＧ）やボロン添加リン含有膜
（ＢＰＳＧ）を用いることができる。また、第２の層４
６としては、窒化シリコン膜（ＳｉＮ）や酸化シリコン
膜（ＳｉＯ）を用いることができる。ＰＳＧとＢＰＳＧ
とでは、エッチング特性がさほど変わらないことから、
ここではＰＳＧとＳｉＮ，ＰＳＧとＳｉＯの組み合わせ
について、以後の説明を進める。
成膜されている符号４２の層は、このエッチストッパ層
を示す。エッチストッパ層４２上には、第１の層４４と
第２の層４６とを交互に単数または複数回、ここでは３
回繰り返し積層する。これら２種類の層４４，４６は、
メモリ・キャパシタの下部電極のフィン形状をだすため
に、いわゆる「型」として機能し、後で説明するよう
に、この「型」の形成はエッチング加工で行うため、第
１の層４４と第２の層４６とは、エッチング時に高い選
択比を有している必要がある。たとえば、第１の層４４
として、リン含有膜（ＰＳＧ）やボロン添加リン含有膜
（ＢＰＳＧ）を用いることができる。また、第２の層４
６としては、窒化シリコン膜（ＳｉＮ）や酸化シリコン
膜（ＳｉＯ）を用いることができる。ＰＳＧとＢＰＳＧ
とでは、エッチング特性がさほど変わらないことから、
ここではＰＳＧとＳｉＮ，ＰＳＧとＳｉＯの組み合わせ
について、以後の説明を進める。
【００２３】つぎに、図１（Ｂ）に示すように、このよ
うな第１の層４４と第２の層４６とを貫いて、ここでは
特に図示していないＭＯＳＦＥＴの活性層に達する接続
孔４８を開口する。この接続孔４８の開口は、パタ−ン
ニングしたレジスト５０をマスクに、たとえばＣＦ4 な
どのフッ化物系ガスを用いたＲＩＥで一度に行うことが
できる。
うな第１の層４４と第２の層４６とを貫いて、ここでは
特に図示していないＭＯＳＦＥＴの活性層に達する接続
孔４８を開口する。この接続孔４８の開口は、パタ−ン
ニングしたレジスト５０をマスクに、たとえばＣＦ4 な
どのフッ化物系ガスを用いたＲＩＥで一度に行うことが
できる。
【００２４】続いて、図１（Ｃ）に示すように、この開
口した接続孔４８の内側壁から横方向に、前記第１，２
の層４４，４６のいずれか一方の層を選択的にエッチン
グする。本実施例では、ウェーハをフッ酸系のエッチャ
ントに浸漬し、あるいはフッ酸蒸気などを吹きつけるこ
とにより、第１の層４４を等方的にエッチングした。Ｐ
ＳＧとＳｉＮの組み合わせでは、ＳｉＮがフッ酸にほと
んどエッチングされず、ＰＳＧとＳｉＯの組み合わせで
は、ＰＳＧのエッチングレートが極めて大きいことか
ら、ともに高い選択比が得られ、第１の層４４（ＰＳ
Ｇ）のみについて一層おきにエッチングが進み、接続孔
４８の形状がフィン状に拡張する。
口した接続孔４８の内側壁から横方向に、前記第１，２
の層４４，４６のいずれか一方の層を選択的にエッチン
グする。本実施例では、ウェーハをフッ酸系のエッチャ
ントに浸漬し、あるいはフッ酸蒸気などを吹きつけるこ
とにより、第１の層４４を等方的にエッチングした。Ｐ
ＳＧとＳｉＮの組み合わせでは、ＳｉＮがフッ酸にほと
んどエッチングされず、ＰＳＧとＳｉＯの組み合わせで
は、ＰＳＧのエッチングレートが極めて大きいことか
ら、ともに高い選択比が得られ、第１の層４４（ＰＳ
Ｇ）のみについて一層おきにエッチングが進み、接続孔
４８の形状がフィン状に拡張する。
【００２５】その後、図１（Ｄ）に示すように、このエ
ッチングにより除去された部分および接続孔４８を埋め
込み、第１，２の層４４，４６を覆うように下部電極と
なる第３の層５２ａを被膜する。本実施例では、この第
３の層５２ａとしてポリシリコン膜を用いた。ポリシリ
コン膜は、ＣＶＤ法で被膜でき、電極材のフィン状部へ
の充填が容易だからである。この際、最初から不純物を
含んだ Doped-Poly Si膜を被膜してもよいし、その後に
ポリシリコン膜の導電化のため、イオン注入による不純
物導入を行ってもよい。
ッチングにより除去された部分および接続孔４８を埋め
込み、第１，２の層４４，４６を覆うように下部電極と
なる第３の層５２ａを被膜する。本実施例では、この第
３の層５２ａとしてポリシリコン膜を用いた。ポリシリ
コン膜は、ＣＶＤ法で被膜でき、電極材のフィン状部へ
の充填が容易だからである。この際、最初から不純物を
含んだ Doped-Poly Si膜を被膜してもよいし、その後に
ポリシリコン膜の導電化のため、イオン注入による不純
物導入を行ってもよい。
【００２６】この図１（Ｄ）の段階における第３の層５
２ａは、隣設するセル間で未だつながっている状態にあ
るが、つぎの同図（Ｅ）でセル間分離が行われる。本実
施例では、ウェーハ表面の第３の層５２ａを全面エッチ
ング（エッチバック）することにより、セルごとの下部
電極５２に分離した。
２ａは、隣設するセル間で未だつながっている状態にあ
るが、つぎの同図（Ｅ）でセル間分離が行われる。本実
施例では、ウェーハ表面の第３の層５２ａを全面エッチ
ング（エッチバック）することにより、セルごとの下部
電極５２に分離した。
【００２７】最後に、第１，２の層４４，４６を、表面
側から除去する。この除去方法は、ＰＳＧとＳｉＮの組
み合わせの場合、フッ酸系のエッチャントで一度に行う
ことができる。また、ＰＳＧとＳｉＯの組み合わせの場
合では、ホット燐酸系とフッ酸系のエッチャントとに交
互に浸漬することにより行う。この結果、図１（Ｆ）に
示すように、先の選択エッチにより拡張した接続孔の内
壁形状により型どられ、フィン状となった下部電極５２
が、各ＭＯＳＦＥＴの活性領域から立設した状態でセル
ごとに分かれ、その形成工程が終了する。
側から除去する。この除去方法は、ＰＳＧとＳｉＮの組
み合わせの場合、フッ酸系のエッチャントで一度に行う
ことができる。また、ＰＳＧとＳｉＯの組み合わせの場
合では、ホット燐酸系とフッ酸系のエッチャントとに交
互に浸漬することにより行う。この結果、図１（Ｆ）に
示すように、先の選択エッチにより拡張した接続孔の内
壁形状により型どられ、フィン状となった下部電極５２
が、各ＭＯＳＦＥＴの活性領域から立設した状態でセル
ごとに分かれ、その形成工程が終了する。
【００２８】この後は、とくに図示しないが、この下部
電極に誘電体膜を被膜し、上部電極を形成することによ
り、メモリ・キャパシタを完成させることができる。な
お、以上の説明において言及した以外の事項は、とくに
限定はなく、本発明の範囲内において、種々に改変する
ことができる。
電極に誘電体膜を被膜し、上部電極を形成することによ
り、メモリ・キャパシタを完成させることができる。な
お、以上の説明において言及した以外の事項は、とくに
限定はなく、本発明の範囲内において、種々に改変する
ことができる。
【００２９】第２実施例 本実施例は、セル間分離工程をパターンニングしたレジ
ストをマスクに行う実施例である。なお、ここに説明す
る以外の事項は、先に説明した第１実施例と同じであ
り、重複した構成および形成方法については、同一符号
をもって説明を省略する。
ストをマスクに行う実施例である。なお、ここに説明す
る以外の事項は、先に説明した第１実施例と同じであ
り、重複した構成および形成方法については、同一符号
をもって説明を省略する。
【００３０】図３は、第２実施例に係るセル間分離以降
の製造工程を示す要部概略断面図であり、第１実施例に
係る図１（Ｄ）〜（Ｆ）に対応する。先に説明した第１
実施例の図１（Ａ）〜（Ｃ）と同様に、前記第３の層５
２ａの被膜まで行った後、図３（Ｇ）に示すように、下
方の第１の層４４におけるフィン状のエッチング部分と
同一幅か、やや幅広のレジストパターン６０を形成す
る。
の製造工程を示す要部概略断面図であり、第１実施例に
係る図１（Ｄ）〜（Ｆ）に対応する。先に説明した第１
実施例の図１（Ａ）〜（Ｃ）と同様に、前記第３の層５
２ａの被膜まで行った後、図３（Ｇ）に示すように、下
方の第１の層４４におけるフィン状のエッチング部分と
同一幅か、やや幅広のレジストパターン６０を形成す
る。
【００３１】その後、同図（Ｈ）に示すように、このレ
ジストパターン６０をマスクに、たとえばＲＩＥにより
第３の層５２ａをエッチングした後、レジスト６０を剥
離する。この後は、先に説明した第１実施例の場合と同
様にして、下部電極５２周囲の第１，２の層４４，４６
を順に除去し、誘電体膜の被膜、上部電極の形成によ
り、メモリ・キャパシタを完成させる。
ジストパターン６０をマスクに、たとえばＲＩＥにより
第３の層５２ａをエッチングした後、レジスト６０を剥
離する。この後は、先に説明した第１実施例の場合と同
様にして、下部電極５２周囲の第１，２の層４４，４６
を順に除去し、誘電体膜の被膜、上部電極の形成によ
り、メモリ・キャパシタを完成させる。
【００３２】本第２実施例に係る製法は、エッチバック
ではなく、このようにフォトリソグラフィ加工を用いて
下部電極５２の分離を行うことから、下部電極５２の最
上部５２ｂをメモリ容量に寄与させたい場合に有効であ
る。
ではなく、このようにフォトリソグラフィ加工を用いて
下部電極５２の分離を行うことから、下部電極５２の最
上部５２ｂをメモリ容量に寄与させたい場合に有効であ
る。
【００３３】
【発明の効果】本発明によれば、たとえばＤＲＡＭな
ど、記憶用キャパシタをセル構成素子に含む半導体装置
の製造において、記憶用キャパシタの下部電極の形成を
容易に、しかも短い工程で行うことができる。
ど、記憶用キャパシタをセル構成素子に含む半導体装置
の製造において、記憶用キャパシタの下部電極の形成を
容易に、しかも短い工程で行うことができる。
【００３４】すなわち、第１の層と第２の層とは、後で
全て除去することから膜材の選択の幅が広く、その選択
によっては、たとえばドライエッチングで一度に接続孔
を開口することが可能である。また、セル間分離を、第
３の層の全面エッチバックにより行うことができるの
で、従来は２回必要だったフォトリソグラフィ工程を１
回に減らすことができる。
全て除去することから膜材の選択の幅が広く、その選択
によっては、たとえばドライエッチングで一度に接続孔
を開口することが可能である。また、セル間分離を、第
３の層の全面エッチバックにより行うことができるの
で、従来は２回必要だったフォトリソグラフィ工程を１
回に減らすことができる。
【００３５】さらに、第１の層と第２の層のうち、いず
れか一方を酸化シリコン膜、他方をリン含有膜とするこ
ともでき、この場合、下部電極形成の最終工程で表面側
から除去する際、たとえば１回のウェットエッチで同時
に除去が可能であり、その分プロセスを簡易なものとで
きる。
れか一方を酸化シリコン膜、他方をリン含有膜とするこ
ともでき、この場合、下部電極形成の最終工程で表面側
から除去する際、たとえば１回のウェットエッチで同時
に除去が可能であり、その分プロセスを簡易なものとで
きる。
【図面の簡単な説明】
【図１】第１実施例に係るＤＲＡＭの製造工程を示す要
部概略断面図である。
部概略断面図である。
【図２】本発明に係る製法により作られたセル完成時の
ＤＲＡＭの縦断面図である。
ＤＲＡＭの縦断面図である。
【図３】第２実施例に係るセル間分離以降の製造工程を
示す要部概略断面図である。第１実施例に係る図１
（Ｄ）〜（Ｆ）に対応する。
示す要部概略断面図である。第１実施例に係る図１
（Ｄ）〜（Ｆ）に対応する。
２，４０…半導体基板 ４…ＬＯＣＯＳ ６…アクティブ領域 ８…ワード線 １０…ゲート酸化膜 １２…ＭＯＳＦＥＴ １６…サイドウォール １８…活性領域 ２０…絶縁層 ２２，４２…エッチストッパ層 ２４，４８…接続孔 ２６，５２…下部電極 ２８…誘電体膜 ３０…上部電極 ３２…メモリ・キャパシタ ４４…第１の層 ４６…第２の層 ５０，６０…レジストパターン ５２ａ…第３の層 ５２ｂ…最上部
Claims (4)
- 【請求項１】 エッチング時に高い選択比を有する第１
の層と第２の層とを単数または複数回繰り返し積層する
工程と、 前記積層した第１の層と第２の層とを貫いて接続孔を開
口する工程と、 開口した前記接続孔の内側壁から横方向に、前記第１の
層または第２の層のいずれか一方の層を選択的にエッチ
ングする工程と、 このエッチングにより除去した部分および接続孔を埋め
込み、第１の層および第２の層を覆うように電極となる
第３の層を被膜する工程と、 前記第３の層の表面側をセルごとに分離するセル間分離
工程と、 前記第１の層と第２の層とを表面側から除去する工程と
を少なくとも含む半導体装置の製造方法。 - 【請求項２】 前記セル間分離工程は、前記第３の層の
全面をエッチバックすることにより行う請求項１記載の
半導体装置の製造方法。 - 【請求項３】 前記セル間分離工程は、パタ−ンニング
したレジストをマスクにして行う請求項１記載の半導体
装置の製造方法。 - 【請求項４】 前記第１の層と第２の層のうち、いずれ
か一方の層が酸化シリコン膜からなり、他方の層がリン
含有膜からなる請求項１〜３のいずれか１項に記載の半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187402A JPH0936324A (ja) | 1995-07-24 | 1995-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7187402A JPH0936324A (ja) | 1995-07-24 | 1995-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0936324A true JPH0936324A (ja) | 1997-02-07 |
Family
ID=16205408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7187402A Pending JPH0936324A (ja) | 1995-07-24 | 1995-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0936324A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001703A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 반도체 커패시터 제조방법 |
| KR100418584B1 (ko) * | 2001-06-30 | 2004-02-14 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자에서의 캐패시터의 제조방법 |
| JP2007266490A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 基板の処理方法および半導体装置の製造方法 |
| US9997533B2 (en) | 2015-10-06 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
-
1995
- 1995-07-24 JP JP7187402A patent/JPH0936324A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000001703A (ko) * | 1998-06-12 | 2000-01-15 | 윤종용 | 반도체 커패시터 제조방법 |
| KR100418584B1 (ko) * | 2001-06-30 | 2004-02-14 | 주식회사 하이닉스반도체 | 강유전체 메모리 소자에서의 캐패시터의 제조방법 |
| JP2007266490A (ja) * | 2006-03-29 | 2007-10-11 | Toshiba Corp | 基板の処理方法および半導体装置の製造方法 |
| US9997533B2 (en) | 2015-10-06 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| US10312255B2 (en) | 2015-10-06 | 2019-06-04 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
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