KR20000001703A - 반도체 커패시터 제조방법 - Google Patents
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Abstract
본 발명은 반도체 커패시터 제조방법에 관한 것이다.
본 발명은 반도체 기판상에 형성된 절연막내에 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀내에 반도체 커패시터의 제 1 하부전극물질을 충전시키는 단계, 상기 제 1 하부전극물질이 충전된 반도체 기판의 전면상에 식각율이 다른 복수개의 매개물질층을 형성하는 단계, 상기 제 1 콘택홀에 충전된 제 1 하부전극물질을 노출시키며, 상기 식각율의 차이에 따라 측벽에 요철이 형성된 제 2 콘택홀을 형성하는 단계, 상기 제 2 콘택홀내에 제 2 하부전극물질을 충전시키는 단계 및 잔류하는 상기 매개물질층을 제거하는 단계를 포함하여 이루어진다.
따라서, 복수개의 매개물질층의 선택적인 콘택홀 에칭을 통한 요철형 하부전극물질을 제조하여 그 표면적을 확대시킴으로써 커패시터의 용량이 증대되는 효과가 있다.
Description
본 발명은 반도체 커패시터 제조방법에 관한 것으로서, 보다 상세하게는 매개물질층의 선택적인 콘택홀 에칭을 통해 요철이 형성되는 반도체 커패시터 제조방법에 관한 것이다.
최근에, 반도체 산업이 발달됨에 따라 반도체소자는 고용량 및 고기능화를 추구하고 있으며, 그에 따라서 한정된 영역에 보다 많은 소자의 집적이 필요하게 되었고, 반도체소자 제조기술은 패턴을 극미세화 및 고집적화시키도록 연구 및 개발되고 있다.
일반적으로 반도체 제조 공정중 제품의 커패시터용량을 결정하는 용량성 폴리실리콘공정에서 용량증대 및 미세 패터닝(Patterning)에 따른 포토 얼라인 확보를 위해 고안된 리프트-오프 용량성 폴리실리콘공정 기법에서 단위면적에 비해 용량성 커패시터용량이 부족하여 차세대 제품 등에서 요구되는 리프레쉬(Refresh) 특성이 떨어짐으로 패턴 디자인의 확대 및 용량성 폴리실리콘 단차의 상향조건이 필요하다.
본 발명의 목적은 복수개의 매개물질층의 선택적인 콘택홀 에칭을 통한 요철형 하부전극물질을 제작하여 그 표면적을 확대시킴으로써 커패시터의 용량이 증대되는 반도체 커패시터 제조방법을 제공하는 데 있다.
도1 내지 도7은 본 발명의 일 실시예에 따른 반도체 커패시터의 제조과정을 나타낸 단면도들이다.
※ 도면의 주요 부분에 대한 부호의 설명
2 : 반도체 기판 10 : 절연막
12 : 제 1 하부전극물질 14,15 : 매개물질
16 : 제 2 하부전극물질
상기 목적을 달성하기 위한 본 발명에 따른 반도체 커패시터 제조방법은, 반도체 기판상에 형성된 절연막내에 제 1 콘택홀을 형성하는 단계, 상기 제 1 콘택홀내에 반도체 커패시터의 제 1 하부전극물질을 충전시키는 단계, 상기 제 1 하부전극물질이 충전된 반도체 기판의 전면상에 식각율이 다른 복수개의 매개물질층을 형성하는 단계, 상기 제 1 콘택홀에 충전된 제 1 하부전극물질을 노출시키며, 상기 식각율의 차이에 따라 측벽에 요철이 형성된 제 2 콘택홀을 형성하는 단계, 상기 제 2 콘택홀내에 제 2 하부전극물질을 충전시키는 단계 및 잔류하는 상기 매개물질층을 제거하는 단계를 포함하여 이루어진다.
상기 절연막은 산화막, 질화막이며, 상기 산화막과 질화막이 복수개로 형성되며, 상부가 상기 산화막인 것을 특징으로 한다.
상기 제 1 하부전극물질은 폴리실리콘인 것을 특징으로 한다.
상기 매개물질층은 산화막이며, 식각율이 모두 다른 경우, 또는 교번으로 식각율이 같은 경우로 증착할 수 있다.
상기 제 2 콘택홀을 형성하는 단계에서 사용되는 약품은 불산, 초순수, 과산화수소를 혼합한 약품이다.
상기 매개물질층은 불산을 사용하여 제거할 수 있다.
상기 매개물질층을 제거하여 상기 제 1 하부전극물질이 노출될 수도 있다.
이하, 본 발명의 구체적인 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도1 내지 도7은 본 발명의 일 실시예에 따른 반도체 커패시터의 제조과정을 나타낸 단면도들이다.
도1 내지 도7에서 보는 바와 같이, 반도체 기판(2)상에 형성된 절연막(10)내에 제 1 콘택홀을 형성한 후, 상기 제 1 콘택홀내에 반도체 커패시터의 제 1 하부전극물질(12)을 충전시킨다.
상기 제 1 하부전극물질(12)이 충전된 반도체 기판(2)의 전면상에 식각율이 다른 복수개의 매개물질층(14,15)을 형성한다.
상기 제 1 콘택홀에 충전된 제 1 하부전극물질(12)을 노출시키며, 상기 식각율의 차이에 따라 측벽에 요철이 형성된 제 2 콘택홀을 형성한 후, 상기 제 2 콘택홀내에 제 2 하부전극물질(16)을 충전시킨다.
잔류하는 상기 매개물질층(14,15)을 제거한다.
상기 절연막(10)은 산화막, 질화막이며, 상기 산화막과 질화막이 복수개로 형성되며, 상부가 상기 산화막인 것을 특징으로 한다.
상기 제 1 하부전극물질(12)은 폴리실리콘인 것을 특징으로 한다.
상기 매개물질층(14,15)은 산화막이며, 식각율이 모두 다른 경우, 또는 교번으로 식각율이 같은 경우로 증착할 수 있다.
상기 제 2 콘택홀을 형성하는 단계에서 사용되는 약품은 불산, 초순수, 과산화수소를 혼합한 약품이다.
상기 매개물질층(14,15)은 불산을 사용하여 제거할 수 있다.
상기 매개물질층(14,15)을 제거하여 상기 제 1 하부전극물질(12)이 노출될 수도 있다.
상기 매개물질층(14,15) 형성은 고온형성과 저온형성으로 특성을 다르게 하거나, 불순물 함유량을 다르게 하여 증착한다.
따라서, 동일 패턴, 용량성 폴리실리콘 두께에 따른 커패시터면적 증대를 위한 방법으로 매개물질층의 선택적인 에칭을 통한 하부전극물질의 요철형 변화로 커패시터의 면적이 확보되는 이점이 있다.
따라서, 본 발명에 의하면 복수개의 매개물질층의 선택적인 콘택홀 에칭을 통한 요철형 하부전극물질을 제조하여 그 표면적을 확대시킴으로써 커패시터의 용량이 증대되는 효과가 있다.
이상에서 본 발명은 기재된 구체예에 대해서만 상세히 설명되었지만 본 발명의 기술사상 범위 내에서 다양한 변형 및 수정이 가능함은 당업자에게 있어서 명백한 것이며, 이러한 변형 및 수정이 첨부된 특허청구범위에 속함은 당연한 것이다.
Claims (11)
- 반도체 기판상에 형성된 절연막내에 제 1 콘택홀을 형성하는 단계;상기 제 1 콘택홀내에 반도체 커패시터의 제 1 하부전극물질을 충전시키는 단계;상기 제 1 하부전극물질이 충전된 반도체 기판의 전면상에 식각율이 다른 복수개의 매개물질층을 형성하는 단계;상기 제 1 콘택홀에 충전된 제 1 하부전극물질을 노출시키며, 상기 식각율의 차이에 따라 측벽에 요철이 형성된 제 2 콘택홀을 형성하는 단계;상기 제 2 콘택홀내에 제 2 하부전극물질을 충전시키는 단계; 및잔류하는 상기 매개물질층을 제거하는 단계;를 포함하여 이루어지는 것을 특징으로 하는 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 절연막은 산화막인 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 절연막은 질화막인 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 절연막은 산화막과 질화막이 복수개로 형성되며, 상부가 산화막인 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 1 하부전극물질이 폴리실리콘인 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 매개물질층은 산화막인 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 매개물질층은 식각율이 모두 다른 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 매개물질층은 교번으로 식각율이 같은 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 제 2 콘택홀을 형성하는 단계에서 사용되는 약품은 불산, 초순수, 과산화수소를 혼합한 약품임을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 매개물질층은 불산을 사용하여 제거함을 특징으로 하는 상기 반도체 커패시터 제조방법.
- 제 1 항에 있어서,상기 매개물질층을 제거하여 상기 제 1 하부전극물질이 노출될 수도 있는 것을 특징으로 하는 상기 반도체 커패시터 제조방법.
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| KR1019980022079A KR20000001703A (ko) | 1998-06-12 | 1998-06-12 | 반도체 커패시터 제조방법 |
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| KR1019980022079A KR20000001703A (ko) | 1998-06-12 | 1998-06-12 | 반도체 커패시터 제조방법 |
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| KR (1) | KR20000001703A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100580119B1 (ko) * | 2000-06-28 | 2006-05-12 | 주식회사 하이닉스반도체 | 반도체 소자의 캐패시터 제조 방법 |
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- 1998-06-12 KR KR1019980022079A patent/KR20000001703A/ko not_active Application Discontinuation
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